DE10058227A1 - Halbleiterspeicherbauelement, Durchlass-/Zwischenspeichereinheit hierfür und zugehöriges Datenübertragungsverfahren - Google Patents

Abstract

Die Erfindung bezieht sich auf ein Halbleiterspeicherbauelement mit mehreren, zum Vorauslesen von Zellendatensegmenten konfigurierten Hauptdatenleitungen (L1-Ln) jeweils zwischen einem Blockleseverstärkerfeld (20-20n) und einem Datenausgabepuffer (30-30n), eine Durchlass-/Zwischenspeichereinheit hierfür und ein zugehöriges Datenübertragungsverfahren. DOLLAR A Erfindungsgemäß ist eine jeweilige Durchlass-/Zwischenspeichereinheit (40-40n) mit einer oder mehreren Blockleseverstärkern innerhalb des zugehörigen Blockleseverstärkerfeldes gekoppelt, um von diesen mehrere Zellendatensegmente parallel zu empfangen und seriell zur zugehörigen Hauptdatenleitung zu übertragen. DOLLAR A Verwendung z. B. für synchrone Halbleiterspeicherbauelemente.

Description

Die vorliegende Erfindung bezieht sich auf ein Halbleiter­ speicherbauelement mit einem Vorauslesebetriebsmodus, eine Durchlass-/Zwischenspeichereinheit hierfür und ein zugehöri­ ges Datenübertragungsverfahren.

Elektronische Systeme, wie Computer, werden nahezu überall im Geschäftsleben und daheim verwendet. Diese Computer werden schneller und ihre Speicherkapazität nimmt zu. Geschwindig­ keit und Speicherkapazität der Speicherbauelemente für diese Systeme müssen ebenfalls zunehmen. Um eine Erhöhung sowohl der Geschwindigkeit als auch der Speicherkapazität des Spei­ chers zu realisieren, müssen Halbleiterspeicherbauelemente, die in diesen elektronischen Systemen verwendet werden, einen höheren Integrationsgrad und erhöhte Datenübertragungsraten aufweisen. Um die Datenübertragungsraten zu erhöhen, wurden im Stand der Technik sowohl ein System mit doppelter Datenra­ te (DDR) als auch ein Pipeline-Bündelsystem offenbart. In je­ dem dieser bekannten Systeme liest ein Vorauslesevorgang die Daten intern aus einer Speicherzelle, bevor die Daten nach außen abzugeben sind.

In einem Halbleiterspeicher, der mit einer doppelten Datenra­ te arbeitet (Fig. 5 zeigt Signale, die zum Ansteuern von DDR- Systemen verwendet werden), werden während einer einzigen Le­ seperiode zwei oder mehr Datensegmente sukzessiv von einem einzigen Eingabe-/Ausgabe(I/O)-Anschluss abgegeben. Um dies zu bewerkstelligen, müssen die Datensegmente vorausgelesen werden, da es schwierig ist, während einer Periode zwei Lese­ vorgänge durchzuführen. Mit anderen Worten müssen zwei oder mehr Datensegmente aus der Speicherzelle gelesen und in einem inneren Zwischenspeicher zwischengespeichert werden, bevor sie nach außen abgegeben werden. Die Daten müssen außerdem direkt durch den I/O-Anschluss abgegeben werden können, wenn ein Takt für eine Datenabgabe bereitgestellt wird. In einem System mit einfacher Datenrate (SDR) (Fig. 6 zeigt Signale, die zur Ansteuerung von SDR-Systemen verwendet werden) wird im Gegensatz dazu pro Leseperiode lediglich ein Datenwert pro I/O-Anschluss abgegeben.

Fig. 1 zeigt ein Blockdiagramm eines Leseabschnitts eines Halbleiterspeicherbauelements gemäß dem Stand der Technik. Aus der folgenden Beschreibung des Standes der Technik gemäß Fig. 1 werden mehrere Probleme mit dem Vorauslesevorgang in den herkömmlichen Systemen offensichtlich. Wie in Fig. 1 ge­ zeigt, beinhaltet ein herkömmlicher Leseabschnitt eines Spei­ cherbauelements ein Speicherzellenfeld, das in Blockeinheiten unterteilt ist. Jeder Block 10-10n des Speicherzellenfeldes gehört zu einem von mehreren Blockleseverstärkerfeldern 20-20n. Eine Ausgabeleitung von jedem Blockleseverstärkerfeld 20-20n ist mit einer entsprechenden einer Mehrzahl von Haupt­ datenleitungen L1-Ln verbunden. Jede der Hauptdatenleitungen L1-Ln ist ihrerseits mit einem entsprechenden von mehreren Datenausgabepuffern 30-30n verbunden.

Ein Datenlesevorgang in dem Bauelement, das wie in Fig. 1 ge­ zeigt aufgebaut ist, verläuft wie folgt. Daten, die aus Spei­ cherzellen innerhalb eines ausgewählten der Speicherzellen­ feldblöcke 10-10n gelesen werden, werden durch einen entspre­ chenden der Blockleseverstärker 20-20n verstärkt. Wenn zum Beispiel ein erster Leseverstärker des Blockleseverstärker­ feldes 20 arbeitet, gelangen die in dem Blockleseverstärker­ feld 20 verstärkten Daten über die Hauptdatenleitung L1 in den Datenausgabepuffer 30. Um eine doppelte Datenrate bereit­ zustellen, müssen die Daten in den Datenausgabepuffer gelan­ gen, bevor ein Takt für eine Datenausgabe bereitgestellt wird.

Ungünstigerweise können in einem Halbleiterbauelement mit der Struktur von Fig. 1 die vorausgelesenen Daten nicht über die Hauptdatenleitung L1, die bereits verwendet wird, zu dem Da­ tenausgabepuffer übertragen werden. Daher ist eine weitere Hauptdatenleitung erforderlich, um die vorausgelesenen Daten zu übertragen. Daher muss die Anzahl an Hauptdatenleitungen in den bekannten Systemen mit der Anzahl an Datensegmenten multipliziert werden, die pro Lesezyklus pro I/O-Anschluss abzugeben sind, um einen Vorauslesevorgang zu ermöglichen.

Außerdem vergrößert ungünstigerweise eine Erhöhung der Anzahl an Hauptdatenleitungen die Fläche, die von dem Leseschalt­ kreis innerhalb eines Chips eingenommen wird, und folglich die Gesamtabmessung des Chips. Diese Vergrößerung der Chipab­ messung erhöht außerdem die Kosten für die Produktion der Chips und folglich den entsprechenden Preis für die Produkte, in die jene Chips eingebaut werden. Da des Weiteren ein Lade- oder Entladevorgang durchgeführt werden muss, um die Hauptda­ tenleitungen auf ihre hohen oder niedrigen Pegel zu treiben, nimmt der elektrische Spitzenwertstrom mit einer Vergrößerung der Anzahl an Hauptdatenleitungen zu, was zu einer Erhöhung des Verbrauchs an elektrischer Leistung durch den Chip führt.

Demgemäß besteht ein Bedarf an einer Technik zur Erhöhung der Datenrate eines Halbleiterspeicherbauelements ohne Vergröße­ rung der Chipabmessung oder des Leistungsverbrauchs. Ein Vor­ auslesesystem und -verfahren, das keine Steigerung der Anzahl an Hauptdatenleitungen erfordert, wäre ideal.

Der Erfindung liegt als technisches Problem die Bereitstel­ lung eines Halbleiterspeicherbauelements der eingangs genann­ ten Art sowie einer Durchlass-/Zwischenspeichereinheit hier­ für und eines zugehörigen Datenübertragungsverfahrens zugrun­ de, mit denen sich eine hohe Datenleserate mit möglichst we­ nigen Hauptdatenleitungen ohne wesentliche Erhöhung der Chip­ abmessung und des Leistungsverbrauchs erzielen lässt.

Die Erfindung löst dieses Problem durch die Bereitstellung eines Halbleiterspeicherbauelements mit den Merkmalen des An­ spruchs 1 oder 10, einer Durchlass-/Zwischenspeichereinheit mit den Merkmalen des Anspruchs 6 sowie eines Datenübertra­ gungsverfahrens mit den Merkmalen des Anspruchs 14.

Ähnlich wie beim Stand der Technik weist das Halbleiterspei­ cherbauelement gemäß einer ersten Ausführungsform dieser Er­ findung eine Mehrzahl von Hauptdatenleitungen auf, die zwi­ schen die Blockleseverstärkerfelder und die Datenausgabepuf­ fer eingeschleift sind. Die Blockleseverstärker bewirken ein Vorauslesen von Zellendaten aus mehreren Speicherzellen und übertragen die Daten zu den Hauptdatenleitungen. Jede Haupt­ datenleitung gehört zu einem Eingabe-/Ausgabeanschluss. An­ ders als beim Stand der Technik ist jedoch eine Durchlass- /Zwischenspeichereinheit in Verbindung mit einem rückwärtigen (stromabwärtigen) Teil des jeweiligen Blockleseverstärkers vorgesehen und zwischen den Blockleseverstärker und eine zu­ gehörige Hauptdatenleitung eingeschleift. Die Durch­ lass-/Zwischenspeichereinheit empfängt mehrere Zellendatensegmente parallel von den Blockleseverstärkern und überträgt diese se­ riell zu der zugehörigen Hauptdatenleitung. Auf diese Weise wird eine Mehrzahl von Zellendatensegmenten durch die Durch­ lass-/Zwischenspeichereinheit getrennt und zu der gleichen Hauptdatenleitung übertragen. Mit anderen Worten kann gemäß dieser Erfindung eine Mehrzahl von Zellendatensegmenten vor­ ausgelesen und über eine einzelne Hauptdatenleitung übertra­ gen werden, um dadurch die Anzahl an Hauptdatenleitungen zu reduzieren, die zur Durchführung eines Vorauslesevorgangs er­ forderlich sind.

Vorteilhafte Weiterbildungen der Erfindung sind in den Unter­ ansprüchen angegeben.

Vorteilhafte, nachfolgend beschriebene Ausführungsformen der Erfindung sowie das zu deren besserem Verständnis oben erläu­ terte herkömmliche Ausführungsbeispiel sind in den Zeichnun­ gen dargestellt, in denen zeigen:

Fig. 1 ein Blockdiagramm, das den allgemeinen Aufbau eines Leseschaltkreises eines herkömmlichen Halbleiterspei­ cherbauelements darstellt,

Fig. 2 ein Blockdiagramm, das den allgemeinen Aufbau eines Leseschaltkreises eines Halbleiterspeicherbauelements gemäß einer ersten Ausführungsform der Erfindung dar­ stellt,

Fig. 3 ein Blockschaltbild einer von mehreren Durch­ lass-/Zwischenspeichereinheiten des in Fig. 2 gezeigten Leseschaltkreises,

Fig. 4 ein Blockdiagramm, das den allgemeinen Aufbau eines Leseschaltkreises eines Halbleiterspeicherbauelements gemäß einer weiteren Ausführungsform der Erfindung darstellt,

Fig. 5 Signalverlaufsdiagramme von Taktsignalen zum Ansteuern eines allgemeinen Systems mit doppelter Datenrate (DDR) und

Fig. 6 Signalverlaufsdiagramme von Taktsignalen, die beim Ansteuern eines allgemeinen Systems mit einfacher Da­ tenrate (SDR) verwendet werden.

Bezugnehmend auf Fig. 2 beinhaltet ein Leseschaltkreis für ein Halbleiterspeicherbauelement gemäß einer ersten bevorzug­ ten Ausführungsform der Erfindung eine Mehrzahl von Speicher­ zellenfeldblöcken 10-10n, Blockleseverstärkerfeldern 20-20n und Datenausgabepuffern 30-30n. Die Speicherzellenfeldblöcke 10-10n, die Blockleseverstärkerfelder 20-20n und die Daten­ ausgabepuffer 30-30n weisen jeweils den gleichen allgemeinen Aufbau wie der in Fig. 1 gezeigte Schaltkreis des Standes der Technik auf.

Anders als beim Stand der Technik ist jedoch in einem rück­ wärtigen (stromabwärtigen) Bereich jedes Blockleseverstärkers in dem Blockleseverstärkerfeld 20-20n je eine Durch­ lass-/Zwischenspeichereinheit 40-40n installiert. Spezieller ist jede der Durchlass-/Zwischenspeichereinheiten 40-40n zwischen ein zugehöriges der Blockleseverstärkerfelder 20-20n und eine zugehörige der Hauptdatenleitungen L1-Ln eingeschleift. Jede der Durchlass-/Zwischenspeichereinheiten 40-40n empfängt eine Mehrzahl von Zellendatensegmenten parallel von dem jeweiligen Blockleseverstärker und überträgt diese seriell zu der zuge­ hörigen Hauptdatenleitung. Wenn der Schaltkreis gemäß der hierin beschriebenen Konfiguration aufgebaut ist, besteht kein Bedarf, die Anzahl an Hauptdatenleitungen zu vergrößern, um eine Vorauslesefähigkeit bereitzustellen.

Fig. 3 stellt ein schematisches Blockschaltbild einer reprä­ sentativen Durchlass-/Zwischenspeichereinheit 40 der Mehrzahl von Durchlass-/Zwischenspeichereinheiten 40-40n des Lese­ schaltkreises von Fig. 2 dar. Bezugnehmend auf Fig. 3 bein­ haltet die Durchlass-/Zwischenspeichereinheit 40 ein erstes Transmissions-(oder Pfad-)Gatter PG1 und ein zweites Trans­ missions-(oder Pfad-)Gatter PG2. Das erste und das zweite Transmissions-Gatter PG1 und PG2 übertragen Zellendatenseg­ mente aus einer Mehrzahl von Zellendatensegmenten über die Durchlass-/Zwischenspeichereinheit 40 zu der entsprechenden Hauptdatenleitung MDL in Reaktion auf einen ersten Logikzu­ stand eines Durchlass-Steuersignals PASS1. Ein drittes Trans­ missions-(oder Pfad-)Gatter PG3 und ein viertes Transmissi­ ons-(oder Pfad-)Gatter PG4 übertragen Zellendatensegmente zu der entsprechenden Hauptdatenleitung MDL in Reaktion auf ei­ nen zweiten Logikzustand des Durchlass-Steuersignals PASS1.

Ein Zwischenspeicher ZL1 ist entweder mit dem zweiten oder dem dritten Transmissions-Gatter PG2 beziehungsweise PG3 funktionell verbunden. Somit empfängt der Zwischenspeicher ZL1 ein Zellendatensegment von dem angeschlossenen Transmis­ sions-Gatter PG2 oder PG3 und puffert dieses. Ein fünftes Transmissions-(oder Pfad-)Gatter PG5 überträgt die Zellenda­ ten, die über entweder das erste oder das vierte Transmissi­ ons-Gatter PG1 oder PG4 empfangen wurden, zu einer Hauptda­ tenleitung MDL in Reaktion auf einen ersten Logikzustand ei­ nes als Steuersignal angelegten Zellensignals CELL. Ein sech­ stes Transmissions-(oder Pfad-)Gatter PG6 überträgt die von dem Zwischenspeicher ZL1 abgegebenen, zwischengespeicherten Zellendaten zu der Hauptdatenleitung MDL in Reaktion auf ei­ nen ersten Logikzustand eines als Steuersignal angelegten Zwischenspeichersignals LATCH, wenn das Zellensignal CELL seinen eigenen zweiten Logikzustand beibehält.

Die Durchlass-/Zwischenspeichereinheit 40 gemäß dieser Aus­ führungsform stellt zwei Datenpfade bereit. Wie vorstehend beschrieben, werden Daten von dem Blockleseverstärkerfeld an die Durchlass-/Zwischenspeichereinheit 40 angelegt. Der zu­ erst abzugebende Datenwert wird zu der Hauptdatenleitung MDL über einen ersten Pfad A übertragen, der über das erste Transmissions-Gatter PG1 und das fünfte Transmissions-Gatter PG5 läuft. Der in der nächsten Halbperiode oder Vollperiode (nach Wunsch) abzugebende Datenwert wird über einen zweiten Pfad B, der über das zweite Transmissions-Gatter PG2, den Zwischenspeicher ZL1 und das sechste Transmissions-Gatter PG6 läuft, zu der Hauptdatenleitung MDL übertragen.

Spezieller wird, wenn das Durchlass-Steuersignal PASS1 auf einem hohen Logikpegel liegt und das Steuersignal CELL eben­ falls auf einem hohen Logikpegel liegt, ein von einem ersten Blockleseverstärker abgegebener Datenwert IOx-1 direkt über das erste Pfad-Gatter PG1 und das fünfte Pfad-Gatter PG5 zu der Hauptdatenleitung MDL geführt. Ein von einem anderen Blockleseverstärker abgegebener Datenwert IOx-2 wird über das zweite Pfad-Gatter PG2 an den Zwischenspeicher ZL1 angelegt. Der an den Zwischenspeicher ZL1 angelegte Datenwert wird zwi­ schengespeichert, bis das Steuersignal LATCH einen hohen Lo­ gikpegel annimmt. Der zwischengespeicherte Datenwert wird nur dann, wenn das Steuersignal LATCH einen hohen Logikpegel an­ nimmt, über das sechste Pfad-Gatter PG6 an die Hauptdatenlei­ tung MDL angelegt.

In einem Lesevorgang liegt während einer ersten Periode (oder Halbperiode in einem DDR-System) das Steuersignal CELL auf dem hohen Logikpegel und das Steuersignal LATCH auf niedrigem Logikpegel. In der nächsten Periode (oder der nächsten Halb­ periode in einem DDR-System) geht das Steuersignal LATCH auf den hohen Pegel über. Daten auf zwei Pfaden A und B können demzufolge über eine Hauptdatenleitung MDL zu dem Datenausga­ bepuffer übertragen werden, wodurch die Anzahl an Hauptdaten­ leitungen und der elektrische Spitzenwertstrom reduziert wer­ den. Die Datenübertragung über diese zwei Pfade A und B zu der Hauptdatenleitung MDL wird durch das Taktsignal initiiert (wie in den Fig. 5 und 6 für ein DDR- beziehungsweise ein SDR-System gezeigt). Die Taktsignale können durch Verwenden jeweiliger verschiedener Perioden (siehe Fig. 6) eine einfa­ che Datenrate SDR oder durch Unterteilen einer Periode in je­ weilige Hälften (siehe Fig. 5) eine doppelte Datenrate DDR bereitstellen.

Der vorstehend beschriebene Schaltungsaufbau kann dazu ver­ wendet werden, Vorauslesevorgänge von Daten mit zwei oder vier (oder mehr) Bit für jeden I/O-Anschluss mit einer redu­ zierten Anzahl an Hauptdatenleitungen bereitzustellen. In ei­ nem Vorauslesevorgang mit zwei Bit würde ein herkömmliches SDR-Speicherbauelement zwei Hauptdatenleitungen für jeden I/O-Anschluss aufweisen.

In dem bekannten SDR-Speicherbauelement, das gemäß Fig. 1 aufgebaut ist, waren daher achtzehn Hauptdatenleitungen er­ forderlich, wenn jeder Speicherzellenfeldblock neun I/Os auf­ weist. Für ein DDR-Speicherbauelement verdoppelt sich die An­ zahl der erforderlichen Hauptdatenleitungen. Daher waren sechsunddreißig Hauptdatenleitungen erforderlich, wenn jeder Speicherzellenfeldblock neun I/Os aufweist.

Gemäß den vorstehend beschriebenen Ausführungsformen dieser Erfindung kann die Anzahl an Hauptdatenleitungen durch die Verwendung der Durchlass-/Zwischenspeichereinheiten 40-40n auf die Hälfte der Anzahl reduziert werden, die beim Stand der Technik erforderlich ist. Ein DDR-Zweibit-Vorauslese­ system mit neun I/Os kann daher gemäß dieser Erfindung mit lediglich achtzehn Hauptdatenleitungen anstelle der beim Stand der Technik erforderlichen sechsunddreißig aufgebaut werden.

In einem DDR-Speicherbauelement zur Durchführung eines Vor­ auslesevorgangs mit vier Bit gemäß dieser Erfindung werden im Folgenden zwei verschiedene Verfahren zur Bereitstellung von Bündeldaten mit vier Bit durch zwei Perioden beschrieben. In dem einen Verfahren ist das Speicherbauelement mit lediglich achtzehn Hauptdatenleitungen konfiguriert und überträgt ein Datensegment während jeder Halbperiode vier Mal. Da diese Übertragungsrate in einem Hochgeschwindigkeits-Speicherbau­ element möglicherweise schwierig zu erzielen ist, wird jedoch auch ein zweites Verfahren betrachtet, bei dem ein Speicher­ bauelement mit sechsunddreißig Datenleitungen konfiguriert ist. Bei diesem zweiten Verfahren überträgt das Speicherbau­ element zwei Datensegmente während jeder Periode. Ein her­ kömmliches Speicherbauelement zum Übertragen von vier Daten­ segmenten zur gleichen Zeit erfordert zweiundsiebzig Hauptda­ tenleitungen.

Des Weiteren bietet diese Erfindung auch Verbesserungen zur Ausführung eines Vorauslesevorgangs mit zwei Bit oder vier Bit in einem SDR-Speicherbauelement, bei dem lediglich ein Datensegment pro Periode über einen einzigen I/O abgegebenen wird. Eine SDR-Ausführungsform dieser Erfindung liest Daten aus der Speicherzelle einmal während jeder Periode. Da eine Periode in einem Hochgeschwindigkeitsvorgang zu kurz ist, um alle gewünschten Lesevorgänge durchzuführen, werden mehrere Bits an Daten zur gleichen Zeit eingelesen, wobei eine Latenz einer ersten Periode verwendet wird. Jedes Datenbit wird dann über die Hauptdatenleitung abgegeben. Die Anzahl an Hauptda­ tenleitungen für diese Ausführungsform kann daher ebenfalls minimiert werden.

Alle drei vorstehend beschriebenen Ausführungsformen können unter Verwendung des allgemeinen, in den Fig. 2 und 3 gezeig­ ten Aufbaus ausgeführt werden. Wenngleich die in Fig. 3 ge­ zeigte Ausführungsform zur Durchführung eines Vorauslesevor­ gangs mit zwei Bit konstruiert wurde, können Variationen durchgeführt werden, um sie für andere Zwecke anzupassen. Zum Beispiel können verschiedene andere Merkmale unter Verwendung der Zwischenspeicher-Steuersignale LATCH und LATCHB ausge­ führt werden. Auch die Steuersignale CELL und CELLB können dazu verwendet werden, die funktionelle Zeittaktung des Bauelements zu steuern.

Des Weiteren werden zwei weitere Datenpfade hinzugefügt, um den Vorausleseaufbau mit zwei Bit der in Fig. 3 gezeigten Durchlass-/Zwischenspeichereinheit 40 in eine Vorausleseaus­ führungsform mit vier Bit umzuwandeln. Daher werden insgesamt vier Datenpfade durch jede Durchlass-/Zwischenspeichereinheit 40 bereitgestellt, um eine Vorauslesefähigkeit mit vier Bit zu liefern. Alternativ kann eine weitere Ausführungsform die­ ser Erfindung, wie in Fig. 4 gezeigt, mit einer Vorauslesefä­ higkeit mit vier Bit unter Verwendung des gleichen Grundauf­ baus von Fig. 3 mit zwei Pfaden durch Bilden einer symmetri­ schen Struktur bereitgestellt werden, die um die Datenausga­ bepuffer 30-30n zentriert ist. Speziell wird auf einer gege­ nüberliegenden Seite der Datenausgabepuffer 30-30n ein zwei­ ter Satz von Speicherzellenfeldblöcken 11-11n, Blocklesever­ stärkerfeldern 21-21n, Durchlass-/Zwischenspeichereinheiten 41-41n und Hauptdatenleitungen L11-Lnn bereitgestellt.

Bezugnehmend auf Fig. 4 wird der erste Satz von Speicherzel­ lenfeldblöcken 10-10n, Blockleseverstärkerfeldern 20-20n, Durchlass-/Zwischenspeichereinheiten 40-40n und Hauptdaten­ leitungen L1-Ln durch einen zweiten Satz von Speicherzellen­ feldblöcken 11-11n, Blockleseverstärkerfeldern 21-21n, Durch­ lass-/Zwischenspeichereinheiten 41-41n und Hauptdatenleitun­ gen L11-Lnn über die Datenausgabepuffer 30-30n hinweg gespie­ gelt. Diese Ausführungsform erlaubt die Ausführung eines Vor­ auslesevorgangs mit vier Bit mit Durchlass-/Zwischenspeicher­ einheiten 40-40n und 41-41n, die jeweils lediglich zwei Da­ tenpfade aufweisen. Die Durchlass-/Zwischenspeichereinheiten 40-40n und 41-41n empfangen jeweils Zellendaten, die indivi­ duell von entsprechenden Blockleseverstärkern bereitgestellt werden, und übertragen die Zellendaten seriell zu einer ent­ sprechenden ersten bzw. zweiten Hauptdatenleitung MDL-1 und MDL-2. Die Anzahl an Hauptdatenleitungen in dieser Vorausle­ se-Ausführungsform mit vier Bit ist lediglich doppelt so groß wie jene der in Fig. 2 gezeigten Vorauslese-Ausführungsform mit zwei Bit und ist gegenüber der im Stand der Technik er­ forderlichen Anzahl immer noch wesentlich reduziert.

Zusammengefasst empfängt eine Durchlass-/Zwischenspeicher­ einheit gemäß dieser Erfindung eine Mehrzahl von Zellendaten­ segmenten parallel von jeweiligen Blockleseverstärkern und überträgt diese seriell zu einer entsprechenden Hauptdaten­ leitung. Auf diese Weise wird die Anzahl an Hauptdatenleitun­ gen minimiert, die in einem Halbleiterspeicherbauelement er­ forderlich sind. Durch Verringern der Anzahl an Hauptdaten­ leitungen, die zur Durchführung eines Vorauslesevorgangs er­ forderlich sind, reduziert diese Erfindung sowohl die Fläche, die durch das Speicherbauelement auf einem Chip eingenommen wird, als auch die Herstellungskosten sowie den elektrischen Spitzenwertstrom.

Für den Fachmann ist offensichtlich, dass zu den gezeigten Ausführungsbeispielen verschiedene Modifikationen und Varia­ tionen durchgeführt werden können, ohne vom Umfang der Erfin­ dung abzuweichen, wie er von den beigefügten Ansprüchen defi­ niert wird. So können zum Beispiel mehr oder weniger Daten­ pfade als in Fig. 3 gezeigt für die jeweilige Durch­ lass-/Zwischenspeichereinheit vorgesehen sein, d. h. diese Erfin­ dung ist nicht auf irgendeine spezielle Anzahl derselben be­ schränkt. Zahlreiche Änderungen der Verbindungsbeziehungen zwischen dem Zwischenspeicher und dem Transmissions-Gatter der Durchlass-/Zwischenspeichereinheit sind ebenfalls mög­ lich.

Claims (20)

1. Synchrones Halbleiterspeicherbauelement mit:
einer Mehrzahl von Hauptdatenleitungen (L1, . . ., Ln), von denen jede zwischen eines von einer Mehrzahl von Blockleseverstärkerfeldern (20, . . ., 20n) und einen von einer Mehrzahl von Datenausgabepuffern (30, . . ., 30n) eingeschleift und zum Vorauslesen einer Mehrzahl von Zellendatensegmenten aus einer Mehrzahl von Spei­ cherzellen konfiguriert ist, die zu einem Eingabe/Aus­ gabeanschluss gehören, und zum Übertragen der Da­ tensegmente zu einem zugehörigen Datenausgabepuffer konfiguriert ist,
dadurch gekennzeichnet, dass
eine Durchlass-/Zwischenspeichereinheit (40, . . ., 40n) zwischen eine Mehrzahl von zugehörigen Blockle­ severstärkern innerhalb eines zugehörigen Blocklese­ verstärkerfeldes (20, . . ., 20n) eingeschleift und so konfiguriert ist, dass sie die Mehrzahl von Zellenda­ tensegmenten von den zugehörigen Blockleseverstärkern parallel in Reaktion auf eine Mehrzahl von Steuersig­ nalen empfängt, die an die Durchlass-/Zwischenspei­ chereinheit angelegt werden, und die Zellendatenseg­ mente seriell zu einer zugehörigen Hauptdatenleitung (L1, . . ., Ln) überträgt.

2. Halbleiterspeicherbauelement nach Anspruch 1, weiter da­ durch gekennzeichnet, dass die Mehrzahl von Zellendaten­ segmenten zwei Zellendatensegmente beinhaltet und die Hauptdatenleitung so konfiguriert ist, dass sie ein Zel­ lendatensegment zweimal während einer Halbperiode eines Systemtakts empfängt.

3. Halbleiterspeicherbauelement nach Anspruch 1, weiter da­ durch gekennzeichnet, dass die Mehrzahl von Zellendaten­ segmenten zwei Zellendatensegmente beinhaltet und die Hauptdatenleitung so konfiguriert ist, dass sie ein Zel­ lendatensegment zweimal während einer Periode des Sys­ temtakts empfängt.

4. Halbleiterspeicherbauelement nach Anspruch 1, weiter da­ durch gekennzeichnet, dass die Mehrzahl von Zellendaten­ segmenten vier Zellendatensegmente beinhaltet und die Hauptdatenleitung so konfiguriert ist, dass sie ein Zel­ lendatensegment viermal während einer Periode des Sys­ temtakts empfängt.

5. Halbleiterspeicherbauelement nach Anspruch 1, weiter da­ durch gekennzeichnet, dass die Mehrzahl von Zellendaten­ segmenten vier Zellendatensegmente beinhaltet und die Hauptdatenleitung so konfiguriert ist, dass sie ein Zel­ lendatensegment viermal während zweier Perioden des Sys­ temtakts empfängt.

6. Durchlass-/Zwischenspeichereinheit für ein Halbleiter­ speicherbauelement, gekennzeichnet durch
ein erstes Transmissions-Gatter (PG1) und ein zweites Transmissions-Gatter (PG2), die so konfiguriert sind, dass sie zugehörige Zellendatensegmente aus einer Mehrzahl von Zellendatensegmenten in Reaktion auf ei­ nen ersten Logikzustand eines Durchlass-Steuersignals übertragen,
ein drittes Transmissions-Gatter (PG3) und ein vier­ tes Transmissions-Gatter (PG4), die so konfiguriert sind, dass sie zugehörige Zellendaten in Reaktion auf einen zweiten Logikzustand des Durchlass-Steuersig­ nals übertragen,
einen Zwischenspeicher (ZL1), der funktionell mit dem zweiten oder dem dritten Transmissions-Gatter verbun­ den und so konfiguriert ist, dass er die Daten von dem zweiten oder dem dritten Transmissions-Gatter empfängt und zwischenspeichert,
ein fünftes Transmissions-Gatter (PG5), das so konfi­ guriert ist, dass es die von dem ersten oder vierten Transmissions-Gatter empfangenen Zellendaten zu der Hauptdatenleitung in Reaktion auf einen ersten Logik­ zustand eines an das fünfte Transmissions-Gatter als Steuersignal angelegten Zellensignals überträgt, und
ein sechstes Transmissions-Gatter (PG6), das so kon­ figuriert ist, dass es die zwischengespeicherten Da­ ten von dem Zwischenspeicher zu der Hauptdatenleitung in Reaktion auf einen ersten Logikzustand eines als Steuersignal an das sechste Transmissions-Gatter an­ gelegten Zwischenspeichersignals überträgt, wenn das Zellensignal auf einem zweiten Logikzustand gehalten wird.

7. Durchlass-/Zwischenspeichereinheit nach Anspruch 6, wei­ ter dadurch gekennzeichnet, dass sie einen ersten Daten­ pfad beinhaltet, der durch das erste Transmissions-Gat­ ter und das fünfte Transmissions-Gatter konfiguriert ist.

8. Durchlass-/Zwischenspeichereinheit nach Anspruch 6 oder 7, weiter dadurch gekennzeichnet, dass sie einen zweiten Datenpfad beinhaltet, der durch das zweite Transmissi­ ons-Gatter, den Zwischenspeicher und das sechste Trans­ missions-Gatter konfiguriert ist.

9. Durchlass-/Zwischenspeichereinheit nach Anspruch 6, wei­ ter dadurch gekennzeichnet, dass sie einen ersten Daten­ pfad und einen zweiten Datenpfad beinhaltet, die zwi­ schen einen oder mehrere Blockleseverstärker und eine Hauptdatenleitung eingeschleift sind, und so konfigu­ riert ist, dass sie ein erstes Zellendatensegment über den ersten Datenpfad während eines ersten Zeitsegments überträgt und ein zweites Zellendatensegment über den zweiten Pfad während eines zweiten Zeitsegments über­ trägt.

10. Halbleiterspeicherbauelement, das zum Durchführen eines Vorauslesevorgangs mit vier Bit eingerichtet ist, mit:
einer Mehrzahl von Hauptdatenleitungen (L1, . . ., Ln, L11, . . ., Lnn), die zum Vorauslesen einer Mehrzahl von Zellendatensegmenten von einer Mehrzahl von Spei­ cherzellen, die jeweils zu einem von mehreren Einga­ be-/Ausgabeanschlüssen in einer Mehrzahl von Spei­ cherzellenfeldblöcken (10, . . ., 10n, 11, . . ., 11n) gehören, konfiguriert ist, wobei jede Hauptdatenlei­ tung zwischen eines von mehreren Blockleseverstärker­ feldern (20, . . ., 20n, 21, . . ., 21n) und einen von mehreren Datenausgabepuffern (30, . . ., 30n) einge­ schleift ist,
dadurch gekennzeichnet, dass
die mehreren Blockleseverstärkerfelder (20, . . ., 20n, 21, . . ., 21n), Speicherzellenfeldblöcke (10, . . ., 10n, 11, . . ., 11n) und Hauptdatenleitungen (L1, . . ., Ln, L11, . . ., Lnn) jeweils in symmetrischen Paaren angeordnet sind, wobei jedes Paar symmetrisch bezüg­ lich eines zugehörigen Datenausgabepuffers (30, . . ., 30n) angeordnet ist, und
eine Mehrzahl von Durchlass-/Zwischenspeichereinhei­ ten (40, . . ., 40n, 41, . . ., 41n) in symmetrischen Paa­ ren vorgesehen ist, wobei jedes Paar symmetrisch be­ züglich eines zugehörigen Datenausgabepuffers ange­ ordnet ist und die Durchlass-/Zwischenspeicherein­ heiten jeweils mit einem oder mehreren zugehörigen Blockleseverstärkern innerhalb eines der mehreren Blockleseverstärkerfelder verbunden und so konfigu­ riert sind, dass sie jeweils zwei oder mehr Zellenda­ tensegmente parallel von den Blockleseverstärkern empfangen und seriell zu den zugehörigen Hauptdatenleitungen übertragen.

11. Halbleiterspeicherbauelement nach Anspruch 10, weiter dadurch gekennzeichnet, dass jede Durchlass-/Zwischen­ speichereinheit zwei oder mehr Datenpfade beinhaltet.

12. Halbleiterspeicherbauelement nach Anspruch 11, weiter dadurch gekennzeichnet, dass jede Durchlass-/Zwischen­ speichereinheit so konfiguriert ist, dass sie ein Zel­ lendatensegment über einen der Datenpfade während eines jeweiligen Zeitsegments überträgt.

13. Halbleiterspeicherbauelement nach einem der Ansprüche 10 bis 12, weiter dadurch gekennzeichnet, dass jede Durch­ lass-/Zwischenspeichereinheit eine Mehrzahl von Trans­ missions-Gattern und wenigstens einen Zwischenspeicher beinhaltet und so konfiguriert ist, dass sie Daten zu der Hauptdatenleitung überträgt und Zellendatensegmente innerhalb der Durchlass-/Zwischenspeichereinheit in Re­ aktion auf ein oder mehrere Steuersignale zwischenspei­ chert.

14. Verfahren zur Übertragung von Daten in einem synchronen Halbleiterspeicherbauelement, das eine Mehrzahl von Hauptdatenleitungen (L1, . . ., Ln) beinhaltet, die je­ weils zwischen ein Blockleseverstärkerfeld (20, . . ., 20n) und einen Datenausgabepuffer (30, . . ., 30n) einge­ schleift sind, und das zum Vorauslesen einer Mehrzahl von Zellendatensegmenten aus Speicherzellen, die zu ei­ nem jeweiligen Eingabe-/Ausgabeanschluss gehören, konfi­ guriert ist,
gekennzeichnet durch die Schritte:
Empfangen der Mehrzahl von Zellendatensegmenten pa­ rallel von zugehörigen Blockleseverstärkern innerhalb des Blockleseverstärkerfeldes und
Übertragen der empfangenen Mehrzahl von Zellendaten­ segmenten seriell zu einer zugehörigen Hauptdatenlei­ tung in Reaktion auf ein oder mehrere Steuersignale.

15. Verfahren zur Übertragung von Daten nach Anspruch 14, weiter dadurch gekennzeichnet, dass das Übertragen der empfangenen Mehrzahl von Zellendaten das Übertragen ei­ nes ersten Zellendatensegmentes zu der Hauptdatenleitung während einer ersten Periode und das Übertragen eines zweiten Zellendatensegmentes zu der Hauptdatenleitung während einer zweiten Periode umfasst.

16. Verfahren zur Übertragung von Daten nach Anspruch 14, weiter dadurch gekennzeichnet, dass das Übertragen der empfangenen Mehrzahl von Zellendaten das Übertragen ei­ nes ersten Zellendatensegmentes zu der Hauptdatenleitung während einer ersten Halbperiode sowie das Übertragen eines zweiten Zellendatensegmentes zu der Hauptdatenlei­ tung während einer zweiten Halbperiode umfasst.

17. Verfahren zur Übertragung von Daten nach einem der An­ sprüche 14 bis 16, weiter dadurch gekennzeichnet, dass das parallele Empfangen der Mehrzahl von Zellendatenseg­ menten das Empfangen der Mehrzahl von Zellendatensegmen­ ten über separate Eingänge einer Durchlass-/Zwischen­ speichereinheit umfasst.

18. Verfahren zur Übertragung von Daten nach einem der An­ sprüche 14 bis 17, weiter dadurch gekennzeichnet, dass das Übertragen der empfangenen Mehrzahl von Zellendaten das Übertragen eines ersten Zellendatensegmentes zu der Hauptdatenleitung über einen ersten Datenpfad während einer ersten Zeitperiode umfasst.

19. Verfahren zur Übertragung von Daten nach Anspruch 18, weiter dadurch gekennzeichnet, dass das Übertragen der empfangenen Mehrzahl von Zellendaten des weiteren ein Zwischenspeichern eines zweiten Zellendatensegments und das Übertragen des zweiten Zellendatensegments zu der Hauptdatenleitung über einen zweiten Datenpfad während einer zweiten Zeitperiode umfasst.

20. Verfahren zur Übertragung von Daten nach Anspruch 19, weiter dadurch gekennzeichnet, dass das Übertragen der empfangenen Mehrzahl von Zellendaten des weiteren das Übertragen des zweiten Zellendatensegments zu der Haupt­ datenleitung in Reaktion auf ein Zwischenspeicher- Steuersignal umfasst.