JPH09223389A - 同期型半導体記憶装置 - Google Patents

Abstract

(57)【要約】 【課題】 ビット構成の切換が可能であってエリアペナ
ルティが小さいＳＤＲＡＭを提供する。 【解決手段】 ×８構成モードでは一方のデータ入出力
端子１１２からの２ビットの直列データ信号を２つの入
出力線対１２１ａ，１２２ａに並列データ信号として供
給し、×１６構成モードでは両方のデータ入出力端子１
１２，１１３からの２ビットの並列データ信号を２つの
入出力線対１２１ａ，１２２ａにそのまま供給するセレ
クタ１１６ａを設け、×８構成モードでは２ビットプリ
フェッチ方式となり、×１６構成モードではシングルパ
イプライン方式となるようにした。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は同期型半導体記憶
装置に関し、特に、外部から周期的に与えられるクロッ
ク信号に同期して外部信号の取込を行なう同期型半導体
記憶装置に関する。より特定的には、この発明はランダ
ムにアクセス可能な同期型ダイナミックランダムアクセ
スメモリ（以下、ＳＤＲＡＭと称す）に関する。

【０００２】

【従来の技術】主記憶として用いられるダイナミックラ
ンダムアクセスメモリ（ＤＲＡＭ）は高速化されてきて
いるものの、その動作速度は依然マイクロプロセッサ
（ＭＰＵ）の動作速度に追従することができない。この
ため、ＤＲＡＭのアクセスタイムおよびサイクルタイム
がボトルネックとなり、システム全体の性能が低下する
ということがよく言われる。近年、高速ＭＰＵのための
主記憶としてクロック信号に同期して動作するＳＤＲＡ
Ｍが提供されている。

【０００３】ＳＤＲＡＭにおいては、高速アクセスのた
めに、システムクロック信号に同期して連続したたとえ
ば８ビットのデータ（１つのデータ入出力端子に対し
て）が入出力される。このような連続アクセスの仕様を
満たす標準的なタイミング図が図１６に示される。８つ
のデータ入出力端子を有するＳＤＲＡＭは図１６に示さ
れるように８ビットのデータ（バイトデータ）ＤＱｉ
（ｉ＝０−７）を並列的に入出力し、かつ１つのデータ
入出力端子に対して８ビットのデータを連続的に入出力
することができる。したがって、１つのサイクルにおい
て６４（８×８）ビットのデータの書込／読出が可能で
ある。連続して読出されるデータのビット数はバースト
長と呼ばれ、ＳＤＲＡＭではモードレジスタによって変
更することが可能である。

【０００４】図１６に示されるように、ＳＤＲＡＭにお
いては、たとえばシステムクロック信号である外部クロ
ック信号ｅｘｔ．ＣＬＫの立上がりエッジで外部信号
（ロウアドレスストローブ信号／ＲＡＳ、コラムアドレ
スストローブ信号／ＣＡＳ、アドレス信号Ａｄｄなど）
が取込まれる。

【０００５】アドレス信号Ａｄｄとしては行アドレス信
号Ｘａ，Ｘｃおよび列アドレス信号Ｙｂ，Ｙｄが時分割
的に多重化されて与えられる。外部クロック信号ｅｘ
ｔ．ＣＬＫの立上がりエッジにおいてロウアドレススト
ローブ信号／ＲＡＳがＬ（論理ロー）レベル（活性状
態）にあれば、そのときのアドレス信号Ａｄｄが行アド
レス信号Ｘａ，Ｘｃとして取込まれる。次いで、外部ク
ロック信号ｅｘｔ．ＣＬＫの立上がりエッジにおいてコ
ラムアドレスストローブ信号／ＣＡＳがＬレベルにあれ
ば、そのときのアドレス信号Ａｄｄが列アドレス信号Ｙ
ｂ，Ｙｄとして取込まれる。この取込まれた行アドレス
信号Ｘａ，Ｘｃおよび列アドレス信号Ｙｂ，Ｙｄに従っ
てＳＤＲＡＭ内の行および列の選択動作が行なわれる。

【０００６】データ読出時においては、コラムアドレス
ストローブ信号／ＣＡＳがＬレベルに立下がってから３
クロックサイクルが経過した後、最初のバイトデータｑ
０が読出される。以降、外部クロック信号ｅｘｔ．ＣＬ
Ｋの立上がりに応答してバイトデータｑ１〜ｑ７が順次
読出される。

【０００７】他方、データ書込時においては、外部クロ
ック信号ｅｘｔ．ＣＬＫの立上がりエッジにおいてコラ
ムアドレスストローブ信号／ＣＡＳおよびライトイネー
ブル信号／ＷＥがともにＬレベルにあると、そのときの
アドレス信号Ａｄｄが列アドレス信号Ｙｄとして取込ま
れるとともに、そのときに与えられていたバイトデータ
ｄ０が最初の書込データとして取込まれる。以降、外部
クロック信号ｅｘｔ．ＣＬＫの立上がりに応答してバイ
トデータｄ１〜ｄ７が順次取込まれ、さらにメモリセル
に順次書込まれる。

【０００８】アドレスストローブ信号／ＲＡＳおよび／
ＣＡＳに同期してアドレス信号およびデータ信号を取込
む従来のＤＲＡＭと異なり、ＳＤＲＡＭは、システムク
ロック信号などの外部クロック信号ｅｘｔ．ＣＬＫの立
上がりエッジでアドレスストローブ信号／ＲＡＳ，／Ｃ
ＡＳ、アドレス信号Ａｄｄおよびデータ信号ＤＱｉなど
を取込む。

【０００９】このように外部クロック信号に同期して外
部信号を取込むことの利点は、アドレス信号のスキュー
（タイミングのずれ）によるデータ入出力時間のための
マージンを確保する必要がなく、その結果、サイクルタ
イムを短縮することができることなどである。このよう
に外部クロック信号に同期して連続的なデータの読出お
よび書込を行なうことができれば、連続的なアクセスを
高速化することが可能となる。

【００１０】ところで、高井らは「1993 Symposium on
VLSI circuit」においてパイプライン方式のＳＤＲＡＭ
を発表した。このＳＤＲＡＭでは標準ＤＲＡＭと異な
り、クリティカルパスの途中にラッチ回路が設けられ
る。このようなパイプライン方式のＳＤＲＡＭの一例が
図１７に示される。

【００１１】図１７に示されるように、このＳＤＲＡＭ
のデータ読出経路は３つのパイプラインステージに分割
される。アドレスバッファ１７０２は、クロック信号Ｃ
ＬＫ１に応答してアドレス信号ＡＤＤをラッチして第１
ステージに供給する。コラムデコーダ／ラッチ回路１７
０３は、クロック信号ＣＬＫ２に応答してアドレス信号
をデコードしかつラッチして第２ステージに供給する。
第２ステージは、メモリセルのデータを増幅するセンス
アンプ１７０４と、センスアンプ１７０４からのデータ
を増幅するプリアンプ１７０５と、プリアンプ１７０５
からのデータを増幅するメインアンプ１７０６とを含
む。ラッチ回路１７０７は、クロック信号ＣＬＫ３に応
答してメインアンプ１７０６からのデータをラッチして
第３ステージに供給する。第３ステージは、ラッチ回路
１７０７からのデータを増幅してデータ信号ＤＱとして
出力するデータ出力バッファ１７０８を含む。図１７の
構成では第２ステージが第１および第３ステージよりも
長いので、第２ステージがこのＳＤＲＡＭの動作速度を
律速するという問題がある。

【００１２】非同期型ＤＲＡＭはアドレスストローブ信
号／ＲＡＳ，／ＣＡＳに同期して読出／書込動作を行な
うので、ある読出サイクルにおいてその次の読出サイク
ルのアドレス信号を取込むことは不可能であり、また、
ある書込サイクルにおいてその次の書込サイクルのアド
レス信号および書込データを取込むことは不可能であ
る。しかしながら、ＳＤＲＡＭはそのような次のサイク
ルのアドレス信号などを取込むことが可能である。

【００１３】そこで、Choiらは「1993 Symposium on VL
SI circuit」において２ビットプリフェッチ方式のＳＤ
ＲＡＭを発表した。２ビットプリフェッチ方式のＳＤＲ
ＡＭの一例が図１８に示される。図１８に示されるよう
に、２ビットプリフェッチ方式では動作速度を律速する
ステージが２つのパイプラインに分割される。すなわ
ち、図１８に示されたＳＤＲＡＭの第１ステージは、コ
ラムデコーダ１８０１ａ、センスアンプ１７０４および
プリアンプ１８０２ａからなる１つのパイプラインと、
コラムデコーダ１８０１ｂ、センスアンプ１７０４およ
びプリアンプ１８０２ｂからなるもう１つのパイプライ
ンとに分割される。

【００１４】このような２ビットプリフェッチ方式のＳ
ＤＲＡＭにおいては、最初とその次のアドレス信号ＡＤ
Ｄがクロック信号ＣＬＫ１に応答してアドレスバッファ
１７０２に順次ラッチされる。その最初のアドレス信号
はコラムデコーダ１８０１ａによってデコードされ、そ
のデコードされた信号に従って選択されたセンスアンプ
１７０４からのデータがプリアンプ１８０２ａによって
増幅される。ラッチ回路１８０３ａはクロック信号ＣＬ
Ｋ２ａに応答してプリアンプ１８０２ａからのデータを
ラッチする。他方、その次のデータはコラムデコーダ１
８０１ｂによってデコードされ、そのデコードされた信
号に従って選択されたセンスアンプ１７０４からのデー
タがプリアンプ１８０２ｂによって増幅される。ラッチ
回路１８０３ｂはクロック信号ＣＬＫ２ｂに応答してプ
リアンプ１８０２ｂからのデータをラッチする。

【００１５】このような２ビットプリフェッチ方式のＳ
ＤＲＡＭでは第１ステージが２つのパイプラインに分割
されているため、図１７に示されたシングルパイプライ
ン方式のＳＤＲＡＭよりも動作速度が速くなる。

【００１６】ここで、図１７に示されたシングルパイプ
ライン方式のＳＤＲＡＭは１ビットプリフェッチ方式の
ＳＤＲＡＭと考えることもできる。また、図１８に示さ
れた２ビットプリフェッチ方式のＳＤＲＡＭはデュアル
パイプライン方式のＳＤＲＡＭと考えることもできる。

【００１７】図１９は、２ビットプリフェッチ方式の従
来のＳＤＲＡＭの具体的な構成を示すブロック図であ
る。ただし、この図１９では書込系のみが示され、読出
系は示されていない。

【００１８】図１９に示されるように、このＳＤＲＡＭ
は、８つのデータ入出力端子１１２と、それらデータ入
出力端子１１２に対応して設けられた８つの機能ブロッ
ク１９０１とを備える。したがって、このＳＤＲＡＭは
×８構成を有し、１つのアドレス信号に応答して８ビッ
トのデータ信号を並列的に入出力する。各機能ブロック
１９０１は、２つのバンクＡおよびＢに分割された１つ
のメモリセルアレイ１０８ａ，１０８ｂを含む。バンク
Ａに対応して、１つの入力バッファ９０５ａと、１つの
セレクタ９０６ａと、２つのライト用レジスタ１１７ａ
および１１８ａと、２つのライトバッファ１１９ａおよ
び１２０ａと、２つの入出力線対１２１ａおよび１２２
ａとが設けられている。他方、バンクＢに対応して、１
つの入力バッファ９０５ｂと、１つのセレクタ９０６ｂ
と、２つのライト用レジスタ１１７ｂおよび１１８ｂ
と、２つのライトバッファ１１９ｂおよび１２０ｂと、
２つの入出力線対１２１ｂおよび１２２ｂとが設けられ
ている。

【００１９】２つのバンクＡおよびＢは、アドレス信号
の最下位ビットに従って選択的に活性化される。たとえ
ばアドレス信号の最下位ビットが「０」で、バースト長
が「４」であれば、最初の１ビットのデータ信号はライ
ト用レジスタ１１７ａに格納され、その次の１ビットの
データ信号はライト用レジスタ１１８ａに格納される。
ライトバッファ活性化信号φＷＢＡ０が活性化される
と、ライトバッファ１１９ａはライト用レジスタ１１７
ａのデータ信号を入出力線対１２１ａを介してメモリセ
ルアレイ１０８ａのバンクＡ０に書込む。ライトバッフ
ァ活性化信号φＷＢＡ１が活性化されると、ライトバッ
ファ１２０ａはライト用レジスタ１１８ａのデータ信号
を入出力線対１２２ａを介してメモリセルアレイ１０８
ａのバンクＡ１に書込む。このように２ビットのデータ
が書込まれると、イコライズ回路１２３ａが入出力線対
１２１ａおよび１２２ａをそれぞれイコライズする。続
いて同様に、３番目のデータ信号がバンクＡ０に書込ま
れ、４番目のデータ信号がバンクＡ１に書込まれる。

【００２０】

【発明が解決しようとする課題】このように２ビットプ
リフェッチ方式のＳＤＲＡＭは、標準ＳＤＲＡＭの２倍
のバッファ、レジスタおよび入出力線対を備えているた
め、ビット構成の数が多くなるほどエリアペナルティが
大きくなる。たとえば×１６構成を有する２ビットプリ
フェッチ方式のＳＤＲＡＭでは、レジスタ、バッファお
よび入出力線対によるエリアペナルティが、×８構成を
有する２ビットプリフェッチ方式のＳＤＲＡＭのそれの
２倍になる。

【００２１】また、バンクの数が多くなるほどエリアペ
ナルティが大きくなる。たとえば４バンク構成を有する
２ビットプリフェッチ方式のＳＤＲＡＭでは、レジス
タ、バッファ、および入出力線対によるエリアペナルテ
ィが、２バンク構成を有する２ビットプリフェッチ方式
のＳＤＲＡＭのそれの２倍になる。

【００２２】したがって、この発明の目的は、チップサ
イズの小さいＳＤＲＡＭを提供することである。

【００２３】この発明の他の目的は、エリアペナルティ
の増大を抑えた多ビット構成のＳＤＲＡＭを提供するこ
とである。

【００２４】この発明のもう１つの目的は、エリアペナ
ルティの増大を抑えた多バンク構成のＳＤＲＡＭを提供
することである。

【００２５】

【課題を解決するための手段】この発明の１つの局面に
従うと、第１および第２のモードを有し、外部クロック
信号に同期して、制御信号、アドレス信号およびデータ
信号を含む外部信号を取込む同期型半導体記憶装置は、
第１および第２のデータ入出力端子、メモリセルアレ
イ、第１および第２の入出力線対、ならびに切換手段を
備える。第１および第２の入出力線対はメモリセルアレ
イに接続される。切換手段は、第１のモードでは外部ク
ロック信号に応答して第１および第２の入出力線対を交
互に選択し、第１のデータ入出力端子をその選択した入
出力線対に接続するとともに、第２のモードでは第１の
データ入出力端子を第１の入出力線対に接続しかつ第２
のデータ入出力端子を第２の入出力線対に接続する。

【００２６】この発明のもう１つの局面に従うと、第１
および第２のモードを有し、外部クロック信号に同期し
て、制御信号、アドレス信号およびデータ信号を含む外
部信号を取込む同期型半導体記憶装置は、第１および第
２のデータ入出力端子、メモリセルアレイ、第１および
第２の入出力線対、第１および第２の書込データレジス
タ、第１の書込切換手段、第３および第４の入出力線
対、第３および第４の書込データレジスタ、第２の書込
切換手段、第１および第２の読出データレジスタ、第１
の読出切換手段、第３および第４の読出データレジス
タ、ならびに第２の読出切換手段を備える。メモリセル
アレイは、互いに活性化およびプリチャージ動作が独立
して実行される第１および第２のバンクに分割される。
第１および第２の入出力線対は第１のバンクに接続され
る。第１および第２の書込データレジスタは、第１およ
び第２の入出力線対にそれぞれ接続され、第１のバンク
に書込むためのデータ信号を格納する。第１の書込切換
手段は、第１のモードでは外部クロック信号に応答して
第１および第２の書込データレジスタを交互に選択し、
第１のデータ入出力端子から与えられたデータ信号をそ
の選択した書込データレジスタに与えるとともに、第２
のモードでは第１のデータ入出力端子から与えられたデ
ータ信号を第１の書込データレジスタに与えかつ第２の
データ入出力端子から与えられたデータ信号を第２の書
込データレジスタに与える。第３および第４の入出力線
対は第２のバンクに接続される。第３および第４の書込
データレジスタは、第３および第４の入出力線対にそれ
ぞれ接続され、第２のバンクに書込むためのデータ信号
を格納する。第２の書込切換手段は、第１のモードでは
外部クロック信号に応答して第３および第４の書込デー
タレジスタを交互に選択し、第１のデータ入出力端子か
ら与えられたデータ信号をその選択した書込データレジ
スタに与えるとともに、第２のモードでは第１のデータ
入出力端子から与えられたデータ信号を第３の書込デー
タレジスタに与えかつ第２のデータ入出力端子から与え
られたデータ信号を第４の書込データレジスタに与え
る。第１および第２の読出データレジスタは、第１およ
び第２の入出力線対にそれぞれ接続され、第１のバンク
から読出されたデータ信号を格納する。第１の読出切換
手段は、第１のモードでは外部クロック信号に応答して
第１および第２の読出データレジスタを交互に選択し、
その選択した読出データレジスタに格納されたデータ信
号を第１のデータ入出力端子に与えるとともに、第２の
モードでは第１の読出データレジスタに格納されたデー
タ信号を第１のデータ入出力端子に与えかつ第２の読出
データレジスタに格納されたデータ信号を第２のデータ
入出力端子に与える。第３および第４の読出データレジ
スタは、第３および第４の入出力線対にそれぞれ接続さ
れ、第２のバンクから読出されたデータ信号を格納す
る。第２の読出切換手段は、第１のモードでは外部クロ
ック信号に応答して第３および第４の読出データレジス
タを交互に選択し、その選択した読出データレジスタに
格納されたデータ信号を第１のデータ入出力端子に与え
るとともに、第２のモードでは第３の読出データレジス
タに格納されたデータ信号を第１のデータ入出力端子に
与えかつ第４の読出データレジスタに格納されたデータ
信号を第２のデータ入出力端子に与える。

【００２７】この発明のさらにもう１つの局面に従う
と、第１および第２のモードを有し、外部クロック信号
に同期して、制御信号、アドレス信号およびデータ信号
を含む外部信号を取込む半導体記憶装置は、第１および
第２のデータ入出力端子、メモリセルアレイ、ならびに
切換手段を備える。メモリセルアレイは、第１および第
２のバンクに分割される。切換手段は、第１のモードで
は第１のデータ入出力端子を第１および第２のバンクに
接続し、第２のモードでは第１のデータ入出力端子を第
１のバンクに接続しかつ第２のデータ入出力端子を第２
のバンクに接続する。

【００２８】上記同期型半導体記憶装置は好ましくはさ
らに、第１および第２の入出力線対、第１の選択手段、
第３および第４の入出力線対、ならびに第２の選択手段
を備える。第１および第２の入出力線対は第１のバンク
に接続される。第１の選択手段は、外部クロック信号に
応答して第１および第２の入出力線対を交互に選択す
る。第３および第４の入出力線対は第２のバンクに接続
される。第２の選択手段は、外部クロック信号に応答し
て第３および第４の入出力線対を交互に選択する。上記
切換手段は、第１のモードでは第１のデータ入出力端子
を第１および第２の選択手段に接続するとともに、第２
のモードでは第１のデータ入出力端子を第１の選択手段
に接続しかつ第２のデータ入出力端子を第２の選択手段
に接続する。上記第１の選択手段は、切換手段によって
接続されたデータ入出力端子をその選択した入出力線対
に接続する。上記第２の選択手段は、切換手段によって
接続されたデータ入出力端子をその選択した入出力線対
に接続する。

【００２９】上記同期型半導体記憶装置は好ましくはさ
らに、モード設定手段を備える。モード設定手段は、第
１または第２のモードが設定可能であってその設定され
たモードに応答して切換手段を制御する。

【００３０】この発明のさらにもう１つの局面に従う
と、第１および第２のモードを有し、外部クロック信号
に同期して、制御信号、アドレス信号およびデータ信号
を含む外部信号を取込む同期型半導体記憶装置は、メモ
リセルアレイ、第１および第２の入出力線対、第１およ
び第２のデータ読出手段、選択手段、ならびにデータ書
込手段を備える。第１および第２の入出力線対はメモリ
セルアレイに接続される。第１および第２のデータ読出
手段は、第１および第２の入出力線対にそれぞれ接続さ
れ、メモリセルアレイからデータを読出す。選択手段
は、外部クロック信号に応答して第１および第２のデー
タ読出手段を交互に選択し、その選択したデータ読出手
段からのデータ信号を外部に出力する。データ書込手段
は、第１および第２の入出力線対に接続され、外部から
入力されたデータ信号をメモリセルアレイに書込む。

【００３１】上記第１および第２のデータ読出手段の各
々は好ましくは、第１の駆動能力でメモリセルアレイか
らのデータ信号を増幅するセンスアンプを含む。上記デ
ータ書込手段は好ましくは、第１の駆動能力よりも大き
い第２の駆動能力で入力されたデータ信号を増幅するラ
イトバッファを含む。

【００３２】

【発明の実施の形態】以下、この発明の実施の形態を図
面を参照して詳しく説明する。なお、図中同一符号は同
一または相当部分を示す。

【００３３】［実施の形態１］図１および図２は、この
発明の実施の形態１によるＳＤＲＡＭの全体構成を示す
ブロック図である。図１には書込系のみが示され、図２
には読出系のみが示される。

【００３４】図１を参照して、このＳＤＲＡＭは、８つ
の機能ブロック１０１と、クロックカウンタ１０２と、
制御信号発生回路１０３および１０４と、Ｘアドレスバ
ッファ１０５と、Ｙアドレスバッファ１０６と、Ｙアド
レスオペレーション回路１０７とを備える。機能ブロッ
ク１０１の各々に対応して２つのデータ入出力端子１１
２および１１３が設けられる。各機能ブロック１０１
は、１つのメモリセルアレイ１０８ａ，１０８ｂを含
む。この１つのメモリセルアレイ１０８ａ，１０８ｂ
は、２つのバンクＡ（Ａ０およびＡ１からなる）および
Ｂ（Ｂ０およびＢ１からなる）に分割されている。バン
クＡのメモリセルアレイ１０８ａに対応して、アドレス
信号Ｘ０〜Ｘｊをデコードしてメモリセルアレイ１０８
ａの対応する行を選択するロウデコーダを構成するＸデ
コーダ群１０９ａと、列アドレス信号ＹＥ０〜ＹＥｋ，
ＹＯ０〜ＹＯｋをデコードしてメモリセルアレイ１０８
ａの対応する列を選択する列選択信号を発生するコラム
デコーダを構成するＹデコーダ群１１０ａと、メモリセ
ルアレイ１０８ａの選択された行に接続されるメモリセ
ルのデータを検知し増幅するセンスアンプ群１１０ａと
が設けられる。

【００３５】Ｘデコーダ群１０９ａはバンク指定信号Ｂ
Ｘに応答して活性化され、Ｙデコーダ群１１０ａはバン
ク指定信号ＢＹに応答して活性化される。

【００３６】バンクＡに対応して、センスアンプ群１１
１ａによって検知増幅されたデータ信号を伝達するとと
もに書込データ信号をメモリセルアレイ１０８ａの選択
されたメモリセルへ伝達するための入出力線対１２１ａ
および１２２ａが設けられる。入出力線対１２１ａはバ
ンクＡの対応する部分Ａ０に接続され、入出力線対１２
２ａはバンクＡの対応する部分Ａ１に接続される。入出
力線対１２１ａおよび１２２ａに対応して、活性化信号
φＷＥＱＡに応答して入出力線対１２１ａおよび１２２
ａをそれぞれイコライズするイコライズ回路１２３ａが
設けられる。

【００３７】図１を参照して、データ書込のために、入
力バッファ活性化信号φＤＢＡに応答して活性化され、
データ入出力端子１１２および１１３に与えられた入力
データ信号に応答して書込データ信号をそれぞれ生成す
る入力バッファ１１４ａおよび１１５ａと、セレクタ制
御信号φＳＥＡ０〜φＳＥＡ２に応答して入力バッファ
１１４ａからの書込データ信号を後述するライト用レジ
スタ１１７ａおよび１１８ａに供給するセレクタ１１６
ａと、レジスタ活性化信号φＲｗＡ０およびφＲｗＡ１
にそれぞれ応答して活性化され、セレクタ１１６ａから
供給された書込データ信号をそれぞれ格納するライト用
レジスタ１１７ａおよび１１８ａと、書込バッファ活性
化信号φＷＢＡ０およびφＷＢＡ１にそれぞれ応答して
活性化され、ライト用レジスタ１１７ａおよび１１８ａ
に格納されたデータ信号をそれぞれ増幅して入出力線対
１２１ａおよび１２２ａにそれぞれ伝達するライトバッ
ファ１１９ａおよび１２０ａとが設けられる。

【００３８】バンクＢ側も上記バンクＡ側と同様に、バ
ンク指定信号／ＢＸに応答して活性化されるＸデコーダ
群１０９ｂと、バンク指定信号／ＢＹに応答して活性化
されるＹデコーダ群１１０ｂと、センスアンプ活性化信
号φＳＡＢに応答して活性化されるセンスアンプ群１１
１ｂと、入出力線対１２１ｂおよび１２２ｂと、イコラ
イズ回路活性化信号φＷＥＱＢに応答して活性化される
イコライズ回路１２３ｂと、入力バッファ活性化信号φ
ＤＢＢに応答して活性化される入力バッファ１１４ｂお
よび１１５ｂと、セレクタ制御信号φＳＥＢ０〜φＳＥ
Ｂ２に応答して制御されるセレクタ１１６ｂと、レジス
タ活性化信号φＲｗＢ０およびφＲｗＢ１にそれぞれ応
答して活性化されるライト用レジスタ１１７ｂおよび１
１８ｂと、書込バッファ活性化信号φＷＢＢ０およびφ
ＷＢＢ１にそれぞれ応答して活性化されるライトバッフ
ァ１１９ｂおよび１２０ｂとが設けられる。

【００３９】図２を参照して、データ読出のために、バ
ンクＡに対応して、プリアンプ活性化信号φＲＢＡ０お
よびφＲＢＡ１にそれぞれ応答して活性化され、入出力
線対１２１ａおよび１２２ａ上のデータをそれぞれ増幅
するリードプリアンプ２０１ａおよび２０２ａと、レジ
スタ活性化信号に応答して活性化され、リードプリアン
プ２０１ａおよび２０２ａで増幅されたデータ信号を格
納するためのリード用レジスタ２０３ａおよび２０４ａ
と、セレクタ制御信号φＳＥＡ０〜φＳＥＡ２に応答し
て制御され、リード用レジスタ２０３ａおよび２０４ａ
のデータ信号を後述するラッチ回路２０６ａおよび２０
７ａにそれぞれ供給するセレクタ２０５ａと、ラッチ信
号φＲＬＥＡに応答してセレクタ２０５ａからのデータ
信号をそれぞれラッチするラッチ回路２０６ａおよび２
０７ａと、ラッチ回路２０６ａおよび２０７ａのデータ
信号をそれぞれ出力する出力バッファ２０８ａおよび２
０９ａとが設けられる。

【００４０】バンクＢ側もバンクＡ側と同様に、プリア
ンプ活性化信号φＲＢＢ０およびφＲＢＢ１にそれぞれ
応答して活性化されるリードプリアンプ２０１ｂおよび
２０２ｂと、レジスタ活性化信号φＲｒＢ０およびφＲ
ｒＢ１にそれぞれ応答して活性化されるリード用レジス
タ２０３ｂおよび２０４ｂと、セレクタ制御信号φＳＥ
Ｂ０〜φＳＥＢ２に応答して制御されるセレクタ２０５
ｂと、ラッチ信号φＲＬＥＢに応答してデータ信号をラ
ッチするラッチ回路２０６ｂおよび２０７ｂと、出力バ
ッファ２０８ｂおよび２０９ｂとが設けられる。

【００４１】このような構成の読出系は３つのパイプラ
インステージに分割される。バンクＡにおいて、Ｘデコ
ーダ群１０９ａ、Ｙデコーダ群１１０ａ、センスアンプ
群１１１ａおよびリードプリアンプ２０１ａおよび２０
２ａは第１のパイプラインステージを構成する。リード
用レジスタ２０３ａ，２０４ａは、第１および第２のパ
イプラインステージ間のパイプラインレジスタを構成す
る。セレクタ２０５ａは、第２のパイプラインステージ
を構成する。ラッチ回路２０６ａ，２０７ａは、第２お
よび第３のパイプラインステージ間のパイプラインレジ
スタを構成する。出力バッファ２０８ａ，２０９ａは、
第３のパイプラインステージを構成する。バンクＢ側も
バンクＡ側と同様にパイプライン化されている。

【００４２】図１および図２を参照して、制御信号発生
回路１０３は、外部から与えられる制御信号、すなわ
ち、外部ロウアドレスストローブ信号ｅｘｔ．／ＲＡ
Ｓ、外部コラムアドレスストローブ信号ｅｘｔ．／ＣＡ
Ｓ、外部出力イネーブル信号ｅｘｔ．／ＯＥ、外部ライ
トイネーブル信号ｅｘｔ．／ＷＥをたとえばシステムク
ロック信号である外部クロック信号ＣＬＫに同期して取
込み、内部制御信号φｘａ、φｙａ、φＷ、φＯ、φ
Ｒ、およびφＣを発生する。

【００４３】制御信号発生回路１０４は、バンク指定信
号ＢＸおよびＢＹと、外部からのアドレス信号の最下位
ビットＹ０と、内部制御信号φＷ、φＯ、φＲ、および
φＣと、クロックカウンタ１０２の出力とに応答して、
バンクＡおよびＢをそれぞれ独立に駆動するための制御
信号、すなわち、イコライズ活性化信号φＷＥＱＡ、φ
ＷＥＱＢ、φＲＥＱＡおよびφＲＥＱＢ、センスアンプ
活性化信号φＳＡＡおよびφＳＡＢ、ライトバッファ活
性化信号φＷＢＡ０、φＷＢＡ１、φＷＢＢ０、および
φＷＢＢ１と、レジスタ活性化信号φＲｗＡ０、φＲｗ
Ａ１、φＲｗＢ０およびφＲｗＢ１と、セレクタ制御信
号φＳＥＡ０〜２およびφＳＥＢ０〜２と、入力バッフ
ァ活性化信号φＤＢＡおよびφＤＢＢと、プリアンプ活
性化信号φＲＢＡ０、φＲＢＡ１、φＲＢＢ０およびφ
ＲＢＢ１と、レジスタ活性化信号φＲｒＡ０、φＲｒＡ
１、φＲｒＢ０およびφＲｒＢ１と、セレクタ制御信号
φＳＥＡ０〜φＳＥＡ２およびφＳＥＢ０〜φＳＥＢ２
と、ラッチ信号φＲＬＥＡおよびφＲＬＥＢを発生す
る。

【００４４】Ｘアドレスバッファ１０５は、内部制御信
号φｘａに応答して外部アドレス信号ｅｘｔ．Ａ０〜ｅ
ｘｔ．Ａｉを取込み、アドレス信号Ｘ０〜Ｘｊとバンク
選択信号ＢＸとを発生する。Ｙアドレスバッファ１０６
は、内部制御信号φｙａに応答して外部アドレス信号ｅ
ｘｔ．Ａ０〜ｅｘｔ．Ａｉを取込み、Ｙアドレスオペレ
ーション回路１０７を制御する。

【００４５】Ｙアドレスオペレーション回路１０７は、
外部クロック信号ＣＬＫにより制御され、列アドレス信
号ＹＥ０〜ＹＥｋおよびＹＯ０〜ＹＯｋと、バンク指定
信号ＢＹとを生成する。

【００４６】この実施の形態１は、各機能ブロック１０
１に対応して２つのデータ入出力端子１１２，１１３が
設けられている点と、各バンクに対応して２つの入力バ
ッファが設けられている点と、各バンクに対応して２つ
の出力バッファが設けられている点と、各セレクタが３
つのセレクタ制御信号に応答して制御される点とを特徴
とし、×８構成モードと×１６構成モードとに切換可能
とされている。

【００４７】×８構成モードでは８つのデータ入出力端
子１１２が用いられ、×１６構成モードでは８つのデー
タ入出力端子１１２に加えて８つのデータ入出力端子１
１３も用いられる。入力バッファ１１４ａおよび１１５
ａは、×８構成および×１６構成の両モードにおいて入
力バッファ活性化信号φＤＢＡに応答して活性化され
る。したがって、×８構成モードでは入力バッファ１１
４ａのみがデータ入出力端子１１２からのデータ信号を
セレクタ１１６ａに与え、×１６構成モードでは入力バ
ッファ１１４ａがデータ入出力端子１１２からのデータ
信号をセレクタ１１６ａに与えかつ入力バッファ１１５
ａがデータ入出力端子１１３からのデータ信号をセレク
タ１１６ａに与える。

【００４８】同様に、入力バッファ１１４ｂおよび１１
５ｂは、×８構成および×１６構成の両モードにおいて
入力バッファ活性化信号φＤＢＢに応答して活性化され
る。したがって、×８構成モードでは入力バッファ１１
４ｂのみがデータ入出力端子１１２からのデータ信号を
セレクタ１１６ｂに与え、×１６構成モードでは入力バ
ッファ１１４ｂがデータ入出力端子１１２からのデータ
信号をセレクタ１１６ｂに与えかつ入力バッファ１１５
ｂがデータ入出力端子１１３からのデータ信号をセレク
タ１１６ｂに与える。

【００４９】出力バッファ２０８ａ、２０９ａ、２０８
ｂおよび２０９ｂもこれらと同様である。また、消費電
力を低減するために、×８構成モードでは入力バッファ
１１４ａおよび１１４ｂならびに出力バッファ２０８ａ
および２０８ｂのみが活性化されるようにしてもよい。

【００５０】図３は、図１に示されたバンクＡ側のセレ
クタ１１６ａの具体的な構成を示す回路図である。図３
を参照して、このセレクタ１１６ａは、セレクタ制御信
号ＳＥＡ０に応答して活性化されるインバータ３０１
と、セレクタ制御信号ＳＥＡ１に応答して活性化される
インバータ３０２と、セレクタ制御信号ＳＥＡ２に応答
して活性化されるインバータ３０３とを含む。バンクＢ
側のセレクタ１１６ｂもこれと同様に構成される。

【００５１】×８構成モードでは、インバータ３０３が
常に不活性化され、インバータ３０１および３０２が交
互に活性化される。したがって、データ入出力端子１１
２から入力バッファ１１４ａを介して与えられたデータ
信号はライト用レジスタ１１７ａおよび１１８ａに交互
に与えられる。

【００５２】他方、×１６構成モードでは、インバータ
３０２が常に不活性化され、インバータ３０１および３
０３が常に活性化される。したがって、データ入出力端
子１１２から入力バッファ１１４ａを介して与えられた
データ信号はライト用レジスタ１１７ａに与えられ、デ
ータ入出力端子１１３から入力バッファ１１５ａを介し
て与えられたデータ信号はライト用レジスタ１１８ａに
与えられる。

【００５３】図４は、図２に示されたバンクＡ側のセレ
クタ２０５ａの具体的な構成を示す回路図である。図４
を参照して、このセレクタ２０５ａは、セレクタ制御信
号ＳＥＡ０に応答して活性化されるインバータ４０１
と、セレクタ制御信号ＳＥＡ１に応答して活性化される
インバータ４０２と、セレクタ制御信号ＳＥＡ２に応答
して活性化されるインバータ４０３とを含む。バンクＢ
側のセレクタ２０５ｂもこれと同様に構成される。

【００５４】×８構成モードでは、インバータ４０３が
常に不活性化され、インバータ４０１および４０２が交
互に活性化される。したがって、リード用レジスタ２０
３ａおよび２０４ａのデータ信号は交互にラッチ回路２
０６ａおよび出力バッファ２０８ａを介してデータ入出
力端子１１２に与えられる。他方、×１６構成モードで
は、インバータ４０２が常に不活性化され、インバータ
４０１および４０３が常に活性化される。したがって、
リード用レジスタ２０３ａのデータ信号はラッチ回路２
０６ａおよび出力バッファ２０８ａを介してデータ入出
力端子１１２に与えられるとともに、リード用レジスタ
２０４ａのデータ信号はラッチ回路２０７ａおよび出力
バッファ２０９ａを介してデータ入出力端子１１３に与
えられる。

【００５５】図５は、図１および図２中の制御信号発生
回路１０４に含まれるセレクタ制御回路５００の構成を
示す回路図である。このセレクタ制御回路５００は、セ
レクタ１１６ａおよび２０５ａを制御するためにセレク
タ制御信号ＳＥＡ０〜ＳＥＡ２を発生する。

【００５６】図５を参照して、このセレクタ制御回路５
００はモード設定パッド５０１とインバータ５０２とを
含む。×８構成モードでは電源電圧を供給するためのワ
イヤがモード設定パッド５０１にボンディングされ、そ
れによりモード設定信号Ｂ８ＥがＨ（論理ハイ）レベル
となり、モード設定信号／Ｂ８ＥがＬレベルとなる。他
方、×１６構成モードでは接地電圧を供給するためのワ
イヤがモード設定パッド５０１にボンディングされ、そ
れによりモード設定信号Ｂ８ＥがＬレベルとなり、モー
ド設定信号／Ｂ８ＥがＨレベルとなる。

【００５７】このセレクタ制御回路５００はさらに、イ
ンバータ５０３，５１６〜５２１と、ＮチャネルＭＯＳ
トランジスタ５０４，５０５，５１４，５１５と、ＮＡ
ＮＤゲート５０６〜５１３とを含む。

【００５８】図６は、図５のセレクタ制御回路５００の
動作を示すタイミング図である。図６の（ａ）および
（ｂ）に示されるように、外部クロック信号ｅｘｔ．Ｃ
ＬＫに応答して内部クロック信号ＣＬＫが生成される。
また、図６の（ｃ）に示されるように、外部コラムアド
レスストローブ信号／ＣＡＳに応答して内部コラムアド
レスストローブ信号／ＣＡＳ０が生成される。内部コラ
ムアドレスストローブ信号／ＣＡＳ０に応答して、図６
の（ｅ）に示されるように外部から入力されるコラムア
ドレスの最下位が“０”の場合は、コラムアドレス信号
の最下位ビットＣＡ０がＬレベルとなる。ライトデータ
イネーブル信号ＷＤＥは図６の（ｆ）に示されるように
Ｈレベルとなる。

【００５９】したがって、モード設定信号Ｂ８ＥがＨレ
ベルとなり、かつモード設定信号／Ｂ８ＥがＬレベルと
なると、図６の（ｇ）および（ｈ）に示されるようにセ
レクタ制御信号ＳＥＡ０およびＳＥＡ１は内部クロック
信号ＣＬＫに応答して交互にＨレベルとなる。また、セ
レクタ制御信号ＳＥＡ２は図６の（ｉ）に示されるよう
に常にＬレベルに維持される。

【００６０】まず、このようなＳＤＲＡＭのビット構成
を×８構成に設定する場合を説明する。この場合、電源
電圧を供給するためのワイヤが図５のモード設定パッド
５０１にボンディングされるため、セレクタ制御信号Ｓ
ＥＡ０およびＳＥＡ１は交互にＨレベルとなるととも
に、セレクタ制御信号ＳＥＡ２は常にＬレベルとなる。
したがって、セレクタ１１６ａはライト用レジスタ１１
７ａおよび１１８ａを交互に選択し、データ入出力端子
１１２から入力バッファ１１４ａを介して与えられたデ
ータ信号をその選択したライト用レジスタ１１７ａまた
は１１８ａに与える。セレクタ１１６ｂもセレクタ１１
６ａと同様に、ライト用レジスタ１１７ｂおよび１１８
ｂを交互に選択し、データ入出力端子１１２から入力バ
ッファ１１４ｂを介して与えられたデータ信号をその選
択したライト用レジスタ１１７ｂまたは１１８ｂに与え
る。

【００６１】図７は、×８構成の場合の８つの機能ブロ
ック１０１の構成を示す概略ブロック図である。図７に
示されるように、×８構成に設定する場合、このＳＤＲ
ＡＭは２ビットプリフェッチ方式（デュアルパイプライ
ン方式）となる。すなわち、各機能ブロック１０１にお
いて、１つのメモリセルアレイ１０８ａ，１０８ｂは、
バンクＡを構成するメモリセルアレイ１０８ａとバンク
Ｂを構成するメモリセルアレイ１０８ｂとに分割され
る。バンクＡおよびＢは、活性化およびプリチャージ動
作を互いに独立して実行する。バンクＡが指定された場
合、最初にフェッチされたデータ信号は入出力線対１２
１ａを介してメモリセルアレイ１０８ａの対応する部分
（図上左側）に書込まれ、その次にフェッチされたデー
タ信号は入出力線対１２２ａを介してメモリセルアレイ
１０８ａの対応する部分（図上右側）に書込まれる。し
たがって、この場合は２クロックサイクルに１回コラム
アドレス信号が生成される。

【００６２】バンクＢもこれと同様である。また、図２
に示された読出系もこれと同様である。

【００６３】次に、このＳＤＲＡＭのビット構成を×１
６構成に設定する場合は、接地電圧を供給するためのワ
イヤが図５に示されたモード設定パッド５０１にボンデ
ィングされるため、セレクタ制御信号ＳＥＡ０およびＳ
ＥＡ２は常にＨレベルとなり、セレクタ制御信号ＳＥＡ
１は常にＬレベルとなる。したがって、セレクタ１１６
ａは、データ入出力端子１１２から入力バッファ１１４
ａを介して与えられたデータ信号をライト用レジスタ１
１７ａに与えるとともに、データ入出力端子１１３から
入力バッファ１１５ａを介して与えられたデータ信号を
ライト用レジスタ１１８ａに与える。セレクタ１１６ｂ
もセレクタ１１６ａと同様に、データ入出力端子１１２
から入力バッファ１１４ｂを介して与えられたデータ信
号をライト用レジスタ１１７ｂに与えるとともに、デー
タ入出力端子１１３から入力バッファ１１５ｂを介して
与えられたデータ信号をライト用レジスタ１１８ｂに与
える。

【００６４】したがって、この場合、ＳＤＲＡＭは図８
に示されるようにシングルパイプライン方式（１ビット
プリフェッチ方式）となる。すなわち、１つのメモリセ
ルアレイ１０８ａ，１０８ｂは、バンクＡ０を構成する
メモリセルアレイ１０８ａと、バンクＢ０を構成するメ
モリセルアレイ１０８ｂと、バンクＡ１を構成するメモ
リセルアレイ１０８ａと、バンクＢ１を構成するメモリ
セルアレイ１０８ｂとに分割される。バンクＡ０および
Ｂ０は、活性化およびプリチャージ動作を互いに独立し
て実行する。バンクＡ１およびＢ１も同様に、活性化お
よびプリチャージ動作を互いに独立して実行する。デー
タ入出力端子１１２から与えられたデータ信号は指定さ
れたバンクＡ０またはＢ０に書込まれる。データ入出力
端子１１３から与えられたデータ信号は指定されたバン
クＡ１またはＢ１に書込まれる。この場合、１クロック
サイクルに１回コラムアドレス信号が生成される。図２
に示された読出系もこれと同様である。

【００６５】図１９に示された従来の構成を用いて×１
６構成のＳＤＲＡＭを構成するためには１６個の機能ブ
ロック１９０１が必要となる。それに対し、上記実施の
形態１の構成を用いて×１６構成のＳＤＲＡＭを構成す
るためには８個の機能ブロック１０１しか必要とならな
い。したがって、ライトバッファ、ライト用レジスタ、
リードプリアンプおよびリード用レジスタの数は従来の
半分ですむ。

【００６６】他方、図１９に示された従来の構成を用い
て×１６構成から×８構成に変更する場合は、ライトバ
ッファおよびライト用レジスタの半数が使用されないこ
ととなり、無駄が生じる。それに対し、上記実施の形態
１の構成を用いた場合は２ビットプリフェッチ方式とな
るので、ライトバッファ、ライト用レジスタ、リードプ
リアンプおよびリード用レジスタのすべてが使用される
こととなり、無駄が生じない。

【００６７】以上のように実施の形態１によれば、設定
されたモードに応じてセレクタが２ビットの直列データ
を２ビットの並列データに変換したりあるいは２ビット
の並列データをそのまま伝達したりするため、このＳＤ
ＲＡＭは×８構成の場合は２ビットプリフェッチ方式
（デュアルパイプライン方式）となり、×１６構成の場
合はシングルパイプライン方式（１ビットプリフェッチ
方式）となる。その結果、×８構成においても×１６構
成においてもエリアペナルティの小さいＳＤＲＡＭを提
供することができる。

【００６８】上記実施の形態１ではボンディングにより
モードを切換えるボンディングオプション方式が採用さ
れているが、これに代えてマスクの変更によりモードを
切換えるマスタスライス方式が採用されてもよい。

【００６９】また、上記実施の形態１では２ビットプリ
フェッチ方式とシングルパイプライン方式（１ビットプ
リフェッチ方式）とが切換えられるが、４ビットプリフ
ェッチ方式と２ビットプリフェッチ方式とが切換えられ
てもよく、また、８ビットプリフェッチ方式と２ビット
プリフェッチ方式とが切換えられてもよい。

【００７０】［実施の形態２］図９および図１０は、こ
の発明の実施の形態２によるＳＤＲＡＭの全体構成を示
すブロック図である。図９ではデータ書込系が示され、
図１０ではデータ読出系が示される。

【００７１】このＳＤＲＡＭは図１９に示された従来の
構成に加えて、図９に示されるようにデータ入出力端子
１１２および１１３からのデータ信号を入力バッファ９
０５ａおよび９０５ｂに選択的に供給する入力セレクタ
９０４と、図１０に示されるように出力バッファ１００
３ａおよび１００３ｂからのデータ信号をデータ入出力
端子１１２および１１３に選択的に供給する出力セレク
タ１００４とを備える。セレクタ９０６ａはセレクタ制
御信号φＳＥＡに応答してライト用レジスタ１１７ａお
よび１１８ａを選択し、入力バッファ９０５ａから与え
られたデータ信号をその選択したライト用レジスタ１１
７ａまたは１１８ａに与える。セレクタ９０６ｂもセレ
クタ９０６ａと同様である。セレクタ１００１ａはセレ
クタ制御信号φＳＥＡに応答してリード用レジスタ２０
３ａおよび２０４ａを選択し、その選択したリード用レ
ジスタ２０３ａまたは２０４ａのデータ信号をラッチ回
路１００２ａおよび出力バッファ１００３ａを介して出
力セレクタ１００４に与える。セレクタ１００１ｂもセ
レクタ１００１ａと同様である。

【００７２】図１１は、図９中の入力セレクタ９０４の
具体的な構成を示す回路図である。図１１を参照して、
この入力セレクタ９０４は、モード設定信号Ｂ８Ｅに応
答して活性化されるインバータ１１０１と、モード設定
信号／Ｂ８Ｅに応答して活性化されるインバータ１１０
２とを含む。モード設定信号Ｂ８Ｅおよび／Ｂ８Ｅの論
理レベルは、図５に示されるようにボンディングオプシ
ョンによって決定される。×８構成モードが設定される
場合は、モード設定信号Ｂ８ＥがＨレベルとなり、モー
ド設定信号／Ｂ８ＥがＬレベルとなるので、データ入出
力端子１１２からのデータ信号ＤＱｉは入力バッファ９
０５ａおよび９０５ｂに与えられるが、データ入出力端
子１１３からのデータ信号ＤＱｉ＋１は入力バッファ９
０５ｂに与えられない。他方、×１６構成モードが設定
される場合は、モード設定信号Ｂ８ＥがＬレベルとな
り、モード設定信号／Ｂ８ＥがＨレベルとなるので、デ
ータ入出力端子１１２からのデータ信号ＤＱｉは入力バ
ッファ９０５ａに与えられかつデータ入出力端子１１３
からのデータ信号ＤＱｉ＋１は入力バッファ９０５ｂに
与えられるが、データ入出力端子１１２からのデータ信
号ＤＱｉは入力バッファ９０５ｂに与えられない。

【００７３】図１２は、図１０中の出力セレクタ１００
４の具体的な構成を示す回路図である。図１２を参照し
て、この出力セレクタ１００４は、モード設定信号Ｂ８
Ｅに応答して活性化されるインバータ１２０１と、モー
ド設定信号／Ｂ８Ｅに応答して活性化されるインバータ
１２０２とを含む。×８構成モードが設定される場合
は、モード設定信号Ｂ８ＥがＨレベルとなり、モード設
定信号／Ｂ８ＥがＬレベルとなるので、出力バッファ１
００３ａおよび１００３ｂからのデータ信号がデータ入
出力端子１１２に与えられるが、出力バッファ１００３
ｂからのデータ信号はデータ入出力端子１１３に与えら
れない。他方、×１６構成モードが設定される場合は、
モード設定信号Ｂ８ＥがＬレベルとなり、モード設定信
号／Ｂ８ＥがＨレベルとなるので、出力バッファ１００
３ａからのデータ信号はデータ入出力端子１１２に与え
られかつ出力バッファ１００３ｂからのデータ信号はデ
ータ入出力端子１１３に与えられるが、出力バッファ１
００３ｂからのデータ信号はデータ入出力端子１１２に
与えられない。

【００７４】まず、このＳＤＲＡＭのビット構成を×８
構成に設定する場合は、入力セレクタ９０４がデータ入
出力端子１１２からのデータ信号のみを入力バッファ９
０５ａおよび９０５ｂに与え、出力セレクタ１００４が
出力バッファ１００３ａおよび１００３ｂからのデータ
信号をデータ入出力端子１１２のみに与える。

【００７５】図１３は、×８構成の場合のＳＤＲＡＭに
おける８つの機能ブロック９０１の構成を示す概略ブロ
ック図である。図１３に示されるように各機能ブロック
９０１においては、１つのメモリセルアレイ１０８ａ，
１０８ｂが、バンクＡを構成するメモリセルアレイ１０
８ａとバンクＢを構成するメモリセルアレイ１０８ｂと
に分割される。バンクＡおよびＢは、活性化およびプリ
チャージ動作を互いに独立して実行する。バンクＡが指
定される場合、データ入出力端子１１２を介して最初に
フェッチされたデータ信号は入出力線対１２１ａを介し
てメモリセルアレイ１０８ａの対応する部分Ａ０に書込
まれ、その次にフェッチされたデータ信号は入出力線対
１２２ａを介してメモリセルアレイ１０８ａの対応する
部分Ａ１に書込まれる。バンクＢもバンクＡと同様であ
る。

【００７６】したがって、各機能ブロック９０１は２バ
ンク構成を有し、さらに各バンクは２ビットプリフェッ
チ方式となっている。図１０に示されたデータ読出系も
上記データ書込系と同様である。

【００７７】次に、このＳＤＲＡＭのビット構成を×１
６構成に設定する場合は、入力セレクタ９０４がデータ
入出力端子１１２からのデータ信号を入力バッファ９０
５ａに与えかつデータ入出力端子１１３からのデータ信
号を入力バッファ９０５ｂに与え、出力セレクタ１００
４は出力バッファ１００３ａからのデータ信号をデータ
入出力端子１１２に与えかつ出力バッファ１００３ｂか
らのデータ信号をデータ入出力端子１１３に与える。

【００７８】図１４は、×１６構成の場合の８つの機能
ブロック９０１の構成を示す概略ブロック図である。図
１４に示されるように×１６構成の場合は、各機能ブロ
ック９０１において、データ入出力端子１１２から最初
にフェッチされたデータ信号はメモリセルアレイ１０８
ａの対応する部分Ａ０に書込まれ、その次にフェッチさ
れたデータ信号はメモリセルアレイ１０８ａの対応する
部分Ａ１に書込まれる。他方、データ入出力端子１１３
から最初にフェッチされたデータ信号はメモリセルアレ
イ１０８ｂの対応する部分Ｂ０に書込まれ、その次にフ
ェッチされたデータ信号はメモリセルアレイ１０８ｂの
対応する部分Ｂ１に書込まれる。したがって、メモリセ
ルアレイ１０８ａおよび１０８ｂは同時に活性化を行な
いかつ同時にプリチャージ動作を行なう。したがって、
このＳＤＲＡＭは各ビットごとに１バンク構成の２ビッ
トプリフェッチ方式となる。

【００７９】ＳＤＲＡＭを図１９に示された従来の構成
を用いて×１６構成とするためには、１６個の機能ブロ
ック１９０１が必要となる。それに対し、この実施の形
態２の構成を用いれば８つの機能ブロック９０１しか必
要とならない。したがって、ライトバッファ、ライト用
レジスタ、リードプリアンプおよびリード用レジスタの
数は従来の半分となる。

【００８０】他方、図１９に示された従来の構成を用い
て×１６構成を×８構成に変更するためには、８つの機
能ブロック１９０１のみを用いればよいが、ライトバッ
ファ、ライト用レジスタ、リードプリアンプおよびリー
ド用レジスタの半数が使用されないこととなり、無駄が
生じる。それに対し、この実施の形態２の構成を用いれ
ばライトバッファ、ライト用レジスタ、リードプリアン
プおよびリード用レジスタのすべてが使用されることと
なり、無駄が生じない。

【００８１】以上のように実施の形態２によれば、設定
されたモードに応じて入力セレクタ９０４がデータ入出
力端子１１２および１１３を入力バッファ９０５ａおよ
び９０５ｂに選択的に接続し、出力セレクタ１００４が
出力バッファ１００３ａおよび１００３ｂをデータ入出
力端子１１２および１１３に選択的に接続するため、こ
のＳＤＲＡＭは×８構成の場合に２バンク構成となり、
×１６構成の場合に１バンク構成となる。その結果、×
８構成でも×１６構成でもエリアペナルティは大きくな
らない。

【００８２】なお、上記実施の形態２ではボンディング
オプション方式が用いられているが、それに代えてマス
タスライス方式が用いられてもよい。また、上記実施の
形態２では各バンクが２ビットプリフェッチ方式である
が、それに代えてシングルパイプライン方式（１ビット
プリフェッチ方式）であってもよい。この場合、図９お
よび図１０中のセレクタ９０６ａ、９０６ｂ、１００１
ａおよび１００１ｂは必要でなく、さらに入出力線対、
ライトバッファ、ライト用レジスタ、リードプリアンプ
およびリード用レジスタはそれぞれ１つずつ設ければよ
い。

【００８３】［実施の形態３］図１５は、この発明の実
施の形態３によるＳＤＲＡＭの全体構成を示すブロック
図である。図１５に示されるように、データ読出系には
２ビットプリフェッチ方式が用いられ、データ書込系に
はシングルパイプライン方式が用いられている。すなわ
ち、各機能ブロック１５０１は、バンクＡに対応して、
リード用レジスタ２０３ａおよび２０４ａを選択しその
選択したリード用レジスタ２０３ａまたは２０４ａのデ
ータ信号をラッチ回路１５０４ａおよび出力バッファ１
５０５ａを介してデータ入出力端子１１２に与えるセレ
クタ１５０３ａを備える。また、バンクＢに対応して、
リード用レジスタ２０３ｂおよび２０４ｂを選択しその
選択したリード用レジスタ２０３ｂまたは２０４ｂのデ
ータ信号をラッチ回路１５０４ｂおよび出力バッファ１
５０５ｂを介してデータ入出力端子１１２に与えるセレ
クタ１５０３ｂを備える。

【００８４】また、バンクＡ側ではデータ入出力端子１
１２からのデータ信号は入力バッファ１５０６ａ、ライ
ト用レジスタ１５０７ａ、ライトバッファ１５０８ａお
よび入出力線対１２１ａ，１２２ａを介してメモリセル
アレイ１０８ａに書込まれる。他方、バンクＢ側ではデ
ータ入出力端子１１２からのデータ信号は入力バッファ
１５０６ｂ、ライト用レジスタ１５０７ｂ、ライトバッ
ファ１５０８ｂおよび入出力線対１２１ｂ，１２２ｂを
介してメモリセルアレイ１０８ｂに書込まれる。

【００８５】ここで、もしもデータ書込系に２ビットプ
リフェッチ方式を採用し、データ読出系にシングルパイ
プライン方式を採用したならば、このＳＤＲＡＭの動作
周波数を上げることができない。なぜなら、センスアン
プ群１１１ａ，１１１ｂが小さい駆動能力で寄生容量の
大きい入出力線対１２１ａ，１２２ａ，１２１ｂ，１２
２ｂを駆動しなければならないにもかかわらず、シング
ルパイプライン方式では各クロックサイクルごとにセン
スアンプ群１１１ａ，１１１ｂが動作するからである。
それに対し、ライトバッファ１５０８ａ，１５０８ｂの
駆動能力はセンスアンプ群１１１ａ，１１１ｂのそれよ
りも大きいため、この実施の形態３のようにデータ書込
系をシングルパイプライン方式としても動作周波数が低
下することがない。

【００８６】以上のように実施の形態３によれば、デー
タ読出系を２ビットプリフェッチ方式としかつデータ書
込系をシングルパイプライン方式としているため、両方
の系を２ビットプリフェッチ方式としたものに比べてエ
リアペナルティが小さい。しかも、シングルパイプライ
ン方式のデータ書込系はセンスアンプ群１１１ａ，１１
１ｂのそれよりも大きい駆動能力を有するライトバッフ
ァ１５０８ａ，１５０８ｂを備えるため、両方の系を２
ビットプリフェッチ方式としたものに比べて動作周波数
を大幅に低下させる必要はない。

【００８７】以上、この発明の実施の形態を詳述した
が、この発明の範囲は上述した実施の形態によって限定
されるものではなく、この発明はその趣旨を逸脱しない
範囲内で当業者の知識に基づき種々の改良、修正、変形
などを加えた形態で実施し得るものである。

【図面の簡単な説明】

【図１】 この発明の実施の形態１によるＳＤＲＡＭの
データ書込系の構成を示すブロック図である。

【図２】 図１のＳＤＲＡＭのデータ読出系の構成を示
すブロック図である。

【図３】 図１中のセレクタの具体的な構成を示す回路
図である。

【図４】 図２中のセレクタの具体的な構成を示す回路
図である。

【図５】 図１および図２中のセレクタを制御するため
のセレクタ制御回路の具体的な構成を示す回路図であ
る。

【図６】 図５のセレクタ制御回路の動作を示すタイミ
ング図である。

【図７】 図１および図２のＳＤＲＡＭを×８構成に設
定した場合における機能ブロックの構成を示す概略ブロ
ック図である。

【図８】 図１および図２のＳＤＲＡＭを×１６構成に
設定した場合における機能ブロックの構成を示す概略ブ
ロック図である。

【図９】 この発明の実施の形態２によるＳＤＲＡＭの
データ書込系の構成を示すブロック図である。

【図１０】 図９のＳＤＲＡＭのデータ読出系の構成を
示すブロック図である。

【図１１】 図９中のセレクタの具体的な構成を示す回
路図である。

【図１２】 図１０中のセレクタの具体的な構成を示す
回路図である。

【図１３】 図９および図１０のＳＤＲＡＭを×８構成
に設定した場合における機能ブロックの構成を示す概略
ブロック図である。

【図１４】 図９および図１０のＳＤＲＡＭを×１６構
成に設定した場合における機能ブロックの構成を示す概
略ブロック図である。

【図１５】 この発明の実施の形態３によるＳＤＲＡＭ
の全体構成を示すブロック図である。

【図１６】 ＳＤＲＡＭの典型的な動作を示すタイミン
グ図である。

【図１７】 シングルパイプライン方式のＳＤＲＡＭの
典型的な一構成例を示すブロック図である。

【図１８】 ２ビットプリフェッチ方式のＳＤＲＡＭの
典型的な一構成例を示すブロック図である。

【図１９】 ２ビットプリフェッチ方式のＳＤＲＡＭの
典型的な他の構成例を示すブロック図である。

【符号の説明】

１０１，９０１，１５０１ 機能ブロック、１０８ａ，
１０８ｂ メモリセルアレイ、１１１ａ，１１１ｂ セ
ンスアンプ群、１１２，１１３ データ入出力端子、１
１６ａ，１１６ｂ，２０５ａ，２０５ｂ，９０６ａ，９
０６ｂ，１００１ａ，１００１ｂ，１５０３ａ，１５０
３ｂ セレクタ、１１７ａ，１１７ｂ，１１８ａ，１１
８ｂ，１５０７ａ，１５０７ｂ ライト用レジスタ、１
１９ａ，１１９ｂ，１２０ａ，１２０ｂ，１５０８ａ，
１５０８ｂ ライトバッファ、１２１ａ，１２１ｂ，１
２２ａ，１２２ｂ 入出力線対、２０１ａ，２０１ｂ，
２０２ａ，２０２ｂ リードプリアンプ、５００ セレ
クタ制御回路、５０１ モード設定パッド、９０４ 入
力セレクタ、１００４ 出力セレクタ。

Claims (7)

【特許請求の範囲】
1. 【請求項１】 第１および第２のモードを有し、外部ク
   ロック信号に同期して、制御信号、アドレス信号および
   データ信号を含む外部信号を取込む同期型半導体記憶装
   置であって、 第１および第２のデータ入出力端子、 メモリセルアレイ、 前記メモリセルアレイに接続された第１および第２の入
   出力線対、および前記第１のモードでは前記外部クロッ
   ク信号に応答して前記第１および第２の入出力線対を交
   互に選択し、前記第１のデータ入出力端子をその選択し
   た入出力線対に接続するとともに、前記第２のモードで
   は前記第１のデータ入出力端子を前記第１の入出力線対
   に接続しかつ前記第２のデータ入出力端子を前記第２の
   入出力線対に接続する切換手段を備える、同期型半導体
   記憶装置。
2. 【請求項２】 第１および第２のモードを有し、外部ク
   ロック信号に同期して、制御信号、アドレス信号および
   データ信号を含む外部信号を取込む同期型半導体記憶装
   置であって、 第１および第２のデータ入出力端子、 互いに活性化およびプリチャージ動作が独立して実行さ
   れる第１および第２のバンクに分割されたメモリセルア
   レイ、 前記第１のバンクに接続された第１および第２の入出力
   線対、 前記第１および第２の入出力線対にそれぞれ接続され、
   前記第１のバンクに書込むためのデータ信号を格納する
   第１および第２の書込データレジスタ、 前記第１のモードでは前記外部クロック信号に応答して
   前記第１および第２の書込データレジスタを交互に選択
   し、前記第１のデータ入出力端子から与えられたデータ
   信号をその選択した書込データレジスタに与えるととも
   に、前記第２のモードでは前記第１のデータ入出力端子
   から与えられたデータ信号を前記第１の書込データレジ
   スタに与えかつ前記第２のデータ入出力端子から与えら
   れたデータ信号を前記第２の書込データレジスタに与え
   る第１の書込切換手段、 前記第２のバンクに接続された第３および第４の入出力
   線対、 前記第３および第４の入出力線対にそれぞれ接続され、
   前記第２のバンクに書込むためのデータ信号を格納する
   第３および第４の書込データレジスタ、 前記第１のモードでは前記外部クロック信号に応答して
   前記第３および第４の書込データレジスタを交互に選択
   し、前記第１のデータ入出力端子から与えられたデータ
   信号をその選択した書込データレジスタに与えるととも
   に、前記第２のモードでは前記第１のデータ入出力端子
   から与えられたデータ信号を前記第３の書込データレジ
   スタに与えかつ前記第２のデータ入出力端子から与えら
   れたデータ信号を前記第４の書込データレジスタに与え
   る第２の書込切換手段、 前記第１および第２の入出力線対にそれぞれ接続され、
   前記第１のバンクから読出されたデータ信号を格納する
   第１および第２の読出データレジスタ、 前記第１のモードでは前記外部クロック信号に応答して
   前記第１および第２の読出データレジスタを交互に選択
   し、その選択した読出データレジスタに格納されたデー
   タ信号を前記第１のデータ入出力端子に与えるととも
   に、前記第２のモードでは前記第１の読出データレジス
   タに格納されたデータ信号を前記第１のデータ入出力端
   子に与えかつ前記第２の読出データレジスタに格納され
   たデータ信号を前記第２のデータ入出力端子に与える第
   １の読出切換手段、 前記第３および第４の入出力線対にそれぞれ接続され、
   前記第２のバンクから読出されたデータ信号を格納する
   第３および第４の読出データレジスタ、および前記第１
   のモードでは前記外部クロック信号に応答して前記第３
   および第４の読出データレジスタを交互に選択し、その
   選択した読出データレジスタに格納されたデータ信号を
   前記第１のデータ入出力端子に与えるとともに、前記第
   ２のモードでは前記第３の読出データレジスタに格納さ
   れたデータ信号を前記第１のデータ入出力端子に与えか
   つ前記第４の読出データレジスタに格納されたデータ信
   号を前記第２のデータ入出力端子に与える第2 の読出切
   換手段を備える、同期型半導体記憶装置。
3. 【請求項３】 第１および第２のモードを有し、外部ク
   ロック信号に同期して、制御信号、アドレス信号および
   データ信号を含む外部信号を取込む同期型半導体記憶装
   置であって、 第１および第２のデータ入出力端子、 第１および第２のバンクに分割されたメモリセルアレ
   イ、および前記第１のモードでは前記第１のデータ入出
   力端子を前記第１および第２のバンクに接続し、前記第
   ２のモードでは前記第１のデータ入出力端子を前記第１
   のバンクに接続しかつ前記第２のデータ入出力端子を前
   記第２のバンクに接続する切換手段を備える、同期型半
   導体記憶装置。
4. 【請求項４】 前記第１のバンクに接続された第１およ
   び第２の入出力線対、 前記外部クロック信号に応答して前記第１および第２の
   入出力線対を交互に選択する第１の選択手段、 第２のバンクに接続された第３および第４の入出力線
   対、および前記外部クロック信号に応答して前記第３お
   よび第４の入出力線対を交互に選択する第２の選択手段
   をさらに備え、 前記切換手段は、前記第１のモードでは前記第１のデー
   タ入出力端子を前記第１および第２の選択手段に接続す
   るとともに、前記第２のモードでは前記第１のデータ入
   出力端子を前記第１の選択手段に接続しかつ前記第２の
   データ入出力端子を前記第２の選択手段に接続し、 前記第１の選択手段は、前記切換手段によって接続され
   たデータ入出力端子をその選択した入出力線対に接続
   し、 前記第２の選択手段は、前記切換手段によって接続され
   たデータ入出力端子をその選択した入出力線対に接続す
   る、請求項３に記載の同期型半導体記憶装置。
5. 【請求項５】 前記第１および第２のモードが設定可能
   であって、その設定されたモードに応答して前記切換手
   段を制御するモード設定手段をさらに備える、請求項１
   から請求項４のいずれか１項に記載の同期型半導体記憶
   装置。
6. 【請求項６】 第１および第２のモードを有し、外部ク
   ロック信号に同期して、制御信号、アドレス信号および
   データ信号を含む外部信号を取込む同期型半導体記憶装
   置であって、 メモリセルアレイ、 前記メモリセルアレイに接続された第１および第２の入
   出力線対、 前記第１および第２の入出力線対にそれぞれ接続され、
   前記メモリセルアレイからデータ信号を読出す第１およ
   び第２のデータ読出手段、 前記外部クロック信号に応答して前記第１および第２の
   データ読出手段を交互に選択し、その選択したデータ読
   出手段からのデータ信号を外部に出力する選択手段、お
   よび前記第１および第２の入出力線対に接続され、外部
   から入力されたデータ信号を前記メモリセルアレイに書
   込むデータ書込手段を備える、同期型半導体記憶装置。
7. 【請求項７】 前記第１および第２のデータ読出手段の
   各々は、第１の駆動能力で前記メモリセルアレイからの
   データ信号を増幅するセンスアンプを含み、 前記データ書込手段は、前記第１の駆動能力よりも大き
   い第２の駆動能力で前記入力されたデータ信号を増幅す
   るライトバッファを含む、請求項６に記載の同期型半導
   体記憶装置。