KR100510443B1 - 반도체 메모리 장치 - Google Patents

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Abstract

복수의 제 1 내지 제 2 입출력 라인들, 및 각각, 다수의 메모리 셀들을 구비하고, 한 번의 데이터 입출력 동작에 대하여 동시에 상기 다수의 메모리 셀들 중에서 해당되는 두 개의 메모리 셀들로 두 개의 데이터를 상기 복수의 제 1 내지 제 2 입출력 라인들 중에서 해당되는 제 1 내지 제 2 입출력 라인으로부터 기입하거나, 동시에 상기 다수의 메모리 셀들 중에서 해당되는 두 개의 메모리 셀들로부터 두 개의 데이터를 상기 복수의 제 1 내지 제 2 입출력 라인들 중에서 해당되는 제 1 내지 제 2 입출력 라인으로 독출하는 복수의 메모리 어레이 블록들을 구비하는 것을 특징으로 하는 반도체 메모리 장치가 개시되어 있다. 본 발명에 의하면, 해당되는 하나의 메모리 어레이 블록에서 짝수 어드레스에 의해서 지정되는 메모리 셀들과 홀수 어드레스에 의해서 지정되는 메모리 셀들이, 각각 해당되는 이븐 칼럼 선택 라인과 해당되는 오드 칼럼 선택 라인에 의해 제어되어, 각각 해당되는 이븐 입출력 라인과 해당되는 오드 입출력 라인으로 연결되므로, 코딩 및 레이아웃이 간결한 효과를 가진다.

Description

반도체 메모리 장치
본 발명은 반도체 메모리 장치에 관한 것으로서, 특히 2-비트(Bit) 프리 패치(Prefetch) 기능을 가지는 동기식 반도체 메모리 장치에 있어서, 레이아웃 면적을 감소시키면서 2-비트 프리 패치 기능을 포함한 데이터 입출력 동작 방식에 대한 호환성이 있는 입출력 라인 구조를 가지는 반도체 메모리 장치에 관한 것이다.
동기식 반도체 메모리 장치는 일정한 주기를 가지고 동작하는 외부 시스템 클럭에 동기되어 동작하는 반도체 메모리 장치의 한 종류이다. 동기식 메모리 장치는 주변 장치의 전반적인 성능 향상에 따라 고 속도, 고 주파수의 동작능력을 요구하고 있다.
동기식 메모리 장치의 동작이 고 속도화 됨에 따라 종래의 파이프라인(Pipeline) 방식으로 동작하는 내부 회로의 동작이 주파수의 제약을 받게 되었다. 따라서, 2-비트 프리 패치라는 개념에 의한 내부 회로 동작 기능이 도입되고 있다.
2-비트 프리 패치 개념에 의한 내부 회로 동작의 기능은, 동기식 반도체 메모리 장치의 동작 속도의 향상을 위해서, 외부 명령이 인가되면 동기식 메모리 장치의 내부 회로들의 동작을 2 클럭 주기로 활성화시키는 기능이다. 따라서 내부 회로 동작에 있어서, 1 클럭 주기로 활성화되는 것에 비해 시간적 여유가 생기게 되어 외부 클럭 주파수에 의한 제약을 받지 않게 된다. 다시 말하면, 2-비트 프리 패치 방식을 사용하게 되면 대부분의 내부 회로들을 2 클럭 단위로 동작시키게 되고, 데이터 입출력 동작은 외부 클럭에 동기되어 1 클럭 단위로 수행되어 진다. 그러므로 내부 회로의 동작은 2 클럭 단위로 동작하게 됨에 따른 시간적 여유가 생기게 되면서 데이터 입출력은 1 클럭 단위로 수행됨으로 인해, 외부 장치들 간의 인터페이스(Interface) 관점에서 데이터 입출력 속도가 외부 클럭 속도에 대응될 수 있으므로 동기식 메모리 장치의 동작 성능을 향상시킬 수 있게 된다.
동기식 메모리 장치는 기본적으로 버스트 길이(BL: Burst Length)를 가지고 있다. 즉 한 번의 입출력 명령에 의해 한 번의 입출력 동작 신호가 입력되게 되면 이에 따른 데이터 입출력은 버스트 길이(BL) 만큼 수행되게 된다. 예를 들면, 버스트 길이(BL)가 4인 동기식 메모리 장치에 있어서는 한 번의 입출력 명령에 의해 한번의 입출력 동작 신호가 입력되게 되면, 4개의 데이터가 외부 클럭에 동기되어 순차적으로 입출력되게 된다. 이 때, 칼럼 어드레스의 개시 어드레스는 입출력 동작 명령이 입력되는 시점에 인가되어 지며, 인가된 칼럼 어드레스를 개시 어드레스로 하여 외부 클럭에 동기되어 내부적으로 칼럼 어드레스를 순차적으로 증가시켜 해당되는 메모리 셀의 데이터를 입출력시키게 된다. 이러한 입출력 동작 하에서의 칼럼 어드레스의 증가를 이용한 것이 2N 룰이다. 즉 입출력 동작 명령과 함께 인가된 칼럼 어드레스를 Ai(n)이라고 하면 내부 칼럼 어드레스 버퍼에 의하여 CAi(n)이 발생하게 되고, 다음 클럭에 발생하게 되는 내부 칼럼 어드레스는 칼럼 어드레스 증가에 의해 CAi(n+1)가 됨을 알 수 있다 따라서, 입출력 동작 명령이 입력되는 시점에 인가되는 어드레스 CAi(n)과 CAi(n+1)에 해당하는 칼럼 어드레스를 동시에 활성화시킴으로써 다음 클럭에 실행되어야 할 내부 회로의 동작을 1 클럭 앞당겨 실행시킬 수 있게 된다. 그리고 입출력 동작 명령이 인가된 시점에서 2 클럭 후에는 CAi(n+2)와 CAi(n+3)에 해당하는 내부 회로의 동작을 동시에 수행할 수 있게 되므로 인해 실제 내부 회로의 동작은 1 클럭 주기에서 2 클럭 주기로 시간적인 여유가 생기게 되는 것이다.
도 1은 종래의 2 비트 프리 패치 구조를 가지는 반도체 메모리 장치의 개략적인 구성도를 나타내고 있다. 여기서 반도체 메모리 장치는 글로발 입출력 라인 및 로칼 입출력 라인 구조를 가지는 경우에 대하여 고려하고 있다.
도 1을 참조하면, 종래의 2 비트 프리 패치 구조를 가지는 반도체 메모리 장치는 메모리 어레이 블록들(110,120,130,140), 로 디코더(150), 칼럼 디코더(160), 및 글로발 입출력 라인들(GIO_E,GIO_O)을 구비한다.
메모리 어레이 블록들(110,120,130,140)은 각각, 데이터를 저장하기 위한 메모리 셀들 및 그 주변회로들로써 구성되어 있다. 메모리 어레이 블록들(110,120,130,140)을 구성하고 있는 메모리 셀들은 각각, 서로 직렬로 연결되어 있는 하나의 트랜지스터와 하나의 커패시턴스 소자로써 구성되어 있으며, 해당되는 어드레스에 의해서 지정되어 있다. 메모리 어레이 블록들(110,130)은 짝수(Even)의 어드레스에 의해서 지정되어 있는 메모리 셀들로써 구성되어 있고, 메모리 어레이 블록들(120,140)은 홀수(Odd)의 어드레스에 의해서 지정되어 있는 메모리 셀들로써 구성되어 있다.
로 디코더(150)는 로 어드레스 버퍼(Row Address Buffer)(미도시)로부터의 로 어드레스를 입력하여 이에 따라 메모리 어레이 블록들(110,120,130,140) 중에서 해당되는 메모리 어레이 블록들을 선택하고 또한 선택된 메모리 어레이 블록들 내에서 해당되는 워드 라인(미도시)들을 선택하며, 선택된 워드 라인들 상에 로(Row) 구동 전압을 인가한다.
칼럼 디코더(160)는 칼럼 어드레스(Coulmn Address)를 입력하여 이에 따라 칼럼 선택 라인들 중에서 해당되는 칼럼 선택 라인을 선택한다.
글로발 입출력 라인들(GIO_E,GIO_L)은 각각, 메모리 어레이 블록들(110,120,130,140) 중에서 해당되는 메모리 어레이 블록으로부터 데이터를 독출하거나 해당되는 메모리 어레이 블록으로 데이터를 기입하기 위한 데이터 라인들이다. 글로발 입출력 라인(GIO_E)은 메모리 어레이 블록들(110,130)에 대하여 할당되어 있으며, 글로발 입출력 라인(GIO_O)은 메모리 어레이 블록들(120,140)에 대하여 할당되어 있다.
도 2는 도 1에 있어서 메모리 어레이 블록들(110,120,130,140), 및 글로발 입출력 라인들(GIO_E,GIO_O)을 포함한 회로에 있어서 2-비트 프리 패치의 기능을 설명하기 위한 부분의 더욱 상세한 블록도이다.
도 2를 참조하면, 도 1에 있어서 메모리 어레이 블록들(110,120,130,140), 및 글로발 입출력 라인들(GIO_E,GIO_O)을 포함한 회로에 있어서 2-비트 프리 패치의 기능을 설명하기 위한 부분의 회로는 메모리 어레이 블록들(110,120,130,140), 글로발 입출력 라인들(GIO_E,GIO_O), 데이터 라인들(BL1,BLB1,BL2,BLB2), 센싱 증폭부들(116,126), 칼럼 선택 라인들(CSL_E,CSL_O), 칼럼 선택 라인 게이트들(117,127), 로칼 입출력 라인(LIO), 서브 워드라인 구동부들(117,137), 및 멀티플렉서들(119,129)을 구비한다.
서브 워드 라인 구동부들(117,137)은 로 디코더(150)와 함께 작용하여 로 어드레스 버퍼(Row Address Buffer)(미도시)로부터의 로 어드레스를 입력하여 이에 따라 메모리 어레이 블록들(110,120,130,140) 중에서 해당되는 메모리 어레이 블록들을 선택하고 또한 선택된 메모리 어레이 블록들 내에서 해당되는 워드 라인(미도시)들을 선택하며, 선택된 워드 라인들 상에 로(Row) 구동 전압을 인가한다.
데이터 라인들(BL1,BLB1)은 메모리 어레이 블록(110)을 구성하고 있는 메모리 셀들 중에서 해당되는 메모리 셀에 비트 라인(BL) 및 반전 비트 라인(/BL)으로 작용한다. 즉 정보의 독출을 위하여 선택되는 메모리 셀이 데이터 라인(BL1)에 연결되어 있으면, 데이터 라인(BL1)이 비트 라인(BL)이 되고 데이터 라인(BLB1)은 반전 비트 라인(/BL)이 된다. 그리고 정보의 독출을 위하여 선택되는 메모리 셀이 데이터 라인(BLB1)에 연결되어 있으면, 데이터 라인(BLB1)이 비트 라인(BL)이 되고 데이터 라인(BL1)은 반전 비트 라인(/BL)이 된다.
데이터 라인들(BL2,BLB2)은 메모리 어레이 블록(120)을 구성하고 있는 메모리 셀들 중에서 해당되는 메모리 셀에 비트 라인(BL) 및 반전 비트 라인(/BL)으로 작용한다. 즉 정보의 독출을 위하여 선택되는 메모리 셀이 데이터 라인(BL2)에 연결되어 있으면, 데이터 라인(BL2)이 비트 라인(BL)이 되고 데이터 라인(BLB2)은 반전 비트 라인(/BL)이 된다. 그리고 정보의 독출을 위하여 선택되는 메모리 셀이 데이터 라인(BLB2)에 연결되어 있으면, 데이터 라인(BLB2)이 비트 라인(BL)이 되고 데이터 라인(BL2)은 반전 비트 라인(/BL)이 된다.
센싱 증폭부(116)는 센싱 제어 신호(미도시)에 의해서 제어되어, 데이터 라인들(BL1,BLB1)의 레벨 차이를 감지하여 증폭시킨다.
센싱 증폭부(126)는 센싱 제어 신호(미도시)에 의해서 제어되어, 데이터 라인들(BL2,BLB2)의 레벨 차이를 감지하여 증폭시킨다.
칼럼 선택 라인들(CSL_E,CSL_O)은 각각, 칼럼 디코더(160)에 입력되는 칼럼 어드레스에 따라 액티브 되어 해당되는 센싱 증폭부들(116,126) 중에서 해당되는 센싱 증폭부의 신호를 로칼 입출력 라인으로 전송시킨다.
칼럼 선택 라인 게이트(117)는 칼럼 선택 라인(CSL_E)에 인가되는 신호에 의해 제어되어 센싱 증폭부(116)로부터 출력되는 신호를 로칼 입출력 라인(LIO)으로 전송한다.
칼럼 선택 라인 게이트(117)는 로칼 입출력 라인(LIO)과 센싱 증폭부(116)의 출력 단자 사이에 접속되어 있으며 칼럼 선택 라인(CSL_E)에 의해 게이팅 되어 있는 NMOS 트랜지스터로써 구성되어 있다.
칼럼 선택 라인 게이트(127)는 칼럼 선택 라인(CSL_O)에 인가되는 신호에 의해 제어되어 센싱 증폭부(126)로부터 출력되는 신호를 로칼 입출력 라인(LIO)으로 전송한다.
칼럼 선택 라인 게이트(127)는 로칼 입출력 라인(LIO)과 센싱 증폭부(126)의 출력 단자 사이에 접속되어 있으며 칼럼 선택 라인(CSL_O)에 의해 게이팅 되어 있는 NMOS 트랜지스터로써 구성되어 있다.
멀티플렉서(119)는 메모리 어레이 블록(110)으로부터 로칼 입출력 라인(LIO)에 의해 전송되어 지는 데이터를 멀티플렉싱하여 글로발 입출력 라인(GLO_E)으로 전송한다.
멀티플렉서(129)는 메모리 어레이 블록(120)으로부터 로칼 입출력 라인(LIO)에 의해 전송되어 지는 데이터를 멀티플렉싱하여 글로발 입출력 라인(GLO_O)으로 전송한다.
도 1과 도 2를 참조하여 종래의 반도체 메모리 장치, 특히 동기식 반도체 메모리 장치에 있어서의 2-비트 프리 패치 방식을 위한 입출력 회로의 구조를 설명하면 아래와 같다.
로 디코더(150)는 로 어드레스 버퍼(Row Address Buffer)(미도시)로부터의 로 어드레스를 입력하여 이에 따라 메모리 어레이 블록들(110,120,130,140) 중에서 해당되는 메모리 어레이 블록들을 선택하고 또한 선택된 메모리 어레이 블록들 내에서 해당되는 워드 라인(미도시)들을 선택하며, 선택된 워드 라인들 상에 로(Row) 구동 전압을 인가한다. 여기서 2-비트 프리 패치를 위하여 입력되는 어드레스에 따라 메모리 어레이 블록들(110,120)이 동시에 선택되거나, 메모리 어레이 블록들(130,140)이 동시에 선택되어 진다. 예를 들어, 메모리 어레이 블록들(110,120)이 동시에 선택이 되는 경우, 선택된 워드 라인에 의해 인에이블 되는 메모리 셀들은 각각, 데이터 라인들(BL1,BLB1,BL2,BLB2) 중에서 해당되는 데이터 라인으로 정보를 전송한다. 데이터 라인들(BL1,BLB1,BL2,BLB2)에 전송되어 진 데이터는 비트 라인 센싱 증폭부들(116,126) 중에서 해당되는 센싱 증폭부에 의해서 증폭되어 진다. 여기서 칼럼 디코더(160)를 통하여 칼럼 선택 라인들(CSL_E,CSL_O)이 인에이블 되어 각각, 센싱 증폭부들(116,126) 중에서 해당되는 센싱 증폭부에 전송되어 증폭된 데이터를 로칼 입출력 라인(LIO)으로 전송한다. 여기서 칼럼 선택 라인(CSL_E)은 메모리 어레이 블록(110)을 구성하고 있는 짝수 어드레스에 의해 지정되어 있는 메모리 셀들의 데이터를 로칼 입출력 라인(LIO)으로 전송한다. 그리고, 칼럼 선택 라인(CSL_O)은 메모리 어레이 블록(120)을 구성하고 있는 홀수 어드레스에 의해 지정되어 있는 메모리 셀들의 데이터를 로칼 입출력 라인(LIO)으로 전송한다. 로칼 입출력 라인(LIO)에 전송되어 진 데이터는 멀티플렉서들(119,129)을 통하여 글로발 입출력 라인들(GIO_E,GIO_O)로 전달되고, 이들은 다시 입출력 버퍼 회로(미도시)를 통하여 외부로 전달된다. 여기서, 글로발 입출력 라인(GIO_E)은 짝수 어드레스에 의해 지정되어 있는 메모리 셀들로써 구성되어 있는 메모리 어레이 블록(110)으로부터 데이터를 출력하기 위한 것이고, 글로발 입출력 라인(GIO_O)은 홀수 어드레스에 의해 지정되어 있는 메모리 셀들로써 구성되어 있는 메모리 어레이 블록(120)으로부터 데이터를 출력하기 위한 것이다.
이와 같이, 종래의 반도체 메모리 장치는 짝수의 어드레스들에 의하여 지정되어 있는 메모리 어레이 블록들(110,130)과 홀수의 어드레스들에 의하여 지정되어 있는 메모리 어레이 블록들(120,140)을 구비한다. 그리고, 글로발 입출력 라인(GIO_E)이 메모리 어레이 블록들(110,130)에 대하여 할당되어 있고, 글로발 입출력 라인(GIO_O)이 메모리 어레이 블록들(120,140)에 대하여 할당되어 있다. 그러므로, 한 번의 입출력 명령에 대하여 칼럼 선택 라인들(CSL_E,CSL_O)과 글로발 입출력 라인들(GIO_E,GIO_O)을 통하여 인접한 메모리 어레이 블록들, 예컨대 메모리 어레이 블록들(110,120)로부터 각각 하나의 데이터가 동시에 입출력되어 2-비트 프리 패치 기능을 수행하게 된다.
그러나, 이러한 종래의 반도체 메모리 장치는 2-비트 프리 패치 기능을 가지기 위하여 로칼 입출력 라인(LIO)과 글로발 입출력 라인들(GIO_E,GIO_O) 사이에 멀티플렉서들(119,129)을 더 구비하여야 하므로 레이 아웃 면적이 증가하고 칩회로의 성능이 저하되는 문제가 생긴다. 특히 많은 수의 입출력 라인을 동시에 뽑아 내는 경우에 로칼 입출력 라인의 수를 많이 늘리지 않고도 많은 수의 글로발 입출력 라인을 제공하는 것이 가능하지만, 칩의 어레이 액티베이션이 크게 되는 경우에는 상대적으로 글로발 입출력 라인이 가지는 장점이 상쇄될 수도 있다.
따라서 본 발명의 목적은 2-비트 프리 패치 기능을 가지는 반도체 메모리 장치에 있어서 레이아웃 면적을 감소시키면서 2-비트 프리 패치 기능을 포함한 데이터 입출력 동작 방식에 대한 호환성이 있는 입출력 라인 구조를 가지는 반도체 메모리 장치를 제공하는 데 있다.
상기 목적을 달성하기 위하여 본 발명에 의한 반도체 메모리 장치는,
복수의 제 1 내지 제 2 입출력 라인들; 및
각각, 다수의 메모리 셀들을 구비하고, 한 번의 데이터 입출력 동작에 대하여 동시에 상기 다수의 메모리 셀들 중에서 해당되는 두 개의 메모리 셀들로 두 개의 데이터를 상기 복수의 제 1 내지 제 2 입출력 라인들 중에서 해당되는 제 1 내지 제 2 입출력 라인으로부터 기입하거나, 동시에 상기 다수의 메모리 셀들 중에서 해당되는 두 개의 메모리 셀들로부터 두 개의 데이터를 상기 복수의 제 1 내지 제 2 입출력 라인들 중에서 해당되는 제 1 내지 제 2 입출력 라인으로 독출하는 복수의 메모리 어레이 블록들을 구비하는 것을 특징으로 한다.
이어서, 첨부한 도면들을 참조하여 본 발명의 실시예들에 대하여 자세히 설명하기로 한다.
도 3은 본 발명의 실시예에 따른 반도체 메모리 장치의 블록도를 나타내고 있다.
도 3을 참조하면, 본 발명의 실시예에 따른 반도체 메모리 장치는 메모리 어레이 블록(310), 서브 워드 라인 구동부들(320,330), 칼럼 선택 라인들(CSL_E,CSL_O), 데이터 라인들(BL1,BL2,/BL1,/BL2), 비트 라인 센싱 증폭부들(340,350), 칼럼 선택 라인 게이트들(360,370), 및 입출력 라인들(IO_E,IO_O)을 구비한다.
메모리 어레이 블록(310)은 데이터를 저장하기 위한 메모리 셀들로써 구성되어 있다. 메모리 어레이 블록(310)을 구성하고 있는 메모리 셀들은 각각, 서로 직렬로 연결되어 있는 하나의 트랜지스터와 하나의 커패시턴스 소자로써 구성되어 있으며, 해당되는 어드레스에 의해서 지정되어 있다.
서브 워드 라인 구동부들(320,330)은 로 디코더(미도시)와 함께 작용하여 로 어드레스 버퍼(Row Address Buffer)(미도시)로부터의 로 어드레스를 입력하여 이에 따라 메모리 어레이 블록(310) 내에서 해당되는 워드 라인(WL)들을 선택하며, 선택된 워드 라인들 상에 로(Row) 구동 전압을 인가한다.
데이터 라인들(BL1,/BL1)은 메모리 어레이 블록(310)을 구성하고 있는 메모리 셀들 중에서 짝수 어드레스에 의해서 지정되어 있는 메모리 셀들에 비트 라인(BL) 및 반전 비트 라인(/BL)으로 작용한다. 즉 정보의 독출을 위하여 선택되는 메모리 셀이 데이터 라인(BL1)에 연결되어 있으면, 데이터 라인(BL1)이 비트 라인(BL)이 되고 데이터 라인(/BL1)은 반전 비트 라인(/BL)이 된다. 그리고 정보의 독출을 위하여 선택되는 메모리 셀이 데이터 라인(/BL1)에 연결되어 있으면, 데이터 라인(/BL1)이 비트 라인(BL)이 되고 데이터 라인(BL1)은 반전 비트 라인(/BL)이 된다.
데이터 라인들(BL2,/BL2)은 메모리 어레이 블록(310)을 구성하고 있는 메모리 셀들 중에서 홀수의 어드레스에 의해서 지정되어 있는 메모리 셀들에 비트 라인(BL) 및 반전 비트 라인(/BL)으로 작용한다. 즉 정보의 독출을 위하여 선택되는 메모리 셀이 데이터 라인(BL2)에 연결되어 있으면, 데이터 라인(BL2)이 비트 라인(BL)이 되고 데이터 라인(/BL2)은 반전 비트 라인(/BL)이 된다. 그리고 정보의 독출을 위하여 선택되는 메모리 셀이 데이터 라인(/BL2)에 연결되어 있으면, 데이터 라인(/EL2)이 비트 라인(BL)이 되고 데이터 라인(BL2)은 반전 비트 라인(/BL)이 된다.
비트 라인 센싱 증폭부(340)는 센싱 제어 신호(미도시)에 의해서 제어되어, 데이터 라인들(BL1,/BL1)의 레벨 차이를 감지하여 증폭시킨다.
센싱 증폭부(350)는 센싱 제어 신호(미도시)에 의해서 제어되어, 데이터 라인들(BL2,/BL2)의 레벨 차이를 감지하여 증폭시킨다.
칼럼 선택 라인들(CSL_E,CSL_O)은 각각, 칼럼 디코더(미도시)에 입력되는 칼럼 어드레스에 따라 액티브 되어 해당되는 비트 라인 센싱 증폭부들(340,350) 중에서 해당되는 비트 라인 센싱 증폭부의 신호를 입출력 라인들(IO_E,IO_O) 중에서 해당되는 입출력 라인으로 전송시킨다. 즉, 칼럼 선택 라인(CSL_E)은 칼럼 디코더(미도시)에 입력되는 칼럼 어드레스에 따라 액티브 되어 비트 라인 센싱 증폭부(340)의 신호를 입출력 라인(IO_E)으로 전송시킨다. 그리고 칼럼 선택 라인(CSL_O)은 칼럼 디코더(미도시)에 입력되는 칼럼 어드레스에 따라 액티브 되어 비트 라인 센싱 증폭부(350)의 신호를 입출력 라인(IO_O)으로 전송시킨다.
칼럼 선택 라인 게이트(360)는 칼럼 선택 라인(CSL_E)에 인가되는 신호에 의해 제어되어 비트 라인 센싱 증폭부(340)로부터 출력되는 신호를 입출력 라인(IO_E)으로 전송한다.
입출력 라인들(IO_E,IO_L)은 각각, 메모리 어레이 블록(310)을 구성하고 있는 메모리 셀들 중에서 해당되는 메모리 셀로부터 데이터를 독출하거나 해당되는 메모리 어레이 블록으로 데이터를 기입하기 위한 데이터 라인들이다. 입출력 라인(IO_E)은 메모리 어레이 블록(310)을 구성하고 있는 메모리 셀들 중에서 짝수의 어드레스에 의해서 지정되어 있는 메모리 셀들로부터 데이터를 독출하거나 해당되는 메모리 어레이 블록으로 데이터를 기입하기 위한 데이터 라인이다. 입출력 라인(IO_O)은 메모리 어레이 블록(310)을 구성하고 있는 메모리 셀들 중에서 홀수의 어드레스에 의해서 지정되어 있는 메모리 셀들로부터 데이터를 독출하거나 해당되는 메모리 어레이 블록으로 데이터를 기입하기 위한 데이터 라인이다.
칼럼 선택 라인 게이트(360)는 로칼 입출력 라인(IO_E)과 비트 라인 센싱 증폭부(340)의 출력 단자 사이에 접속되어 있으며 칼럼 선택 라인(CSL_E)에 의해 게이팅 되어 있는 NMOS 트랜지스터로써 구성되어 있다.
칼럼 선택 라인 게이트(370)는 칼럼 선택 라인(CSL_O)에 인가되는 신호에 의해 제어되어 비트 라인 센싱 증폭부(350)로부터 출력되는 신호를 입출력 라인(IO_O)으로 전송한다.
칼럼 선택 라인 게이트(370)는 입출력 라인(IO_O)과 비트 라인 센싱 증폭부(350)의 출력 단자 사이에 접속되어 있으며 칼럼 선택 라인(CSL_O)에 의해 게이팅 되어 있는 NMOS 트랜지스터로써 구성되어 있다.
도 3을 참조하며 본 발명의 실시예에 따른 반도체 메모리 장치의 2-비트 프리 패치 동작을 설명하면 아래와 같다.
로 디코더(미도시)와 서브 워드 라인 구동부들(320,330)은 로 어드레스 버퍼(Row Address Buffer)(미도시)로부터의 로 어드레스를 입력하여 이에 따라 메모리 어레이 블록(310) 내에서 해당되는 워드 라인(WL)들을 선택하며, 선택된 워드 라인들 상에 로(Row) 구동 전압을 인가한다. 선택된 워드 라인에 의해 인에이블 되는 메모리 셀들은 각각, 차지 쉐어링 동작을 통하여 데이터 라인들(BL1,BLB1,BL2,BLB2) 중에서 해당되는 데이터 라인으로 정보를 전송한다. 데이터 라인들(BL1,BLB1,BL2,BLB2)에 전송되어 진 데이터는 비트 라인 센싱 증폭부들(340,350) 중에서 해당되는 센싱 증폭부에 의해서 증폭되어 진다. 여기서 칼럼 디코더(미도시)를 통하여 칼럼 선택 라인들(CSL_E,CSL_O)이 인에이블 되어 각각, 비트 라인 센싱 증폭부들(340,350) 중에서 해당되는 비트 라인 센싱 증폭부에 전송되어 증폭된 데이터를 입출력 라인들(LIO_E,IO_O) 중에서 해당되는 입출력 라인으로 전송한다. 여기서 칼럼 선택 라인(CSL_E)은 메모리 어레이 블록(310)을 구성하고 있는 짝수 어드레스에 의해 지정되어 있는 메모리 셀들의 데이터를 입출력 라인(IO_E)으로 전송한다. 그리고, 칼럼 선택 라인(CSL_O)은 메모리 어레이 블록(310)을 구성하고 있는 홀수 어드레스에 의해 지정되어 있는 메모리 셀들의 데이터를 입출력 라인(IO_O)으로 전송한다.
이와 같이, 본 발명의 실시예에 따른 반도체 메모리 장치는 2-비트 프리 패치 기능을 수행하기 위하여, 한 번의 데이터 입출력 동작에 대하여 입력된 짝수/홀수의 어드레스에 대하여 메모리 어레이 블록(310) 내에서 입력된 짝수/홀수의 어드레스에 의하여 지정되어 있는 메모리 셀로부터 데이터를 독출하여 입출력 라인(IO_E/O)으로 전송시키고, 또한 동시에 메모리 어레이 블록(310) 내에서 입력된 짝수/홀수의 어드레스와 인접한 홀수/짝수의 어드레스에 의하여 지정되어 있는 메모리 셀로부터 데이터를 독출하여 입출력 라인(IO_O/E)으로 데이터를 전송시킨다. 즉, 한 번의 입출력 동작에 대하여 2 개의 칼럼 선택 라인들(CSL_E,CSL_O)이 비트 라인 센싱 증폭부들(340,350)의 데이터를 동시에 입출력 라인들(IO_E,IO_O)로 전송시킨다. 그러므로, 본 발명의 실시예에 따른 반도체 메모리 장치는 서브 워드 라인 구동부들(320,330)과 비트 라인 센싱 증폭부들(340,350)에 의해 정의되는 메모리 어레이 블록(310)에서 짝수의 어드레스에 의해 지정되어 있는 메모리 셀의 데이터와 홀수의 어드레스에 의해 지정되어 있는 메모리 셀의 데이터가 칼럼 선택 라인들(CSL_E,CSL_O)을 통하여 모두 출력한다. 일반적으로 메모리 어레이 블록(310)은 짝수의 어드레스에 의해 지정되어 있는 메모리 셀들과 홀수의 어드레스에 의해 지정되어 있는 메모리 셀들이 인접하여 위치하고 있고, 또한 입출력 라인들 사이의 멀티플렉싱 수단을 따로 필요로 하지 않으므로, 본 발명의 실시예에 따른 반도체 장치는 코딩(Coding) 및 레이 아웃(Layout)이 간결한 장점을 가진다.
도 4는 본 발명의 다른 실시예에 따른 반도체 메모리 장치의 블록도를 나타내고 있다.
도 4를 참조하면, 본 발명의 다른 실시예에 따른 반도체 메모리 장치는 메모리 어레이 블록들(402 내지 410), 멀티플렉서들(412,414), 입출력 센싱 증폭 및 구동부들(422 내지 430), 입출력 버스들(IO01,IO23,IO45,IO67), 및 데이터 버스들(DIO01,DIO23,DIO45,DIO67)을 구비한다.
메모리 어레이 블록들(402 내지 410)은 각각, 데이터를 저장하기 위한 메모리 셀들 및 그 주변회로들로써 구성되어 있다.
입출력 버스들(IO01,IO23,IO45,IO67)은 각각, 두 개의 이븐 입출력 라인들과 두 개의 오드 입출력 라인들로써 구성되어 있다. 즉, 입출력 버스(IO01)는 이븐 입출력 라인들(IO0E,IO1E)과 오드 입출력 라인들(IO0O,IO1O)로써 구성되어 있으며, 입출력 버스(IO23)는 이븐 입출력 라인들(IO2E,IO3E)과 오드 입출력 라인들(IO2O,IO3O)로써 구성되어 있으며, 입출력 버스(IO45)는 이븐 입출력 라인들(IO4E,IO5E)과 오드 입출력 라인들(IO4O,IO5O)로써 구성되어 있으며, 입출력 버스(IO67)는 이븐 입출력 라인들(IO6E,IO7E)과 오드 입출력 라인들(IO6O,IO7O)로써 구성되어 있다.
입출력 버스들(IO01,IO23,IO45,IO67)은 메모리 어레이 블록들(402 내지 410) 사이에 순차적으로 반복하여 배치되어 있으며, 각각 인접한 메모리 어레이 블록들에 공유되어 있다. 즉, 입출력 버스(IO23)는 메모리 어레이 블록들(402,404)에 의해서 공유되어 있으며, 입출력 버스(IO45)는 메모리 어레이 블록들(404,406)에 의해서 공유되어 있으며, 입출력 버스(IO67)는 메모리 어레이 블록들(406,408)에 의해서 공유되어 있다.
멀티플렉서(412)는 블록 선택 신호(BLSi)에 의해서 제어되어, 메모리 어레이 블록(402)이 선택되어 지는 경우와 메모리 어레이 블록(408)이 선택되어 지는 경우에 대하여 해당되는 입출력 버스(IO01)를 멀티플렉싱 한다.
멀티플렉서(414)는 멀티플렉서(412)와 마찬가지로 블록 선택 신호(BLSi)에 의해서 제어되어, 메모리 어레이 블록(410)이 선택되어 지는 경우와 미도시한 다른 해당되는 메모리 어레이 블록이 선택되어 지는 경우에 대하여 해당되는 입출력 버스(IO01)를 멀티플렉싱한다.
입출력 센싱 증폭 및 구동부들(422 내지 430)은 각각, 멀티플렉서들(412,414)로부터 출력되는 입출력 버스(IO01)와 입출력 버스들(IO23,IO45,IO67) 중에서 해당되는 입출력 버스를 구성하고 있는 이븐/오드 입출력 라인들의 신호를 센싱 증폭하여 데이터 버스들(DIO01,DIO23,DIO45,DIO67) 중에서 해당되는 데이터 버스로 전송하거나, 데이터 버스들(DIO01,DIO23,DIO45,DIO67) 중에서 해당되는 데이터 버스로부터 전송되는 데이터를 입력하여 이를 구동하여 입출력 버스들(IO01,IO23,IO45,IO67) 중에서 해당되는 입출력 버스로 출력한다.
도 5는 도 4에 있어서, 메모리 어레이 블록(402)과 입출력 버스(IO01,IO23) 부분의 배치에 따른 회로를 나타내고 있다.
도 5를 참조하면, 도 4에 있어서, 메모리 어레이 블록(402)과 입출력 버스(IO01,IO23) 부분의 배치에 따른 회로는 워드 라인(WL), 이븐 칼럼 선택 라인들(CSL_E,CSL_E1), 오드 칼럼 선택 라인들(CSL_O,CSL_O1), 데이터 라인쌍들(BLS), 칼럼 선택 라인 게이트들(CSG), 이븐 입출력 라인들(IO0E 내지 IO3E), 및 오드 입출력 라인들(IO0O 내지 IO3O)을 구비한다.
메모리 어레이 블록(402)은 데이터를 저장하기 위한 메모리 셀들로써 구성되어 있다. 메모리 어레이 블록(402)을 구성하고 있는 메모리 셀들은 각각, 서로 직렬로 연결되어 있는 하나의 트랜지스터와 하나의 커패시턴스 소자로써 구성되어 있으며, 해당되는 어드레스에 의해서 지정되어 있다. 메모리 어레이 블록(402)은 각각, 짝수의 어드레스에 의해서 지정되는 메모리 셀들로써 구성되는 이븐 서브 어레이 블록들(B0E,B1E)과, 각각, 홀수의 어드레스에 의해서 지정되는 메모리 셀들로써 구성되는 오드 서브 어레이 블록들(B0O,B1O)이 교차적으로 인접하여 위치하고 있다.
로 디코더(미도시)는 로 어드레스 버퍼(Row Address Buffer)(미도시)로부터의 로 어드레스를 입력하여 이에 따라 메모리 어레이 블록(402) 내에서 해당되는 워드 라인(WL)들을 선택하며, 선택된 워드 라인들 상에 로(Row) 구동 전압을 인가한다.
데이터 라인쌍들(BLS)은 각각 비트 라인(BL)과 반전 비트 라인(/BL)으로 구성되어 있다. 비트 라인(BL)은 정보의 독출/기입을 위하여 해당되는 워드 라인(WL)을 통하여 선택되는 메모리 셀들이 연결되어 있으며, 해당되는 메모리 셀의 정보를 차아지 쉐어링(Charge Sharing) 동작을 통하여 독출/기입한다.
칼럼 선택 라인 게이트들(CSG)은 이븐 칼럼 선택 라인 게이트들과 오드 칼럼 선택 라인 게이트들로써 구성되어 있다.
이븐 칼럼 선택 라인 게이트들은 각각, 이븐 서브 어레이 블록들(B0E,B1E)을 구성하고 있는 메모리 셀에 연결되어 있는 비트 라인쌍을 이븐 입출력 라인들(IO0E,IO1E,IO2E,IO3E) 중에서 해당되는 이븐 입출력 라인들로 전송한다.
오드 칼럼 선택 라인 게이트들은 각각, 오드 서브 어레이 블록들(B0O,B1O)을 구성하고 있는 메모리 셀들에 연결되어 있는 비트 라인쌍을 오드 입출력 라인들(IO0O,IO1O,IO2O,IO3O) 중에서 해당되는 오드 입출력 라인들로 전송한다.
이븐 칼럼 선택 라인들(CSL_E,CSL_E1)은 각각, 이븐 칼럼 선택 라인 게이트들 중에서 해당되는 이븐 칼럼 선택 라인 게이트를 인에이블 시키기 위한 것이다.
오드 칼럼 선택 라인들(CSL_O,CSL_O1)은 각각, 오드 칼럼 선택 라인 게이트들 중에서 해당되는 오드 칼럼 선택 라인 게이트를 인에이블 시키기 위한 것이다.
도 4와 도 5를 참조하여 본 발명의 다른 실시예에 따른 반도체 메모리 장치의 2-비트 프리 패치 동작에 대하여 설명하면 아래와 같다.
로 디코더(미도시)는 로 어드레스 버퍼(Row Address Buffer)(미도시)로부터의 로 어드레스를 입력하여 이에 따라 메모리 어레이 블록(402) 내에서 해당되는 워드 라인(WL)들을 선택하며, 선택된 워드 라인들 상에 로(Row) 구동 전압을 인가한다. 선택된 워드 라인에 의해 인에이블 되는 메모리 셀들은 각각, 차지 쉐어링 동작을 통하여 비트 라인쌍들(BL) 중에서 해당되는 비트 라인쌍으로 정보를 전송한다. 비트 라인쌍들(BL)에 전송되어 진 데이터는 비트 라인 센싱 증폭부들(미도시) 중에서 해당되는 센싱 증폭부에 의해서 증폭되어 진다. 여기서 칼럼 디코더(미도시)를 통하여 이븐 칼럼 선택 라인들(CSL_E,CSL_E1) 중에서 해당되는 이븐 칼럼 선택 라인과 오드 칼럼 선택 라인들(CSL_O,CSL_O1) 중에서 해당되는 오드 칼럼 선택 라인이 인에이블 되어 각각, 비트 라인 센싱 증폭부들(미도시) 중에서 해당되는 비트 라인 센싱 증폭부에 전송되어 증폭된 데이터를 이븐 입출력 라인들(IO0E,IO1E,IO2E,IO3E) 중에서 해당되는 이븐 입출력 라인과 오드 입출력 라인들(IO0O,IO1O,IO2O,IO3O) 중에서 해당되는 오드 입출력 라인으로 전송한다. 이븐 입출력 라인들(IO0E,IO1E,IO2E,IO3E) 중에서 해당되는 이븐 입출력 라인과 오드 입출력 라인들(IO0O,IO1O,IO2O,IO3O) 중에서 해당되는 오드 입출력 라인으로 전송되는 데이터는 입출력 센싱 증폭 및 구동부들(422 내지 430) 중에서 해당되는 입출력 센싱 증폭 및 구동부를 통하여 데이터 버스들(DIO01,DIO23,DIO45,DIO67) 중에서 해당되는 데이터 버스로 전송한다.
이와 같이, 본 발명의 다른 실시예에 따른 반도체 메모리 장치는 2-비트 프리 패치 기능을 수행하기 위하여, 한 번의 데이터 입출력 동작에 대하여 입력된 짝수/홀수의 어드레스에 대하여 해당된 메모리 어레이 블록 내에서 입력된 짝수/홀수의 어드레스에 의하여 지정되어 있는 메모리 셀로부터 데이터를 독출하여 해당되는 이븐/오드 입출력 라인으로 전송시키고, 또한 동시에 해당되는 메모리 어레이 블록 내에서 입력된 짝수/홀수의 어드레스와 인접한 홀수/짝수의 어드레스에 의하여 지정되어 있는 메모리 셀로부터 데이터를 독출하여 해당되는 이븐/오드 입출력 라인으로 데이터를 전송시킨다. 그리고, 하나의 메모리 어레이 블록 내에서 이븐 서브 어레이 블록들(B0E,B1E)과 오드 서브 어레이 블록들(B0O,B1O)이 교대로 인접하여 위치하고 있으므로, 입출력 버스들(IO01,IO23,IO45,IO67) 은 이븐 입출력 라인과 오드 입출력 라인을 모두 포함하도록 구성되어 있다. 따라서, 입출력 버스들(IO01,IO23,IO45,IO67)과 입출력 센싱 증폭 및 구동부들 사이의 멀티플렉싱 수단이 입출력 버스들(IO01,IO23,IO45,IO67) 중에서 한 입출력 버스(IO01) 사이의 멀티플렉싱 수단들만을 필요로 한다. 따라서, 종래의 기술에 비하여 코딩(Coding) 및 레이아웃(Layout)이 간결한 장점을 가진다.
도 6은 본 발명의 또 다른 실시예에 따른 반도체 메모리 장치의 블록도를 나타내고 있다.
도 6을 참조하면, 본 발명의 또 다른 실시예에 따른 반도체 메모리 장치는 메모리 어레이 블록들(602 내지 610), 멀티플렉서들(612,614,616), 입출력 센싱 증폭 및 구동부들(622 내지 630), 입출력 버스들(IOE03,IOE47,IOO03,IOO47), 및 데이터 버스들(DIOE03,DIOE47,DIOO03,DIOO47)을 구비한다.
메모리 어레이 블록들(602 내지 610)은 각각, 데이터를 저장하기 위한 메모리 셀들 및 그 주변회로들로써 구성되어 있다.
입출력 버스들(IOE13,IOE47)은 각각, 네 개의 이븐 입출력 라인들로써 구성되어 있다. 즉, 입출력 버스(IOE13)는 이븐 입출력 라인들(IO0E,IO1E,IO2E,IO3E)로써 구성되어 있으며, 입출력 버스(IOE47)는 이븐 입출력 라인들(IO4E,IO5E,IO6E,IO7E)로써 구성되어 있다.
입출력 버스들(IOO13,IOO47)은 각각, 네 개의 이븐 입출력 라인들로써 구성되어 있다. 즉, 입출력 버스(IOO13)는 이븐 입출력 라인들(IO0O,IO1O,IO2O,IO3O)로써 구성되어 있으며, 입출력 버스(IOO47)는 이븐 입출력 라인들(IO4O,IO5O,IO6O,IO7O)로써 구성되어 있다.
입출력 버스들(IOE03,IOE47,IOO03,IOO47)은 메모리 어레이 블록들(602 내지 610) 사이에 순차적으로 반복하여 배치되어 있으며, 각각 인접한 메모리 어레이 블록들에 공유되어 있다. 즉, 입출력 버스(IOO03)는 메모리 어레이 블록들(602,604)에 의해서 공유되어 있으며, 입출력 버스(IOE47)는 메모리 어레이 블록들(604,606)에 의해서 공유되어 있으며, 입출력 버스(IOO47)는 메모리 어레이 블록들(606,608)에 의해서 공유되어 있다.
멀티플렉서(612)는 블록 선택 신호(BLSi)에 의해서 제어되어, 메모리 어레이 블록(602)이 선택되어 지는 경우와 메모리 어레이 블록(604)이 선택되어 지는 경우에 대하여 해당되는 입출력 버스를 멀티플렉싱한다.
멀티플렉서(614)는 블록 선택 신호(BLSi)에 의해서 제어되어, 메모리 어레이 블록(606)이 선택되어 지는 경우와 메모리 어레이 블록(608)이 선택되어 지는 경우에 대하여 해당되는 입출력 버스를 멀티플렉싱한다.
멀티플렉서(616)는 멀티플렉서(612)와 마찬가지로 블록 선택 신호(BLSi)에 의해서 제어되어, 메모리 어레이 블록(610)이 선택되어 지는 경우와 미도시한 다른 해당되는 메모리 어레이 블록이 선택되어 지는 경우에 대하여 해당되는 입출력 버스를 멀티플렉싱한다.
입출력 센싱 증폭 및 구동부들(622 내지 630)은 각각, 입출력 버스들(IOE03,IOE47,IOO03,IOO47) 중에서 해당되는 입출력 버스를 구성하고 있는 입출력 라인들의 신호를 센싱 증폭하여 데이터 버스들(DIOE03,DIOE47,DIOO03,DIOO47) 중에서 해당되는 데이터 버스로 전송하거나, 데이터 버스들(DIOE03,DIOE47,DIOO03,DIOO47) 중에서 해당되는 데이터 버스로부터 전송되는 데이터를 입력하여 이를 구동하여 입출력 버스들(IOE03,IOE47,IOO03,IOO47) 중에서 해당되는 입출력 버스로 출력한다.
도 7은 도 6에 있어서, 메모리 어레이 블록(602)과 입출력 버스(IOE03,IOO03) 부분의 배치에 따른 회로를 나타내고 있다.
도 7을 참조하면, 도 6에 있어서, 메모리 어레이 블록(602)과 입출력 버스(IOE03,IOO03) 부분의 배치에 따른 회로는 워드 라인(WL), 이븐 칼럼 선택 라인들(CSL_E,CSL_E1), 오드 칼럼 선택 라인들(CSL_O,CSL_01), 데이터 라인쌍들(BLS), 칼럼 선택 라인 게이트들(CSG), 이븐 입출력 라인들(IO0E 내지 IO3E), 및 오드 입출력 라인들(IO0O 내지 IO3O)을 구비한다.
메모리 어레이 블록(602)은 서브 어레이 블록들(B0 내지 B1)로써 구성되어 있다. 서브 어레이 블록들(B0 내지 B1)은 각각, 짝수의 어드레스에 의해서 지정되는 메모리 셀들과, 홀수의 어드레스에 의해서 지정되는 메모리 셀들로써 구성되어 있다.
데이터 라인쌍들(BLS)은 각각 비트 라인(BL)과 반전 비트 라인(/BL)으로 구성되어 있다. 비트 라인(BL)은 정보의 독출/기입을 위하여 해당되는 워드 라인(WL)을 통하여 선택되는 메모리 셀들이 연결되어 있으며, 해당되는 메모리 셀의 정보를 차아지 쉐어링(Charge Sharing) 동작을 통하여 독출/기입한다.
칼럼 선택 라인 게이트들(CSG)은 이븐 칼럼 선택 라인 게이트들과 오드 칼럼 선택 라인 게이트들로써 구성되어 있다.
이븐 칼럼 선택 라인 게이트들은 각각, 해당되는 서브 어레이 블록에 해당되어 있으며 짝수의 어드레스에 의해 지정되는 메모리 셀들에 연결되어 있는 해당되는 비트 라인쌍을 이븐 입출력 라인들(IO0E,IO1E,IO2E,IO3E) 중에서 해당되는 이븐 입출력 라인들로 전송한다.
오드 칼럼 선택 라인 게이트들은 각각, 해당되는 서브 어레이 블록에 해당되어 있으며 홀수의 어드레스에 의해 지정되는 메모리 셀들에 연결되어 있는 해당되는 비트 라인쌍을 오드 입출력 라인들(IO0O,IO1O,IO2O,IO3O) 중에서 해당되는 오드 입출력 라인들로 전송한다.
이븐 칼럼 선택 라인들(CSL_E,CSL_E1)은 각각, 이븐 칼럼 선택 라인 게이트들 중에서 해당되는 이븐 칼럼 선택 라인 게이트를 인에이블 시키기 위한 것이다.
오드 칼럼 선택 라인들(CSL_O,CSL_01)은 각각, 오드 칼럼 선택 라인 게이트들 중에서 해당되는 오드 칼럼 선택 라인 게이트를 인에이블 시키기 위한 것이다.
도 6과 도 7에 나타내고 있는 본 발명의 또 다른 실시예에 따른 반도체 메모리 장치의 2-비트 프리 패치 동작은 도 4와 도 5에 나타내고 있는 본 발명의 다른 실시예에 따른 반도체 메모리 장치의 경우와 동일하므로 그 상세한 설명은 생략하기로 한다.
이와 같이, 본 발명의 또 다른 실시예에 따른 반도체 메모리 장치는 2-비트 프리 패치 기능을 수행하기 위하여, 한 번의 데이터 입출력 동작에 대하여 입력된 짝수/홀수의 어드레스에 대하여 해당된 메모리 어레이 블록 내에서 입력된 짝수/홀수의 어드레스에 의하여 지정되어 있는 메모리 셀로부터 데이터를 독출하여 해당되는 이븐/오드 입출력 라인으로 전송시키고, 또한 동시에 해당되는 메모리 어레이 블록 내에서 입력된 짝수/홀수의 어드레스와 인접한 홀수/짝수의 어드레스에 의하여 지정되어 있는 메모리 셀로부터 데이터를 독출하여 해당되는 이븐/오드 입출력 라인으로 데이터를 전송시킨다. 그리고, 입출력 버스들(IOE03,IOE47,IOO03,IOO47)은 각각, 네 개의 이븐 입출력 라인들 혹은 네 개의 오드 입출력 라인들로써 구성되어 있다. 따라서, 입출력 버스들(IOE03,IOE47,IOO03,IOO47)과 입출력 센싱 증폭 및 구동부들 사이의 멀티플렉싱 수단이 두 개의 입출력 버스에 대하여 하나의 멀티플렉싱 수단들만을 필요로 한다. 따라서, 종래의 기술에 비하여 코딩(Coding) 및 레이아웃(Layout)이 간결한 장점을 가진다.
본 발명에 의하면, 해당되는 하나의 메모리 어레이 블록에서 짝수 어드레스에 의해서 지정되는 메모리 셀들과 홀수 어드레스에 의해서 지정되는 메모리 셀들이, 각각 해당되는 이븐 칼럼 선택 라인과 해당되는 오드 칼럼 선택 라인에 의해 제어되어, 각각 해당되는 이븐 입출력 라인과 해당되는 오드 입출력 라인으로 연결되므로, 코딩 및 레이아웃이 간결한 효과를 가진다.
도 1은 종래의 반도체 메모리 장치의 블록도이다.
도 2는 도 1의 상세한 블록도이다.
도 3은 본 발명의 실시예에 따른 반도체 메모리 장치의 블록도이다.
도 4는 본 발명의 다른 실시예에 따른 반도체 메모리 장치의 블록도이다.
도 5는 도 4에 있어서 메모리 어레이 블록 및 입출력 버스들을 포함하는 회로의 상세한 회로도이다.
도 6은 본 발명의 또 다른 실시예에 따른 반도체 메모리 장치의 블록도이다.
도 7은 도 6에 있어서 메모리 어레이 블록 및 입출력 버스들을 포함하는 회로의 상세한 회로도이다.
* 도면의 부호에 대한 자세한 설명
GIO_E,GIO_O: 글로발 입출력 라인들, LIO: 로칼 입출력 라인,
CSL_E,CSL_O: 칼럼 선택 라인들, BL1,/BL1: 비트 라인들,
IO_E,IO_O: 입출력 라인들, IO01 내지 IO67: 입출력 버스들,
DIO01 내지 DIO67: 데이터 버스들, BLSi: 블록 선택 제어 신호,
CSG: 칼럼 선택 라인 게이트들, BLS: 비트 라인쌍들,
B0E,B0O,B1E,B1O,B0 내지 B3: 서브 어레이 블록들, WL: 워드 라인.

Claims (9)

  1. 복수의 제 1 내지 제 2 입출력 라인들; 및
    각각, 다수의 메모리 셀들을 구비하고, 한 번의 데이터 입출력 동작에 대하여 동시에 상기 다수의 메모리 셀들 중에서 해당되는 두 개의 메모리 셀들로 두 개의 데이터를 상기 복수의 제 1 내지 제 2 입출력 라인들 중에서 해당되는 제 1 내지 제 2 입출력 라인으로부터 기입하거나, 동시에 상기 다수의 메모리 셀들 중에서 해당되는 두 개의 메모리 셀들로부터 두 개의 데이터를 상기 복수의 제 1 내지 제 2 입출력 라인들 중에서 해당되는 제 1 내지 제 2 입출력 라인으로 독출하는 복수의 메모리 어레이 블록들을 구비하며,
    상기 복수의 제 1 입출력 라인들은 상기 복수의 메모리 어레이 블록들을 구성하고 있는 메모리 셀들 중에서 짝수의 어드레스에 의해 지정되어 있는 메모리 셀들에 대하여 할당되어 있으며, 상기 복수의 제 2 입출력 라인들은 상기 복수의 메모리 어레이 블록들을 구성하고 있는 메모리 셀들 중에서 홀수의 어드레스에 의해 지정되어 있는 메모리 셀들에 대하여 할당되어 있는 것을 특징으로 하는 반도체 메모리 장치.
  2. 제 1 항에 있어서, 상기 복수의 메모리 어레이 블록들은 각각,
    복수의 제 1 내지 제 2 비트 라인들 및 복수의 제 1 내지 제 2 반전 비트 라인들;
    각각, 상기 복수의 제 1 내지 제 2 비트 라인들 중에서 해당되는 제 1 내지 제 2 비트 라인과 상기 복수의 제 1 내지 제 2 반전 비트 라인들 중에서 해당되는 제 1 내지 제 2 반전 비트 라인 사이의 전위를 센싱 증폭하는 복수의 제 1 내지 제 2 비트 라인 센싱 증폭부들; 및
    각각, 복수의 제 1 내지 제 2 칼럼 선택 라인들 중에서 해당되는 제 1 내지 제 2 칼럼 선택 라인에 의해서 제어되어 상기 복수의 제 1 내지 제 2 비트 라인 센싱 증폭부들 중에서 해당되는 제 1 내지 제 2 비트 라인 센싱 증폭부로부터 출력되는 신호를 상기 복수의 제 1 내지 제 2 입출력 라인들 중에서 해당되는 제 1 내지 제 2 입출력 라인으로 전송하는 복수의 제 1 내지 제 2 칼럼 선택 라인 게이트들을 더 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  3. 제 1 항에 있어서, 상기 복수의 제 1 칼럼 선택 라인들은 상기 복수의 메모리 어레이 블록들 중에서 해당되는 메모리 어레이 블록을 구성하고 있는 메모리 셀들 중에서 짝수의 어드레스에 의해 지정되어 있는 메모리 셀들에 할당되어 있고, 상기 복수의 제 2 칼럼 선택 라인들은 상기 복수의 메모리 어레이 블록들 중에서 해당되는 메모리 어레이 블록을 구성하고 있는 메모리 셀들 중에서 홀수의 어드레스에 의해 지정되어 있는 메모리 셀들에 할당되어 있는 것을 특징으로 하는 반도체 메모리 장치.
  4. 제 1 항에 있어서, 상기 복수의 제 1 비트 라인들은 상기 복수의 메모리 어레이 블록들 중에서 해당되는 메모리 어레이 블록을 구성하고 있는 메모리 셀들 중에서 짝수의 어드레스에 의해 지정되어 있는 메모리 셀들에 할당되어 있으며, 상기 복수의 제 2 비트 라인들은 상기 복수의 메모리 어레이 블록들 중에서 해당되는 메모리 어레이 블록을 구성하고 있는 메모리 셀들 중에서 홀수의 어드레스에 의해 지정되어 있는 메모리 셀들에 할당되어 있는 것을 특징으로 하는 반도체 메모리 장치.
  5. 제 1 항에 있어서, 상기 복수의 제 1 칼럼 선택 라인 게이트들은 상기 복수의 메모리 어레이 블록들 중에서 해당되는 메모리 어레이 블록을 구성하고 있는 메모리 셀들 중에서 짝수의 어드레스에 의해 지정되어 있는 메모리 셀들에 할당되어 있으며, 상기 복수의 제 2 칼럼 선택 라인 게이트들은 상기 복수의 메모리 어레이 블록들 중에서 해당되는 메모리 어레이 블록을 구성하고 있는 메모리 셀들 중에서 홀수의 어드레스에 의해 지정되어 있는 메모리 셀들에 할당되어 있는 것을 특징으로 하는 반도체 메모리 장치.
  6. 복수의 제 1 내지 제 2 입출력 라인들, 및 복수의 메모리 어레이 블록들을 구비하는 반도체 메모리 장치에 있어서,
    복수의 제 1 내지 제 2 데이터 입출력 라인들;
    상기 복수의 제 1 내지 제 2 입출력 라인들 중에서 해당되는 제 1 내지 제 2 입출력 라인에 전송되는 신호들을 센싱 증폭하여 상기 복수의 제 1 내지 제 2 데이터 입출력 라인들 중에서 해당되는 제 1 내지 제 2 데이터 입출력 라인으로 전송하는 제 1 내지 제 2 입출력 센싱 증폭부;
    상기 복수의 제 1 내지 제 2 데이터 입출력 라인들 중에서 해당되는 제 1 내지 제 2 데이터 입출력 라인에 전승되는 신호들을 구동하여 상기 복수의 제 1 내지 제 2 입출력 라인들 중에서 해당되는 제 1 내지 제 2 입출력 라인으로 전송하는 제 1 내지 제 2 데이터 구동부;
    독출 및 기입 제어 신호에 의해서 제어되어, 상기 복수의 제 1 내지 제 2 데이터 입출력 라인들 중에서 해당되는 제 1 내지 제 2 데이터 입출력 라인으로부터 전송되는 데이터를 입력하여 이들을 멀티플렉싱하여 출력하는 멀티플렉서를 구비하며,
    상기 복수의 메모리 어레이 블록들 각각은, 다수의 메모리 셀들을 구비하고, 한 번의 데이터 입출력 동작에 대하여 동시에 상기 다수의 메모리 셀들 중에서 해당되는 두 개의 메모리 셀들로 두 개의 데이터를 상기 복수의 제 1 내지 제 2 입출력 라인들 중에서 해당되는 제 1 내지 제 2 입출력 라인으로부터 기입하거나, 동시에 상기 다수의 메모리 셀들 중에서 해당되는 두 개의 메모리 셀들로부터 두 개의 데이터를 상기 복수의 제 1 내지 제 2 입출력 라인들 중에서 해당되는 제 1 내지 제 2 입출력 라인으로 독출하며,
    상기 복수의 제 1 입출력 라인들은 상기 복수의 메모리 어레이 블록들을 구성하고 있는 메모리 셀들 중에서 짝수의 어드레스에 의해 지정되어 있는 메모리 셀들에 대하여 할당되어 있으며, 상기 복수의 제 2 입출력 라인들은 상기 복수의 메모리 어레이 블록들을 구성하고 있는 메모리 셀들 중에서 홀수의 어드레스에 의해 지정되어 있는 메모리 셀들에 대하여 할당되어 있는 것을 특징으로 하는 반도체 메모리 장치.
  7. 제 6 항에 있어서, 상기 복수의 제 1 내지 제 2 입출력 라인들의 수는 상기 복수의 메모리 어레이 블록들의 수보다 작은 것을 특징으로 하는 반도체 메모리 장치.
  8. 제 7 항에 있어서, 상기 복수의 메모리 어레이 블록들은, 각각 상기 복수의 메모리 어레이 블록들 중에서 해당되는 인접한 메모리 어레이 블록들과 상기 복수의 제 1 내지 제 2 입출력 라인들 중에서 해당되는 제 1 내지 제 2 입출력 라인을 공유하는 것을 특징으로 하는 반도체 메모리 장치.
  9. 제 7 항에 있어서, 상기 복수의 메모리 어레이 블록들은, 각각 상기 복수의 메모리 어레이 블록들 중에서 해당되는 인접한 하나의 메모리 어레이 블록과 상기 복수의 제 1 입출력 라인들 중에서 해당되는 제 1 입출력 라인이나 상기 복수의 제 2 입출력 라인들 중에서 해당되는 제 2 입출력 라인을 공유하는 것을 특징으로 하는 반도체 메모리 장치.
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