KR19980069842A - 동기형 반도체 기억 장치 - Google Patents

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KR19980069842A
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Abstract

본 발명에 의하면 2비트 프리페치 동작의 고속성을 유지한 풀 페이지 모드 동작이 가능한 SDRAM을 제공한다.
SDRAM(1000)은 2비트 프리페치 동작에 있어서는 Y어드레스 오퍼레이션 회로(68)에서 출력되는 열 선택 신호 YE0 - YEk 및 YO0 - YOk에 따라서 메모리셀 어레이 뱅크 A0 및 A1중의 2개의 열을 동시에 선택하여 데이터를 출력한다. 이에 대하여, 풀 페이지(full page) 모드에 있어서는 Y 어드레스, 카운터 회로(82)에서 출력되는 내부 어드레스 신호에 따라서 메모리셀 어레이 뱅크 A0 및 A1로부터 교대로 선택된 행에 교차하는 모든 열로부터의 데이터를 출력한다.

Description

동기형 반도체 기억장치
본 발명은 반도체 기억장치에 관한 것으로, 특히 외부에서 주기적으로 부여되는 클럭신호에 동기하여 외부신호의 페치를 실행하는 동기형 반도체 기억장치에 관한 것이다. 보다 특정적으로는, 본 발명은 랜덤하게 액세스 가능한 동기형 다이나믹 랜덤 액세스 메모리(이하, SDRAM이라 한다)에 관한 것이다.
주기억으로서 이용되는 다이나믹 랜덤 액세스 메모리(이하, DRAM이라 한다)는 고속화되고 있지만, 그 동작속도는 여전히 마이크로프로세서(이하, MPU라 한다)의 동작속도를 추종할 수 없다. 이 때문에, DRAM의 액세스 타임 및 사이클 타임이 병목(bottle neck)되어, 시스템 전체의 성능이 저하한다는 것이 잘 알려져 있다. 최근, 고속 MPU를 위한 주기억으로서, 클럭신호에 동기하여 동작하는 SDRAM이 제품화되어 있다.
SDRAM에서는 고속으로 액세스하기 위해서, 시스템 클럭신호에 동기하여 연속한, 예를들면 1개의 데이터 입출력 단자당 8비트의 연속 비트로 고속 액세스하는 수단이 있다. 이 연속 액세스의 수단을 만족하는 표준 타이밍차트를 도 25에 도시한다. 도 25에 있어서는 데이터 입출력 단자 DQ0 내지 DQ7의 8비트(1바이트)의 데이터의 입력 및 출력이 가능한 SDRAM에서, 연속하여 8비트의 데이터를 판독하는 동작을 나타내고 있다. 즉, 8비트 × 8 ＝ 64 비트의 데이터를 연속하여 기입하는 것이 가능하다.
연속하여, 판독 또는 기입이 실행되는 데이터의 비트수는 버스트 길이라고 불리우며, SDRAM에서는 모드 레지스터에 의해서 변경하는 것이 가능하다.
도 25에 도시하는 바와 같이 SDRAM에서는 예를들면 시스템 클럭인 외부로부터의 클럭신호 CLK의 상승 에지에서, 외부로부터의 제어신호, 즉 로우 어드레스 스트로브 신호 /RAS, 컬럼 어드레스 스트로브 신호 /CAS, 어드레스 신호 Add등이 페치된다.
어드레스 신호 Add는 시분할적으로 다중화된 행 어드레스 신호 Xa와 열 어드레스 신호 Yb를 포함한다.
사이클 1에 있어서의 클럭신호 CLK의 상승 에지에 있어서, 외부 로우 어드레스 스트로브 신호 ext./RAS가 활성 상태의 L레벨, 외부 컬럼 어드레스 스트로브 신호 ext./CAS 및 외부 기입 인에이블 신호 ext./WE가 H레벨이면, 그 때의 어드레스 신호 Add가 행 어드레스의 신호 Xa로서 페치된다.
이어서, 사이클 4에 있어서의 클럭신호 CLK의 상승 에지에 있어서, 외부 컬럼 어드레스 스트로브 신호 ext./CAS가 활성 상태인 L레벨에 있으면, 그 때의 어드레스 신호 Add가 열 어드레스 신호 Yb로서 페치된다. 이 페치된 행 어드레스 신호 Xa 및 열 어드레스 신호 Yb에 따라서, SDRAM내에서 행 및 열의 선택동작이 실시된다. 외부 로우 어드레스 스트로브 신호 ext./RAS가 L레벨로 하강하고 나서 소정의 클럭기간(도 25에 있어서는 6클럭 사이클)이 경과한 후, 데이터 입출력 단자 DQ에서 출력되는 8비트 데이터중의 최초의 데이터 b0이 출력된다. 이후, 클럭신호 CLK의 상승에 응답하여 데이터 b1∼b7이 출력된다.
도 26은 SDRAM에서 1개의 데이터 입출력 단자 DQ당 연속하여 8비트의 데이터를 기입하는 동작을 실행하는 경우의 외부신호의 시간 변화를 도시하는 타이밍차트이다.
기입동작에 있어서는 행 어드레스 신호 Xa의 페치는 데이터 판독시와 마찬가지이다. 즉, 사이클 1에 있어서의 클럭신호 CLK의 상승 에지에 있어서 신호 ext./RAS가 활성 상태의 L레벨, 신호 ext./CAS 및 ext./WE가 H레벨이면, 그 때의 어드레스 신호 Add가 행 어드레스 신호 Xa로서 페치된다.
사이클 4에 있어서의 클럭신호 CLK의 상승 에지에 있어서, 신호 ext./CAS 및 ext./WE가 모두 활성 상태의 L레벨이면 열 어드레스 신호 Yb가 페치됨과 동시에, 그 때에 데이터 입출력 단자 DQ에 부여되어 있는 데이터 b0가, 연속하여 기입되는 8비트의 데이터중의 최초의 기입 데이터로서 페치된다.
이 신호 ext./RAS 및 ext./CAS의 상승 에지에 응답하여, SDRAM 내부에 있어서 행 및 열 선택동작이 실행된다. 이후는 클럭신호 CLK에 동기하여, 순차적으로 입력 데이터 b1∼b7이 페치되어, 순차적으로 대응하는 메모리 셀에 이 입력 데이터가 기입된다.
상술과 같이 SDRAM에서는 종래의 DRAM에서의 로우 어드레스 스트로브 신호 ext./RAS 및 컬럼 어드레스 스트로브 신호 ext./CAS라는 외부 제어신호에 동기하여 어드레스 신호 및 입력 데이터등을 페치하여 동작시키는 방식과 달리, 외부에서 부여되는 시스템 클럭인 클럭신호 CLK의 상승 에지에서, 어드레스 스트로브 신호 ext./RAS, ext./CAS, 어드레스 신호 및 입력 데이터등의 외부신호의 페치가 실행된다.
이와 같이 SDRAM은 외부로부터의 클럭신호에 동기하여 제어신호 및 데이터 신호를 페치하는 동기 동작을 하기 때문에, 어드레스 신호의 스큐(타이밍의 어긋남)에 의한 데이터 입출력 시간에 대한 마진을 확보할 필요가 없다. 따라서, 사이클 타임을 단축할 수 있다고 하는 이점을 갖는다. 이와 같이 클럭신호에 동기하여 연속 데이터의 기입 및 판독을 실행할 수 있으므로, 연속한 어드레스에 대하여 연속 액세스를 실행하는 경우의 액세스 타임의 단축이 가능해진다.
SDRAM을 실현하기 위한 아키텍쳐(architecture)로서, 초이(Choi) 등은 2비트마다 데이터의 기입을 실행하는 2비트 프리페치의 SDRAM을 발표하고 있다(1993 Symposium on VLSI circuit). 이하, 도면을 이용하여 2비트 프리페치 동작에 대하여 설명한다.
도 27은 종래의 2비트 프리페치 동작을 하는 SDRAM(3000)의 주요부의 구성을 기능적으로 도시한 도면이다.
도 27에 있어서는 ×16 비트 구성의 SDRAM의 1비트의 입출력 데이터에 관련되는 기능적 부분의 구성이 도시되고 있다.
데이터 입출력 단자 DQi에 관련되는 메모리 셀 어레이 부분은 뱅크 A를 구성하는 메모리 셀 어레이(71a)와, 뱅크 B를 구성하는 메모리 셀 어레이(71b)를 포함한다.
뱅크 A는 또한, 어드레스 신호에 따라서 선택되는 메모리 셀 어레이 뱅크 A0 와 메모리 셀 어레이 뱅크 A1로 분할되고, 메모리 셀 어레이 뱅크 B는 메모리 셀 어레이 뱅크 B0 및 B1로 분할되어 있다.
메모리 셀 어레이 뱅크 A0 및 A1에 대해서는 각각 어드레스 신호 ext.A0∼ext.Ai를 디코드하여 메모리 셀 어레이(71a)의 대응하는 행을 선택하는 복수의 로우 디코더를 포함하는 X디코더군(52a)과, 열 어드레스 신호 Y1∼Yk를 디코드하여 메모리 셀 어레이(71a)의 대응하는 열을 선택하는 열 선택신호를 발생하는 복수의 컬럼 디코더를 포함하는 Y디코더군(53a)과, 메모리 셀 어레이(71a)의 선택된 행에 접속되는 메모리 셀의 데이터를 검지하여 증폭하는 센스앰프군(54a)이 마련된다.
X디코더군(52a)은 메모리 셀 어레이(71a)의 각 워드선에 대응하여 마련되는 로우 디코더를 포함한다. 외부 어드레스 신호 ext.A0∼ext.Ai에 따라서 발생되는 내부 어드레스 신호 X0∼Xi에 따라서, 대응하는 로우 디코더가 로우 디코더에 대하여 마련되는 워드선을 선택상태로 한다.
Y디코더군(53a)은 메모리 셀 어레이(71a)의 열 선택선 각각에 대하여 마련되는 컬럼 디코더를 포함한다. 1개의 열 선택선은 예를들면 4쌍의 비트선쌍을 선택상태로 한다. X디코더군(52a) 및 Y디코더군(53a)에 의해, 메모리 셀 어레이 뱅크 A0 및 A1에 있어서, 각각 4비트의 메모리 셀이 동시에 선택상태로 된다. X디코더군(52a) 및 Y디코더군(53a)은 각각 뱅크 지정신호 BA에 의해 활성화된다. 한편, 메모리 셀 어레이 뱅크 B0 및 B1에 대하여도 각각 X디코더군(52b) 및 Y디코더군(53b)이 마련되고, 이들은 각각 뱅크 지정신호 BB에 의해 활성화된다.
뱅크 A에는 또한 센스 앰프군(54a)에 의해 검지증폭된 데이터를 전달함과 동시에, 기입 데이터를 메모리 셀 어레이(71a)의 선택된 메모리 셀로 전달하기 위한 내부 데이터 전달선(傳達線)(전역(global) IO선)이 마련된다. 메모리 셀 어레이 뱅크 A0에 대해서는 전역 IO선 버스 GIO0이 마련되고, 메모리 셀 어레이 뱅크 A1에 대해서는 전역 IO선 버스 GIO1이 마련된다. 1개의 전역 IO선 버스는 동시에 선택된 4비트의 메모리 셀과 동시에 데이터의 수수를 실행하기 위해서 4쌍의 전역 IO쌍을 포함하고 있다.
메모리 셀 어레이 뱅크 A0에 대한 전역 IO선쌍 GIO0에 대응하여 기입용 레지스터(59a) 및 기입버퍼군(60a)가 마련되고, 메모리 셀 어레이 뱅크 A1에 대한 전역 IO선쌍 GIO1에 대응하여 기입용 레지스터(59a') 및 기입버퍼군(60a')이 마련된다.
1비트폭의 입력버퍼(58a)는 데이터 입출력 단자 DQi에 부여된 입력 데이터로부터 내부 기입 데이터를 생성한다. 셀렉터(70a)는 제 2 의 제어신호 발생회로(63)로부터 출력되는 셀렉터 제어신호 φSEA에 의해 제어되고, 입력버퍼(58a)의 출력을 전환하여, 2개의 기입용 레지스터(59a) 또는 (59a')에 인가한다.
즉, 입력버퍼(58a)는 입력버퍼 활성화신호 φWDBA에 따라서 활성화되고, 데이터 입출력 단자 DQi에 부여된 입력 데이터로부터 내부 기입 데이터를 생성하며, 셀렉터(70a)는 후에 기술하는 바와 같이 어드레스 신호에 따라서 제 2 제어신호 발생회로(63)로부터 출력된 셀렉터 제어신호 φSEA에 따라서 제어되고, 기입용 레지스터(59a) 및 (59a')중 어느 한쪽에 대하여 내부 기입 데이터를 출력한다.
기입용 레지스터(59a) 및 (59a')은 각각 레지스터 활성화신호 φRwA0 또는 φRwA1에 응답하여 활성화되고, 셀렉터(70a)에서 출력된 기입 데이터를 순차적으로 저장한다. 기입버퍼군(60a) 및 (60a')은 기입 버퍼 활성화신호 φWBA0 또는 φWBA1에 응답하여 활성화되고, 대응하는 기입용 레지스터(59a) 또는 (59a')에 저장된 데이터를 증폭하여, 대응하는 전역 IO선쌍 버스 GIO0 또는 GIO1로 전달한다.
2계통의 전역 IO선쌍 GIO0 및 GIO1에 공통으로 등화회로(도시하지 않음)가 마련되고, 등화회로 활성화신호 φWEQA(도시하지 않음)에 응답하여 활성화되어 전역 IO선쌍 버스 GIO0 및 GIO1의 등화를 실행한다.
기입버퍼군(60a) 및 (60a')과 기입 레지스터(59a) 및 (59a')는 각각 8비트폭을 갖는다.
메모리 셀 어레이 뱅크 B도 마찬가지로, 메모리 셀 어레이 뱅크 B0 및 B1을 포함한다. 메모리 셀 어레이 뱅크 B0 및 B1은 각각, X디코더군(52b), Y디코더군(53b), 센스앰프 활성화신호 φSAB에 응답하여 활성화되는 센스 앰프군(54b), 등화회로 활성화신호 φWEQB에 응답하여 활성화되는 등화회로군(61b), 버퍼 활성화신호 φWBB0 또는 φWBB1에 응답하여 활성화되는 기입버퍼군(60b) 및 (60b'), 레지스터 활성화신호 φRwB0 또는 φRwB1에 응답하여 활성화되는 기입용 레지스터(59b) 및 (59b'), 셀렉터 제어신호 φSEB에 의해서 제어되는 셀렉터(69b),(70b) 및 버퍼 활성화신호 φWDBB에 응답하여 활성화되는 입력버퍼(58b)를 포함한다.
뱅크 A의 구성과 뱅크 B의 구성은 동일하다. 기입용 레지스터(59a) 및 (59a')와 (59b) 및 (59b')을 마련하는 것에 의해, 1개의 데이터 입출력 단자 DQi에 대하여 고속의 클럭신호에 동기하여 데이터의 입출력을 실행하는 것이 가능해진다.
뱅크 A 및 뱅크 B에 대한 각 제어신호에 대해서는 뱅크 지정신호 BA 및 BB에 따라서, 어느 한쪽의 뱅크에 대한 제어신호만이 발생된다.
데이터 판독동작을 위한 기능블럭에 있어서, 뱅크 A에 대응하여 마련되는 내부 데이터 전달선(전역 IO선)의 버스 GIO에 대하여, 센스 앰프군(54a)에 의해 검지증폭된 데이터가 전달된다.
데이터 판독을 위해, 뱅크 A0에 있어서 전역 IO선 버스 GIO0상의 데이터를,프리앰프 활성화신호 φRBA0에 응답하여 활성화되어 증폭하는 판독 프리앰프(55a)와, 레지스터 활성화신호 φRrA0에 따라서 활성화되고, 판독 프리앰프(55a)에서 증폭된 데이터를 저장하기 위한 판독용 레지스터(56a)가 마련된다.
한편, 뱅크 A1에 대응하여 마련되는 전역 IO선 버스 GIO1상의 데이터를, 프리앰프 활성화신호 φRBA1에 응답하여 활성화되어 증폭하는 판독 프리앰프(55a')와, 레지스터 활성화신호 φRrA1에 응답하여 활성화되고, 판독 프리앰프(55a')에서 증폭된 데이터를 저장하기 위한 판독용 레지스터(56a')가 또한 마련된다.
도 27에 도시하는 기능블럭(100)은 또한, 판독용 레지스터(56a) 및 (56a')로부터의 데이터를 수신하여, 셀렉터신호 φSEA에 따라서 어느 한쪽을 순차적으로 출력하는 셀렉터(69a)와, 셀렉터(69a)로부터의 출력을 수신하여, 데이터를 순차적으로 출력하기 위한 출력버퍼(57a)를 포함한다.
판독 프리앰프(55a) 및 판독용 레지스터(56a)는 4쌍의 전역 IO선에 대응하여 각각 4비트폭의 구성을 구비한다. 판독용 레지스터(56a)는 레지스터 활성화신호 φRrA1에 응답하여 판독 프리앰프(55a)가 출력하는 데이터를 래치하고, 또한 순차적으로 출력한다.
판독 프리앰프(55a'), 판독용 레지스터(56a')의 동작에 대하여도 마찬가지이다.
출력버퍼(57a)는 출력 인에이블 신호 φOUTA에 응답하여 판독용 셀렉터(75a)에서 순차적으로 출력되는 8비트의 데이터를 데이터 입출력 단자 DQi로 전달한다. 도 27에 있어서는 데이터 입출력 단자 DQi를 거쳐서 데이터 입력 및 데이터 출력이 실행되는 구성으로 되어 있다. 이 데이터 입력 및 데이터 출력은 각각의 단자를 거쳐서 실행되는 구성이어도 좋다.
완전히 같은 구성이 메모리 셀 어레이 뱅크 B에 대응해서도 마련된다. 즉, 메모리 셀 어레이 뱅크 B에 대응하여, 판독 프리앰프 활성화신호 φRBB0, φRBB1에 의해 각각 활성화되는 판독 프리앰프 B0 및 B1, 레지스터 활성화신호 φRrB0 및 φRrB1에 의해 각각 활성화되는 판독용 레지스터 B0, B1, 신호 φSEB에 따라서 판독용 레지스터 B0 또는 B1의 출력중 어느 하나를 선택적으로 출력하는 셀렉터(70b), 신호 φOUTB에 응답하여 셀렉터(70b)로부터의 출력데이터를 데이터 입출력 단자 DQi에 대하여 출력하는 출력버퍼(57b)가 마련된다.
도 27에 도시하는 기능 블럭(100)이 각 데이터 입출력 단자에 대응하여 마련된다. ×16비트 구성의 SDRAM의 경우에, 기능블럭(100)을 각 데이터 입출력 단자에 대응하여 16개 포함하고 있다.
뱅크 A 및 B를 거의 동일한 구성으로 하고, 뱅크 지정신호 BA 및 BB에 의해한쪽만을 선택하는 것에 의해, 뱅크 A 및 뱅크 B는 서로 거의 완전히 독립하여 동작하는 것이 가능해진다.
뱅크 A 및 B를 각각 독립적으로 구동하기 위한 제어계로서, 제 1 의 제어신호 발생회로(62), 제 2 의 제어신호 발생회로(63) 및 클럭카운터(64)가 마련된다.
제 1 의 제어신호 발생회로(62)는 외부에서 부여되는 제어신호, 즉 외부 로우 어드레스 스트로브 신호 ext./RAS, 외부 컬럼 어드레스 스트로브 신호 ext./CAS, 칩 셀렉트 신호 ext./CS 및 외부 기입 인에이블 신호(기입 허가신호) ext./WE를 외부 클럭신호 CLK에 동기하여 페치하여, 내부 제어신호 φxa, φya, φW, φO, φR 및 φC를 발생한다.
제 2 의 제어신호 발생회로(63)는 뱅크 지정신호 BA 및 BB와, 외부로부터의 어드레스 신호의 최하위 비트의 Y0과, 내부 제어신호 φW, φO, φR 및 φC와 클럭카운터(64)의 출력에 응답하여, 뱅크 A 및 B를 각각 독립적으로 구동하기 위한 제어신호, 즉 등화회로 활성화신호 φWEQA 및 φWEQB, 센스 앰프 활성화신호 φSAA 및 φSAB, 기입버퍼 활성화신호 φWBA0, φWBA1, φWBB0 및 φWBB1과 기입용 레지스터 활성화신호 φRwA0, φRwA1, φRwB0 및 φRwB1과 셀렉터 제어신호 φSEA 및 φSEB와 입력버퍼 활성화신호 φDBA 및 φDBB와 판독 프리앰프 활성화신호 φRBB0, φRBB1, φRBA0 및 φRBA1과 판독용 레지스터 활성화신호 φRrB0, φRrB1, φRrA0 및 φRrA1과 출력버퍼 활성화신호 φOUTA 및 φOUTB를 발생한다.
SDRAM(2000)은 또한, 주변회로로서, 내부 제어신호 φxa에 응답하고, 외부 어드레스 신호 ext./A0 내지 ext./Ai를 페치하여, 내부 어드레스 신호 X0 내지 Xj와 뱅크선택신호 BA 및 BB를 발생하는 X어드레스 버퍼(65)와, 내부 제어신호 φya에 응답하여 활성화되어, 열 선택선을 지정하기 위한 열 선택신호 Y0∼Yk를 출력하는 Y어드레스 버퍼(66)를 포함한다.
SDRAM(3000)은 또한, 주변회로로서, 클럭신호 CLK에 의해 제어되어, 선택되는 열 어드레스에 대응하는 신호 YE0∼YEk 및 신호 YO0∼YOk를 출력하는 Y어드레스 오퍼레이션회로(68)를 포함한다.
여기서, 신호 YE0∼YEk는 메모리 셀 어레이 뱅크 A0 또는 메모리 셀 어레이 뱅크 B0중의 열 어드레스에 대응하는 내부열 어드레스 신호를 나타내고, 신호 YO0∼YOk는 메모리 셀 어레이 뱅크 A1 또는 메모리 셀 어레이 뱅크 B1에 대응하는 열 어드레스를 나타내는 내부 열 어드레스 신호인 것으로 한다.
또, 이상의 설명에 있어서는 뱅크수가 2개인 경우에 대하여 나타내고 있지만, 보다 일반적으로는 뱅크수를 더 증가시켜 그 수만큼 레지스터, 버퍼, I/0선을 구비하는 구성으로 하는 것도 가능하다. 그 경우에서도, 뱅크는 각각 독립적으로 액세스하는 것이 가능하다.
데이터는 기입 커맨드가 입력했을 때에 인가되는 어드레스 하위 1비트에 의해서 메모리 셀 어레이 뱅크 A0에 기입되는가 또는 메모리 셀 어레이 뱅크 A1에 기입되는가가 나누어진다.
그 동작을 간단히 설명하면, 기입 커맨드가 입력되면, 인가된 어드레스에 따라서 Y디코더가 활성화된다. 최초의 데이터는 레지스터 A0에 저장되고, 그 후 신호 φWBA0의 활성화에 따라서, 레지스터 A0에 저장되어 있는 데이터가 I/O선 GIO0을 거쳐서 메모리 셀 어레이 뱅크 A0에 기입된다.
다음의 클럭신호의 상승 에지에서 인가되는 데이터는 레지스터 A1에 저장되고, 그 후 신호 φWBA1의 활성화에 따라서 I/O선 GIO1을 거쳐서 메모리 셀 어레이 뱅크 A1에 기입된다. 2비트분의 데이터의 기입이 종료하면, 신호 φWBA0과 신호 φWBA1이 비활성화되고, 메모리 셀 어레이와 버퍼를 접속하는 I/O선 GIO0 및 GIO1의 전위레벨이 등화되어, 다음 데이터의 기입에 대해 준비한다.
이상 설명한 바와 같은 2비트 프리페치 동작에 있어서의 결점은 레지스터, 버퍼, I/0선이 각각 각 뱅크에 대응하여 독립적으로 필요하기 때문에, 에리어 패널티(area penalty)가 커지는 것이다. 이 결점은 뱅크수가 커지게 될수록, 입출력의 비트수가 커지게 될수록 현저하게 된다.
즉, 2비트 프리페치 방식을 이용하고, 예를들면, 선택된 행과 교차하는 모든 열로부터, 그 교점에 존재하는 메모리 셀의 기억데이터를 판독하도록 한 동작모드,소위 페이지 모드(page mode)같은 데이터의 판독을 실행하는 것은 그 에리어 패널티의 크기에 있어서 현실적이지 않다.
상기와 같은 문제점에 대하여, 다카이(Takai)등은 파이프라인 방식의 SDRAM을 발표하고 있다(1993 Symposium on VLSI circuit). 이러한 구성의 SDRAM(4000)의 구성을 도 28에 도시한다. 도 28은 SDRAM(4000)의 기능부분(400)의 구성을 모식적으로 도시한 도면이다.
도 27에 도시한 SDRAM(3000)과의 상위점은 SDRAM(3000)에 있어서는 메모리 셀 어레이 뱅크 A 및 B는 각각 또한 뱅크 A0 및 A1, 또는 B0 및 B1로 분할되는 구성으로 되어 있는 데 대하여, SDRAM(4000)에 있어서는 이러한 구성으로 되어 있지 않다. 따라서, 레지스터, 버퍼, I/O선은 표준적인 DRAM과 동일한 수밖에 필요하지 않고, 표준 DRAM의 구성으로부터의 변경점은 데이터 전달의 임계 경로(critical path)의 도중에 래치회로가 마련되는 구성으로 되어 있는 점이다.
즉, SDRAM(3000)에 비해서, 레지스터, 버퍼, I/O선은 뱅크 A0용, A1용이라는 구별 없이 모두 공통이다.
연속하여 기입되는 데이터는 레지스터에서 래치되고, 최초의 데이터가 대응하는 메모리 셀 어레이 뱅크에 기입되고 있는 사이에, 다음 입력 데이터를 레지스터까지 기입하는 것이 가능하다. 그러나, 2비트 프리페치 방식에 비해서, 1비트마다 데이터를 기입하는 동작으로 되기 때문에, 2비트 동시에 데이터를 기입하는 것이 가능한 2비트 프리페치 방식에 비해서, 동작주파수를 고속화할 수 없다고 하는 문제점이 있었다.
본 발명의 목적은 상기와 같은 문제점을 해결하기 위해서 이루어진 것으로,고속동작 가능한 풀 페이지(full page) 동작모드를 구비한 SDRAM을 제공하는 데 있다.
본 발명의 그 밖의 목적은 풀 페이지 동작모드 및 2비트 프리페치 동작모드를 전환하여 동작시키는 것이 가능한 SDRAM을 제공하는 데 있다.
도 1은 본 발명의 실시예1의 SDRAM(1000)의 주요부의 구성을 기능적으로 도시한 도면.
도 2는 도 1에 도시한 모드 설정회로(81)의 구성의 일부를 도시하는 회로도.
도 3은 설정회로(81)의 구성의 다른 일부를 도시하는 회로도.
도 4는 설정회로(81)의 구성의 또다른 일부를 도시하는 회로도.
도 5는 설정회로(81)의 구성의 또다른 일부를 도시하는 회로도.
도 6은 설정회로(81)의 구성의 또다른 일부를 도시하는 회로도.
도 7은 Y셀렉터 제어신호 YSEL 발생회로의 구성을 도시하는 회로도.
도 8은 Y셀렉터(83)의 구성을 도시하는 회로도.
도 9는 Y어드레스 오퍼레이션회로(68)의 구성을 도시하는 개략 블럭도.
도 10은 Y어드레스 오퍼레이션회로의 동작을 설명하기 위한 타이밍차트.
도 11은 버스트 길이가 4인 경우의 YO1, YE1의 변화를 도시한 도면.
도 12는 버스트 길이가 8인 경우의 YO1, YO2, YE1 및 YE2의 변화를 도시한 도면.
도 13은 열 어드레스 발생회로(684)의 구성의 일부를 도시하는 회로도.
도 14는 열 어드레스 발생회로(684)의 구성의 다른 일부를 도시하는 회로도.
도 15는 열 어드레스 발생회로(684)중의 제 2의 우수열 선택신호 발생회로(6866)의 동작을 설명하기 위한 도면.
도 16은 SDRAM(1000)의 메모리 셀열 및 IO선쌍의 구성을 도시하는 회로도.
도 17은 SDRAM(1000)의 2비트 프리페치 동작을 설명하기 위한 타이밍차트.
도 18은 Y어드레스 카운터회로(82)의 구성을 도시하는 개략 블럭도.
도 19는 2비트 카운터회로의 구성을 도시하는 회로도.
도 20은 Y어드레스 카운터회로의 동작을 설명하기 위한 타이밍차트.
도 21은 SDRAM(l000)의 풀 페이지(full page) 모드 동작을 설명하기 위한 타이밍차트.
도 22는 본 발명의 실시예 2의 SDRAM(2000)의 주요부의 구성을 기능적으로 도시한 도면.
도 23은 SDRAM(2000)의 Y어드레스 오퍼레이션(operation)회로 중의 내부 제어 클럭 발생회로의 구성을 도시하는 회로도.
도 24는 실시예 2의 SDRAM(2000)의 Y어드레스 카운터회로(82)의 구성을 도시하는 개략 블럭도.
도 25는 종래의 SDRAM의 연속 판독동작을 설명하기 위한 타이밍차트.
도 26은 종래의 SDRAM의 연속 기입동작을 설명하기 위한 타이밍차트.
도 27은 종래의 SDRAM의 주요부의 구성을 기능적으로 도시한 도면.
도 28은 파이프라인 동작이 가능한 종래의 SDRAM의 구성의 주요부를 기능적으로 도시한 도면.
도면의 주요 부분에 대한 부호의 설명
52a,52a',52b,52b':X디코더군, 53a,53a',53b,53b':Y디코더군,
54a,54a',54b,54b':센스 앰프군, 56a,56a',56b,56b':판독용 레지스터,
58a,58a',58b,58b':입력버퍼, 59a,59a',59b,59b':기입용 레지스터,
60a,60a',60b,60b':기입 버퍼군, 68a,68b,69a,69b:셀렉터,
LIO0,LIO:국부IO선쌍, GIO0,GIO1:전역 IO선쌍,
BS0,BS1:블럭 선택 스위치, CSG0,CSG1:열 선택게이트,
BLP0,BLP1:비트선쌍, WL:워드선,
MC:메모리 셀, 1000,2000:SDRAM
청구항 1에 기재된 동기형 반도체 기억장치는 외부 클럭신호에 동기하여 제어신호, 어드레스 신호 및 데이터 신호를 포함하는 외부신호를 페치, 또는 데이터 신호를 출력하는 동기형 반도체 기억장치로서, 행렬 형상으로 배열된 복수의 메모리 셀을 포함하는 메모리 셀 어레이를 구비하고, 메모리 셀 어레이는 제 1 및 제 2 의 메모리 셀 어레이 뱅크를 포함한다. 동기형 반도체 기억장치는 또한, 외부로부터의 어드레스 신호에 따라서, 제 1 및 제 2 의 메모리 셀 어레이 뱅크가 대응하는 행을 선택하는 행 선택수단과, 외부로부터의 어드레스 신호에 따라서, 지정된 동작모드에 대응하는 내부 어드레스 신호를 출력하는 내부 어드레스 발생수단과, 제 1 및 제 2 의 메모리 셀 어레이 뱅크중의 선택된 메모리 셀에 대하여, 각각 독립적으로 데이터의 수수를 실행하는 제 1 및 제 2 의 데이터선과, 제 1 의 동작모드에 있어서는 내부 어드레스 신호에 따라서 제 1 및 제 2 의 메모리 셀 어레이 뱅크에 있어서 각각 선택되어야 할 소정수의 열과, 제 1 및 제 2 의 데이터선을 동시에 순차적으로 접속하고, 제 2 의 동작모드에 있어서는 선택된 행과 교차하는 모든 열과 제 1 및 제 2 의 데이터선을 순차적으로 접속하는 열 선택수단과, 제 1 의 동작모드에 있어서는 제 1 및 제 2 의 데이터선상의 데이터를 동시에 증폭하고, 제 2 의 동작모드에 있어서는 교대로 증폭하는 제 1 및 제 2 의 판독 증폭수단과, 데이터 판독동작에 있어서, 제 1 및 제 2 의 판독 증폭수단의 출력을 각각 수신하여 유지하고, 외부 클럭신호에 따라서 교대로 데이터 출력단자에 판독 데이터를 인가하는 제 1 및 제 2 의 래치수단을 구비한다.
청구항 2에 기재된 동기형 반도체 기억장치는 청구항 1에 기재된 동기형 반도체 기억장치의 구성에 있어서, 제 1 의 메모리 셀 어레이 뱅크는 메모리 셀 어레이의 우수번째의 열을 포함하고, 제 2 의 메모리 셀 어레이 뱅크는 메모리 셀 어레이의 기수번째의 열을 포함하며, 열 선택수단은 제 1 의 동작모드에 있어서는 서로 인접하는 제 1 의 메모리 셀 어레이 뱅크에 속하는 열과 제 2 의 메모리 셀 어레이 뱅크에 속하는 열을 동시에 선택한다.
청구항 3에 기재된 동기형 반도체 기억장치는 청구항 2에 기재된 동기형 반도체 기억장치의 구성에 있어서, 내부 어드레스 발생수단은 제 1 의 동작모드에 있어서, 소정수의 열에 대응하는 내부 어드레스 신호를 순차적으로 출력하는 내부 어드레스 오퍼레이션수단과, 제 2 의 동작모드에 있어서, 선택된 행에 교차하는 모든 열에 대응하는 내부 어드레스 신호를 순차적으로 출력하는 카운트수단을 포함한다.
발명의 실시예
(실시예 1)
도 1은 본 발명의 실시예 1의 SDRAM(1000)의 주요부의 구성을 기능적으로 도시하는 블럭도이다.
도 1에 있어서는 ×16비트 구성의 SDRAM의 1비트의 입출력 데이터에 관련되는 기능적 부분의 구성이 표시되고 있다.
도 1에 도시한 SDRAM의 구성은 기본적으로 도 27에 도시한 종래의 SDRAM(2000)의 기능부분의 구성과 동일하고, 동일부분에는 동일부호를 인가하여 그 설명을 반복하지 않는다.
종래의 SDRAM(2000)의 구성과, 실시예1의 SDRAM(1000)의 구성과의 다른 점은 제어신호를 발생하는 회로구성에 있다.
도 1을 참조하면, 제어신호 발생부는 X어드레스 버퍼(65)와, Y어드레스 버퍼(66)와, Y어드레스 오퍼레이션회로(68)와, 모드 설정회로(81)와, 내부열 어드레스셀렉터(83),(84)와, 제 1의 제어신호 발생회로(62)와, 제 2의 제어신호 발생회로(63)와, 클럭카운터(64)를 포함한다.
제 1의 제어신호 발생회로(62)는 외부에서 인가되는 제어신호, 즉 외부 로우 어드레스 스트로브 신호 ext./RAS, 외부 컬럼 어드레스 스트로브 신호 ext./CAS, 칩 셀렉트 신호 ext./CS 및 외부 기입 인에이블 신호(기입 허가신호) ext./WE를 외부 클럭신호 CLK에 동기하여 페치하여, 내부 제어신호 φMS, φxa, φya, φW, φO, φR 및 φC를 발생한다.
제 2의 제어신호 발생회로(63)는 뱅크 지정신호 BA 및 BB와, 외부로부터의 어드레스 신호의 최하위 비트의 Y0과, 내부 제어신호 φW, φO, φR 및 φC와, 후에 설명하는 모드 설정회로(81)로부터의 신호 및 클럭카운터(64)의 출력에 응답하여, 뱅크 A 및 뱅크 B를 각각 독립적으로 구동하기 위한 제어신호를 출력한다. 즉, 제 2의 제어신호 발생회로(63)는 등화회로 활성화신호 φWEQA0(뱅크 A0에 대응), φWEQAl(뱅크 A1에 대응) 및 φWEQB0(뱅크 B0에 대응), φWEQBl(뱅크 B1에 대응), 센스 앰프 활성화신호 φSAA 및 φSAB, 기입버퍼 활성화신호 φWBA0, φWBA1, φWBB0 및 φWBB1와, 기입용 레지스터 활성화신호 φRwA0, φRwA1, φRwB0 및 φRwB1와, 셀렉터 제어신호 φSEA 및 φSEB와, 입력 버퍼 활성화신호 φWDBA 및 φWDBB와, 판독 프리 앰프 활성화신호 φRBA0, φRBA1, φRBB0 및 φRBB1와, 판독용 레지스터 활성화신호 φRrA0, φRrA1, φRrB0 및 φRrB1와, 출력버퍼 활성화신호 φOUTA 및 φOUTB를 발생한다.
X어드레스 버퍼(65)는 내부 제어신호 φxa에 응답하고, 외부 어드레스 신호 ext./A0내지 ext./Ai를 페치하여, 내부 어드레스 신호 X0∼Xj와, 뱅크선택신호 BA 및 BB를 발생한다.
Y어드레스 버퍼(66)는 내부 제어신호 φya에 응답하여 활성화되어, 열 선택선을 지정하기 위한 내부열 선택신호 Y0∼Yk를 출력한다.
Y어드레스 오퍼레이션회로(68)는 모드 설정회로(81)로부터의 모드 설정신호 MBL1∼MBL8에 따라서, 2비트 프리페치 동작이 지정되어 있는 경우에, 클럭신호 CLK에 의해 제어되고 Y어드레스 버퍼(66)의 출력신호를 수신하여, 선택되는 열 어드레스에 대응하는 열 선택신호 YE1∼YEk 및 Y01∼Y0k를 출력한다.
한편, Y어드레스 카운터회로(82)는 모드 설정회로(81)로부터의 모드 설정신호 MFL에 따라서, 페이지 모드가 지정되어 있는 경우에, 클럭신호 CLK에 의해 제어되어, 선택된 행과 교차하는 모든 열을 선택하는 열 선택신호를 출력한다.
Y셀렉터(83) 및 (84)는 후에 설명하는 바와 같이, 동작모드에 따라서 Y어드레스 오퍼레이션회로(68) 및 Y어드레스 카운터회로(82)로부터의 출력신호를 선택적으로 출력한다.
도 2∼6은 도 1에 도시한 모드 설정회로(81)의 구성을 설명하기 위한 회로도이다.
도 2는 버스트 길이가 1비트인 경우에 활성화되는 제어신호 MBL1을 출력하는 회로구성을 도시하고, 도 3은 버스트 길이가 2비트인 경우에 활성화되는 제어신호 MBL2를 출력하는 회로구성을 도시하며, 도 4는 버스트 길이가 4비트인 경우에 활성화되는 제어신호 MBL4를 출력하는 회로구성을 도시하고, 도 5는 버스트 길이가 8비트인 경우에 활성화되는 제어신호 MBL8을 출력하는 회로구성을 도시하며, 도 6은 페이지 모드가 지정된 경우에 활성화되는 제어신호 MFL을 출력하는 회로구성을 각각 도시한다.
제어신호 MBL1∼MBL8 및 제어신호 MFL은 외부 클럭신호의 상승 에지에 있어서, 칩 셀렉트신호/CS, 외부 행 어드레스 스트로브 신호 ext./RAS, 외부 열 어드레스 스트로브 신호 ext./CAS 및 외부 기입 인에이블 신호 ext./WE가 모두 활성 상태(L레벨)인 경우에, 외부 어드레스 신호의 소정의 비트 데이터의 조합에 의해 결정된다.
즉, 도 2를 참조하면, 신호 φMS는 외부 클럭신호 CLK의 상승 에지에 있어서, 신호 ext./CS, 신호 ext./RAS, 신호 ext./CAS 및 신호 ext./WE가 모두 활성 상태인 경우에 H레벨로 되는 신호이다.
이 때, 외부 어드레스 신호의 하위 3비트의 ext.A0∼ext.A2가 모두 0인 경우는 이들의 외부 어드레스 신호의 하위 3비트를 각각 입력으로서 받는 반전회로(400,402 및 404)의 출력은 모두 H레벨로 된다. 이에 따라서, 신호 φMS 및 반전회로(400∼404)의 출력을 입력으로서 받는 4입력 NAND 회로(406)의 출력은 L레벨로 되고, 이 4입력 NAND 회로(406)의 출력을 수신하여 유지하는 래치회로(408)의 출력신호의 신호 MBL1은 활성 상태인 H레벨로 된다.
마찬가지로 해서, 도 3을 참조하면, 신호 φMS가 활성 상태(H레벨)로 되는 시점에서, 외부 어드레스 신호(ext.A0, ext.A1, ext.A2) ＝ (1, 0, 0)인 경우는 신호 φMS, 외부 어드레스 신호 ext.A0, 신호 ext.A1을 입력으로서 받는 인버터회로(410)의 출력 및 신호 ext.A2를 입력으로서 받는 인버터(412)의 출력을 입력으로서 받는 4입력 NAND 회로(414)의 출력신호는 L레벨로 되어, NAND 회로(414)의 출력을 받는 래치회로(416)의 출력신호 MBL2는 활성 상태(H레벨)로 된다.
또한, 도 4를 참조하면, 신호 φMS가 활성 상태로 되는 시점에서, (ext.A0, ext.A1, ext.A2) ＝ (0, 1, 0)인 경우는 신호 φMS, 신호 ext.A0을 입력으로서 받는 인버터(418)의 출력, 신호 ext.A1 및 신호 ext.A2를 입력으로서 받는 인버터회로(420)의 출력의 4개를 입력신호로서 받는 4입력 NAND 회로(422)의 출력은 L레벨로 된다. 이에 따라서, NAND 회로(422)의 출력을 받는 래치회로(424)의 출력신호 MBL4는 활성 상태(H레벨)로 된다.
도 5를 참조하면, 신호 φMS가 활성 상태로 되는 시점에서, (ext.A0, ext.A1, ext.A2) ＝ (1, 1, 0)인 경우는 신호 φMS, 신호 ext.A0, 신호 ext.A1 및 신호 ext.A2를 입력으로서 받는 인버터회로(426)의 출력의 4개를 입력신호로서 받는 4입력 NAND 회로(428)의 출력은 L레벨로 된다. 이에 따라서, NAND 회로(428)의 출력을 받는 래치회로(430)의 출력신호 MBL8은 활성 상태(H레벨)로 된다.
즉, 외부 어드레스 신호의 하위 비트 ext.A0∼ext.A2의 조합에 따라서, 2비트 프리페치 동작시의 버스트 길이를 제어하는 내부 제어신호 MBL1∼MBL8을 선택적으로 활성 상태로 하는 것이 가능하다.
도 6을 참조하면, 신호 φMS가 활성 상태로 되는 시점에서, (ext.A0, ext.A1,ext.A2) ＝ (1, 1, 1)인 경우는 신호 φMS, 신호 ext.A0, 신호 ext.A1 및 신호 ext.A2를 입력으로서 받는 4입력 NAND 회로(432)의 출력레벨은 L레벨로 된다. 이에 따라서, NAND 회로(432)의 출력을 받는 래치회로(432)의 출력신호 MFL은 활성 상태(H레벨)로 된다.
즉, 외부 어드레스 신호의 하위 3비트의 조합이 (1, 1, 1)인 경우는 풀 페이지 모드동작을 지정하는 내부 제어신호 MFL이 활성 상태로 된다.
도 7은 제 2의 제어신호 발생회로(63)에 포함되어, Y셀렉터(83) 및 (84)를 선택적으로 동작시키기 위한 제어신호 YSEL을 출력하는 셀렉터 제어신호 발생회로(500)의 구성을 도시하는 회로도이다.
셀렉터 제어신호 발생회로(500)는 신호 MBL1, 신호 MBL2, 신호 MBL4, 신호 MBL8 및 신호 MFL을 인버터(502)에 의해 반전한 신호의 5개를 입력신호로 하는 5입력 NOR 회로를 포함한다. 이 5입력 NOR 회로의 출력이 셀렉터 제어신호 YSEL로서 출력된다.
따라서, 신호 YSEL은 신호 MBL1∼신호 MBL8이 모두 불활성 상태(L레벨)이고, 신호 MFL이 활성 상태(H레벨)인 경우, 바꿔 말하면 외부로부터의 제어신호에 따라서 페이지 모드가 지정되어 있는 경우에만 활성 상태(H레벨)로 된다.
도 8은 Y셀렉터회로(83) 또는 (84)의 구성을 도시하는 회로도이다.
Y셀렉터회로(83) 및 (84)는 각각 동일한 회로구성을 갖고 있다.
Y셀렉터회로(83)는 Y어드레스 오퍼레이션회로(68)로부터의 출력을 수신하여, 신호 YSEL이 불활성 상태(L레벨)에 있어서 도통상태로 되는 전송게이트(832)와, Y어드레스 카운터회로(82)로부터의 출력을 수신하여, 신호 YSEL이 활성 상태(H레벨)에 있어서 도통상태로 되는 전송게이트(834)를 포함한다. 따라서, Y셀렉터회로(83)로부터는 페이지 모드에 있어서는 Y어드레스 카운터회로(82)로부터의 출력이, 그 이외의 경우는 Y어드레스 오퍼레이션회로(68)로부터의 출력이 각각 선택적으로 출력된다.
2비트 프리페치 동작을 위한 회로구성
도 9는 도 1에 도시한 Y 어드레스 오퍼레이션회로(68)의 구성을 도시하는 개략 블럭도이다.
Y어드레스 오퍼레이션회로(68)는 외부 클럭신호 ext.CLK에 따라서, 내부 클럭신호 발생회로(도시하지 않음)에 의해 발생되는 클럭신호 CLK 및 제어신호 φya를 수신하고, 클럭신호 CLK를 2배주(倍周)한 신호 CLK1을 출력하는 클럭 배주회로(682)와, 클럭신호 CLK1 및 신호 φya에 의해 제어되어, 신호 φya가 활성화된 시점에서의 외부 어드레스 신호 ext.A0, ext.A1, ext.A2의 값에 따라서, 기수열 신호 YO1 및 YO2와 우수열 신호 YE1 및 YE2를 출력하는 열 어드레스 발생회로(684)를 포함한다.
도 10은 도 9에 도시한 클럭 배주회로(682) 및 열 어드레스 발생회로(684)의 동작을 설명하기 위한 타이밍차트이다.
시각 t0에 있어서의 외부 클럭신호 ext.CLK의 상승 에지에 응답하여, 내부 클럭신호 CLK가 활성화(H레벨)로 변화한다. 한편, 프리페치 동작이 지정되어 있는 경우, 시각 tO에서의 외부 클럭신호 ext.CLK의 상승 에지에 응답하여, 내부 제어신호 φya가 활성화(H레벨)로 변화한다. 이에 따라서, 클럭 배주회로(682)는 클럭신호 CLK의 카운트동작을 개시함과 동시에, 신호 φya의 상승 에지에 응답하여, 열 어드레스 발생회로(684)로부터 외부 어드레스 신호 ext.A0∼ext.A2에 대응한 열 선택신호 YO1, YO2, YE1, YE2가 출력된다.
여기서, 기수번째의 열 어드레스를 지정하기 위한 열 선택신호 YO1, YO2는 예를들면, 메모리 셀 어레이 뱅크 A1중의 대응하는 열을 선택하는 것으로서, 외부에서 인가된 어드레스 신호 ext.A1 및 ext.A2의 값과 항상 동일하다. 한편,우수열 어드레스 지정용의 열 선택신호 YEl, YE2는 외부에서 페치된 열 어드레스 신호 ext.A0이 L레벨로서, 열 어드레스가 우수일 때는 외부에서 페치된 열 어드레스 신호 ext.A1 및 ext.A2의 값과 각각 동일하다. 그러나, 외부에서 페치된 열 어드레스 신호 ext.A0이 H레벨로서, 어드레스가 기수일 때는 1개 증가된 값에 대응한다. 예를들면, 컬럼 어드레스 스트로브 신호/CAS의 활성화시에 페치된 열 어드레스 신호 ext.A0, ext.A1, ext.A2가 모두 0인 경우는 YO1, YO2 및 YE1, YE2도 모두 0이다.
한편, 어드레스 신호가 (ext.A0, ext.A1, ext.A2) ＝ (1, 0, 0)인 경우는 YO1＝YO2＝0, YE1＝1 및 YE2＝0으로 된다.
예를들면, 버스트 길이가 4일 때는 신호(ext.A0, ext.Al) ＝ (1, 1)인 경우는 YO1＝1, YE1＝0, YO2, YE2는 각각 외부에서 페치된 열 어드레스 신호 ext.A2와 동일한 값으로 된다.
여기서, 도 11은 버스트 길이가 4인 경우에 있어서, 도 10 중의 시각 t0에 있어서의 어드레스 신호(ext.A0, ext.A1)와 YO1, YE1의 값과의 관계 및 도 10 중의 시각 t1∼시각 t3에 있어서의 YO1, YE1의 값의 변화를 도시한 도면이다.
한편, 버스트 길이가 8인 경우는 외부에서 페치된 열 어드레스 신호(ext.A0, ext.A1, ext.A2) ＝ (1, 1, 0)일 때는 YO1＝1, YO2＝0 및 YE1＝0, YE2＝1로 된다.
여기서, 도 12는 버스트 길이가 8인 경우에 있어서, 도 10 중의 시각 t0에 있어서의 어드레스 신호(ext.A0, ext.A1, ext.A2)와 YO1, YO2, YE1 및 YE2의 값과의 관계 및 도 10 중의 시각 t1∼시각 t7에 있어서의 YO1, YO2, YE1 및 YE2의 값의 변화를 도시한 도면이다.
다시 도 10,도 11 및 도 12를 참조하면, 시각 t1에 있어서의 외부 클럭신호 ext.CLK의 상승 에지에 응답하여 내부 클럭신호 CLK가 활성화하고, 이에 따라서 클럭 배주회로(682)가 내부 클럭신호 CLK1을 활성화한다(H레벨).
신호 CLK1의 활성화에 따라서, 지정된 버스트 길이에 대응하여 시각 t0에 있어서 페치된 어드레스 신호(ext.A0, ext.A1, ext.A2)에 의해 설정된 YO1, YO2, YE1 및 YE2의 값으로부터, 도 11 또는 도 12에 도시하는 바와 같이 YO1, YO2, YE1 및 YE2가 변화한다.
단, 상술한 바와 같이, 버스트 길이가 4인 경우, YO2, YE2는 각각 외부에서 페치된 열 어드레스 신호 ext.A2와 동일한 값으로서 변화하지 않는다. 또한, 버스트 길이가 4인 경우, 최종적으로는 시각 t3에 있어서도, YO1, YO2, YE1 및 YE2가 변화하는 것은, 실제의 동작(實動作)에는 관계하지 않는다.
버스트 길이가 4인 경우(신호 MBL4＝1의 경우), 이상에서 각 뱅크 A0 및 A1에 대하여 2개씩의 어드레스가 선택되는 것으로 되어, 후에 설명하는 바와 같이 1개의 데이터 입출력 단자 DQi당 합계 4비트분의 데이터가 판독되는 것으로 된다.
버스트 길이가 8인 경우(신호 MBL8＝1인 경우)는 또한, 시각 t3 및 시각 t5에 있어서의 외부 클럭신호 ext.CLK의 상승 에지에 응답하여, 내부 클럭신호 CLK가 활성화하고, 이에 따라서 클럭 배주회로(682)가 내부 클럭신호 CLK1을 각각의 시각에서 활성화한다(H레벨).
신호 CLK1의 활성화에 따라서, 직전의 YO1, YO2, YE1 및 YE2의 값으로부터, 도 12에 도시하는 바와 같이 YO1, YO2, YE1 및 YE2가 시각 t3 및 t5에 있어서 변화한다.
최종적으로는 시각 t7에 있어서도, YO1, YO2, YE1 및 YE2가 변화하지만, 실제의 동작에는 관계하지 않는다.
도 13은 열 어드레스 발생회로(684)에 있어서의 내부 제어 클럭신호 CLKD, ZCLKD를 출력하는 제 1의 제어 클럭 발생회로(6840)와, 내부 제어 클럭신호 CLKDD 및 ZCLKDD를 출력하는 제 2의 제어 클럭 발생회로(6842)의 구성을 도시하는 회로도이다.
제 1의 제어 클럭 발생회로(6840)는 신호 MBL4 및 신호 MBL8을 입력으로서 받는 OR 회로(6844)와, OR 회로(6844)의 출력 및 클럭 배주회로로부터의 신호 CLK1을 수신하여 내부 제어 클럭신호 ZCLKD를 출력하는 NAND 회로(6846)와, NAND 회로(6846)의 출력을 수신하여 신호 CLKD를 출력하는 인버터(6848)를 포함한다.
제 2의 제어 클럭 발생회로(6842)는 신호 MBL8 및 신호 CLK1을 입력으로서 수신하여 신호 ZCLKDD를 출력하는 NAND 회로(6850)와, NAND 회로(6850)의 출력을 수신하여 신호 CLKDD를 출력하는 인버터(6852)를 포함한다.
도 14는 도 9에 도시한 열 어드레스 발생회로(684)에 있어서, 내부 제어 클럭신호 CLKD, ZCLKD, CLKDD 및 ZCLKDD로 제어되어, 열 선택신호 YO1, YO2, YE1 및 YE2를 입출력하는 회로의 구성을 도시하는 회로도이다.
제 1의 기수열 선택신호 발생회로(6860)는 외부 어드레스 신호 ext.A1을 수신하고 신호 φya, 신호 CLKD, ZCLKD에 의해 제어되어, 기수열 선택신호 Y01을 출력한다.
즉, 제 1의 기수열 선택신호 발생회로(6860)는 외부 어드레스 신호 ext.A1을 받는 인버터(6870)와, 인버터(6870)의 출력을 수신하여 신호 φya의 활성화에 따라 활성화되는 클럭형 인버터회로(6872)와, 클럭형 인버터회로(6872)의 출력을 수신하여 유지하는 래치회로(6874)와, 래치회로(6874)의 출력을 수신하여 신호 YO1을 출력하는 인버터(6876)와, 신호 YO1을 수신하여 신호 ZCLKD가 활성 상태(신호 CLKD는 불활성 상태의 L레벨)로 되는 데 따라 활성화되는 클럭형 인버터(6878)와, 클럭형 인버터(6878)의 출력을 수신하여 유지하는 래치회로(6880)와, 래치회로(6880)의 출력을 받고, 신호 CLKD가 활성 상태(신호 ZCLKD는 불활성 상태의 L레벨)로 되는 데 따라 활성화되어, 그 출력신호를 래치회로(6874)에 인가하는 클럭형 인버터회로(6882)를 포함한다.
제 2의 기수열 선택신호 발생회로(6862)는 외부 어드레스 신호 ext.A2 및 제 1의 기수열 선택신호 YO1을 수신하고, 신호 φya 및 신호 CLKDD, ZCLKDD에 의해 제어되어, 제 2의 기수열 선택신호 YO2를 출력한다.
즉, 제 2의 기수열 선택신호 발생회로(6862)는 외부 어드레스 신호 ext.A2를 받는 인버터(6890)와, 인버터(6890)의 출력을 수신하여 신호 φya가 활성 상태로 되는 데 따라서 활성화되는 클럭형 인버터회로(6892)와, 클럭형 인버터회로(6892)의 출력을 수신하여 유지하는 래치회로(6894)와, 래치회로(6894)의 출력을 수신하여 신호 YO2를 출력하는 인버터(6896)를 포함한다.
제 2의 기수열 선택신호 발생회로(6862)는 또한, 신호 YO1 및 신호 YO2를 받는 NAND 회로(6900)와, 신호 YO1 및 신호 YO2를 각각 수신하여 반전하는 인버터(6902) 및 (6904)와, 인버터(6902) 및 (6904)의 출력을 입력으로서 받는 NAND 회로(6906)와, NAND 회로(6900) 및 (6906)의 출력을 받는 NAND 회로(6908)와, NAND 회로(6908)의 출력을 수신하여 신호 ZCLKDD의 활성화(H레벨)에 따라서 활성화되는 클럭형 인버터회로(6910)와, 클럭형 인버터회로(6910)의 출력을 수신하여 유지하는 래치회로(6912)와, 래치회로(6912)의 출력을 수신하여 신호 CLKDD의 활성화(H레벨)에 따라서 활성화되고, 그 출력을 래치회로(6894)에 인가하는 클럭형 인버터회로(6914)를 포함한다.
제 1의 우수열 선택신호 발생회로(6864)는 외부 어드레스 신호 ext.A0 및 ext.A1을 수신하여, 신호 φya, 신호 CLKD, ZCLKD에 의해 제어되어, 우수열 선택신호 YE1을 출력한다.
즉, 제 1의 우수열 선택신호 발생회로(6864)는 외부 어드레스 신호 ext.A0 및 ext.A1을 받는 NAND 회로(6920)와, 외부 어드레스 신호 ext.A0 및 ext.A1을 각각 수신하여 반전하여 출력하는 인버터(6922) 및 (6924)와, 인버터(6922) 및 (6924)의 출력을 받는 NAND 회로(6926)와, NAND 회로(6920) 및 (6926)의 출력을 받는 NAND 회로(6928)와, NAND 회로(6928)의 출력을 수신하여 신호 φya의 활성화에 따라서 활성화되는 클럭형 인버터회로(6930)와, 클럭형 인버터회로(6930)의 출력을 수신하여 유지하는 래치회로(6932)와, 래치회로(6932)의 출력을 수신하여 신호 YE1을 출력하는 인버터(6934)와, 신호 YE1을 수신하여 신호 ZCLKD의 활성화에 따라서 활성화되는 클럭형 인버터회로(6936)와, 클럭형 인버터회로(6936)의 출력을 수신하여 유지하는 래치회로(6938)와, 래치회로(6938)의 출력을 수신하여 신호 CLKD의 활성화에 따라서 활성화되고, 그 출력을 래치회로(6932)에 인가하는 클럭형 인버터회로(6940)를 포함한다.
제 2의 우수열 선택신호 발생회로(6866)는 외부 어드레스 신호 ext.A0, ext.A1, ext.A2 및 신호 YE1을 수신하고 신호 φya 및 신호 CLKDD, 신호 ZCLKDD로 제어되어, 제 2의 우수열 선택신호 YE2를 출력한다.
즉, 제 2의 우수열 선택신호 발생회로(6866)는 외부 열 어드레스 신호 ext.A0 및 ext.A1을 받는 NAND 회로(6950)와, NAND 회로(6950)의 출력을 수신하여 반전하는 인버터(6952)와, 인버터(6952)의 출력 및 외부 어드레스 신호 ext.A2를 입력으로서 받는 NAND 회로(6954)와, 신호 ext.A2를 수신하여 반전하는 인버터(6956)와, NAND 회로(6950)의 출력 및 인버터(6956)의 출력을 입력으로서 받는 NAND 회로(6958)와, NAND 회로(6954) 및 (6958)의 출력을 받는 NAND 회로(6960)와, NAND 회로(6960)의 출력을 수신하여 신호 φya의 활성화에 따라서 활성화되는 클럭형 인버터(6962)와, 클럭형 인버터(6962)의 출력을 수신하여 유지하는 래치회로(6964)와, 래치회로(6964)의 출력을 수신하고 반전하여 신호 YE2를 출력하는 인버터(6966)를 포함한다.
제 2의 우수열 선택신호 발생회로(6866)는 또한, 신호 YE1 및 YE2를 받는 NAND 회로(6968)와, 신호 YE1 및 신호 YE2를 각각 수신하고 반전하여 출력하는 인버터(6970) 및 (6972)와, 인버터(6970) 및 (6972)의 출력을 받는 NAND 회로(6974)와, NAND 회로(6968) 및 (6974)의 출력을 받는 NAND 회로(6976)와, NAND 회로(6974)의 출력을 수신하여 신호 ZCLKDD의 활성화에 따라서 활성화되는 클럭형 인버터(6978)와, 클럭형 인버터(6978)의 출력을 수신하여 유지하는 래치회로(6980)와, 래치회로(6980)의 출력을 수신하여 신호 CLKDD의 활성화에 따라서 활성화되고,그 출력을 래치회로(6964)에 인가하는 클럭형 인버터(6982)를 포함한다.
다음에, 제 1 및 제 2의 기수열 선택신호 발생회로(6860) 및 (6862)와 제 1 및 제 2의 우수열 선택신호 발생회로(6864) 및 (6866)의 동작에 대하여 간단히 설명한다.
도 27에 있어서 설명한 바와 같이, 제어 클럭 발생회로(6840)는 버스트 길이4 또는 8이 지정되어 신호 MBL4 또는 신호 MBL8가 활성 상태일 때에, 신호 CLK1에 따라서 서로 상보적인 내부 제어 클럭신호 CLKD 및 ZCLKD를 출력한다.
따라서, 버스트 길이 4 또는 8이 지정되어 있는 경우, 제 1의 기수열 선택신호 발생회로(6860)는 신호 φya의 활성화에 따라서, 외부 어드레스 신호 ext.A1의 값을 래치회로(6874)에 저장한다. 이 사이클에 있어서는 도 10에 있어서 설명한 바와 같이, 신호 CLK1은 불활성 상태이고, 신호 CLKD는 L레벨, 신호 ZCLKD는 H레벨로 되어 있어, 클럭형 인버터회로(6878)는 활성 상태로 되어 있다. 따라서, 래치회로(6880)는 래치회로(6874)에 유지된 외부 어드레스 신호 ext.A1을 반전한 값을 유지하는 것으로 된다. 계속해서, 외부 클럭신호 ext.CLK의 상승에 따라서, 신호 CLK1이 활성 상태로 되면, 그것에 따라서 신호 ZCLKD는 L레벨로, 신호 CLKD는 H레벨로 변화한다. 이에 따라서, 래치회로(6880)에 유지되어 있던 데이터가 클럭형 인버터회로(6882)에 의해 반전된 값이 래치회로(6874)에 인가된다. 따라서, 래치회로(6874)에 초기적으로 유지되어 있던 값이 반전되어, 신호 Y01이 출력되는 것으로 된다.
이상의 동작은 도 10에 있어서, 시각 t0∼시각 t1의 사이클에 있어서, 신호 YO1이 외부 어드레스 신호 ext.A1의 값을 유지하여, 시각 t1∼시각 t2의 사이클에 있어서, 그 값을 반전시키는 것에 대응하고 있다.
다음에, 제 2의 기수열 선택신호 발생회로(6862)는 신호 φya의 활성화에 따라서, 외부 어드레스 신호 ext.A2의 값을 래치회로(6894)에 저장하고, 따라서, 인버터(6896)로부터 신호 YO2를 출력한다. 따라서, 이 시점에서는 신호 YO2의 값은 외부 어드레스 신호 ext.A2의 값과 동일하다.
한편, NAND 회로(6908)로부터 출력되는 신호의 레벨은 신호 YO1 및 신호 YO2가 모두 0레벨이던가 또는 1레벨인 경우에만 H레벨로 된다.
따라서, 외부 어드레스 신호 ext.A0이 0으로서, 외부 어드레스 신호가 우수인 경우는 래치회로(6932)에는 외부 어드레스 신호 ext.A1의 반전 신호가 유지되어, 신호 YE1로서는 외부 어드레스 신호 ext.A1의 값이 그대로 출력된다. 이에 대하여, 외부 어드레스 ext.A0이 1로서, 외부 열 어드레스가 기수인 경우는 래치회로(6932)에는 신호 ext.A1과 동일레벨의 데이터가 유지되고, 신호 YE1로서는 신호 ext.A1을 반전한 레벨이 출력되는 것으로 된다.
이 초기적으로 설정된 신호 YE1의 값은 도 7에 있어서 시각 t0∼시각 t1의 사이클에 있어서는 신호 CLK1이 불활성 상태이고, 신호 CLKD도 불활성 상태인 것에 따라서, 클럭형 인버터회로(6936)는 활성 상태이기 때문에, 래치회로(6938)에도 유지된다.
계속해서, 도 10에 있어서 시각 t1∼시각 t2의 사이클에서 신호 CLK1이 활성화하는 데 따라서, 래치회로(6938)에 유지된 데이터는 클럭형 인버터회로(6940)가 활성화되는 것에 의해, 래치회로(6932)에 반전되어 인가된다.
요컨대, 도 10에 있어서의 시각 t0∼시각 t1의 사이클에 있어서 신호 YE1의 레벨이 반전하는 것으로 된다. 이후는 순차적으로 신호 CLK1의 활성화에 따라서, 제 1의 열 선택신호 YE1의 값이 반전하는 것으로 된다.
계속해서, 제 2의 우수열 선택신호 발생회로(6866)의 동작에 대하여 설명한다.
도 15는 제 2의 우수열 선택신호 발생회로(6866)의 구성중, NAND 회로(6960)가 출력하는 신호의 레벨과 외부 어드레스 신호 ext.A0, extA1 및 ext.A2와의 관계를 도시한 도면이다. 이 값이 신호 φya의 활성화에 따라 래치회로(6964)에서 반전하여 유지되고, 또한 인버터(6966)에 의해 반전되어, 즉 NAND 회로(6960)의 출력값과는 반전된 값으로 되어, 신호 YE2로서 출력된다.
도 15를 참조하면, 외부 어드레스 신호 ext.A0이 0으로서, 외부 열 어드레스가 우수인 경우는 신호 YE2는 신호 ext.A2의 값과 일치하고 있다.
한편,신호 ext.A0이 1로서, 외부 열 어드레스가 기수인 경우, 신호 YE2는 어드레스값 ext.A0, ext.Al, ext.A2로 표현되는 값을 1 증분한 경우의 ext.A2의 값과 일치하고 있다.
이상과 같이 하여, 초기적으로 설정된 신호 YE2의 값은 도 10∼도 12에 도시한 바와 같이, 그 값을 변화시킨다.
도 16은 본 발명의 실시예 1의 SDRAM(1000)의 메모리 셀 어레이, 메모리 셀 어레이로부터 데이터를 판독할 때의 국부 IO선쌍 및 전역 IO선쌍의 구성을 도시하는 회로 블럭도이다.
2조(組)의 전역 IO선쌍 GIO0 및 GIO1, 국부 IO선쌍 LIO0 및 LIO1과 클럭선택스위치 PS0 및 PS1이 마련된다. 2조의 국부 IO선쌍 LIO0 및 LIO1에 대하여, 신호 φWEQA0 및 신호 φWEQA1에 의해 각각 독립적으로 제어되는 2조의 국부 IO선쌍 등화회로 EQL0 및 EQL1이 마련된다.
2조의 비트선쌍 BLP0 및 BLP1에 각각 대응하여 열 선택선 CSL0 및 CSL1이 배치되어 있다. 열 선택선 CSL0에 의해 선택되는 비트선쌍 BLP0은 예를들면, 메모리 셀 어레이 뱅크 A0에 속하고, 열 선택선 CSL1에 의해 선택되는 비트선쌍 BLP1은 예를들면 메모리 셀 어레이 뱅크 A1에 속해 있다.
즉, 메모리 셀 어레이는 우수번째의 열로 구성되는 메모리 셀 어레이 뱅크 A0과, 기수번째의 열로 구성되는 메모리 셀 어레이 뱅크 A1로 분할되어 있는 것으로 된다.
비트선쌍 BLP0은 열 선택게이트 CSG0을 거쳐 국부 IO선쌍 LIO0과 접속하고, 비트선쌍 BLP1은 열 선택게이트 CSG1을 거쳐 국부 IO선쌍 LIO1에 접속되어 있다.
국부 IO선쌍 LIO0은 또한, 블럭 선택 스위치 BS0을 거쳐서, 전역 IO선쌍 GIO0과 접속하고, 국부 IO선쌍 LIO1은 블럭 선택 스위치 BS1을 거쳐서, 전역 IO선쌍 GIO1과 접속하고 있다.
도 1에 있어서 설명한 바와 같이, 이 전역 IO선쌍 GIO0은 판독 프리앰프 A0과 접속하고, 전역 IO선쌍 GIO1은 판독 프리앰프 A1과 접속하고 있다.
도 17은 실시예 1의 SDRAM과 2비트 프리페치 동작을 설명하기 위한 타이밍차트이다.
시각 t0에 있어서, 외부 클럭신호 ext.CLK가 상승하는 에지에 있어서, 칩 셀렉트신호 ext./CS, 외부 행 어드레스 스트로브 신호 ext./RAS, 외부 열 어드레스 스트로브 신호 ext./CAS 및 외부 기입 인에이블 신호 ext./WE가 모두 활성 상태(L레벨)인 것에 따라서, 도 2에 도시한 제 1의 제어신호 발생회로는 제어신호 φMS를 활성 상태(H레벨)로 한다.
도 2∼도 6에 있어서 설명한 바와 같이, 이 신호 φMS의 활성화의 시점에서의 외부 어드레스 신호 ext.A0∼ext.A2의 조합에 따라서, 2비트 프리페치 동작 및 버스트 길이의 설정이 실행된다. 즉, 외부 어드레스 신호 ext.A0∼ext.A2의 조합에 따라서, 버스트 길이가 1비트, 2비트, 4비트 또는 8비트의 값으로 설정된다.
또한, CAS 레이턴시(CAS가 활성화하고 나서 데이터가 출력되기 시작하기까지의 사이클수)는 모드 세트 사이클(외부 클럭신호 ext.CLK가 상승할 때에 칩 셀렉트신호 ext./CS, 외부 행 어드레스 스트로브 신호 ext./RAS, 외부 열 어드레스 스트로브 신호 ext./CAS 및 외부 기입 인에이블 신호 ext./WE가 모두 L레벨로, 제어신호φMS가 H레벨로 되었을 때)의 ext.A4, ext.A5, ext.A6의 값에 의해 결정된다.
예를들면, (ext.A4, ext.A5, ext.A6) ＝ (1, 0, 0)의 경우, CAS 레이턴시＝1, (ext.A4, ext.A5, ext.A6) ＝ (0, 1, 0)의 경우, CAS 레이턴시＝2, (ext.A4, ext.A5, ext.A6) ＝ (1, 1, 0)의 경우, CAS 레이턴시＝3 과 같이 지정된다.
이하에서는 CAS 레이턴시 ＝ 3 이 지정되어 있는 것으로 한다.
시각 t2에 있어서의 외부 클럭신호 ext.CLK의 상승 에지에 있어서, 칩 셀렉트신호 ext./CS 및 외부 행 어드레스 스트로브 신호 ext./RAS가 함께 활성 상태(L레벨)로서, 외부 기입 인에이블 신호 ext./WE 및 외부 열 어드레스 스트로브 신호 ext.CAS가 불활성 상태(H레벨)인 것에 따라서, 데이터 판독모드가 지정되어, 도 1에 도시한 제 1의 제어신호 발생회로는 내부 제어신호 φxa를 활성 상태로 한다. 이에 따라서, 외부에서 인가된 어드레스 신호에 따라서, 선택된 워드선의 전위레벨 WL이 선택상태(H레벨)로 변화한다. 그 후, 센스앰프 활성화신호 φSAA 또는 φSAB가 활성 상태(H레벨)로 되어, 선택된 메모리 셀로부터의 데이터가 센스 앰프에 의해 증폭된다.
계속해서, 시각 t5(도 10에 있어서는 시각 t0에 상당)에 있어서의 외부 클럭신호 ext.CLK의 상승 에지에 있어서, 칩 셀렉트신호 ext./CS 및 외부 열 어드레스 스트로브 신호 ext./CAS가 모두 활성 상태(L레벨)이고, 신호 ext./RAS 및 신호 ext./WE가 H레벨인 것에 따라서, 외부에서 열 어드레스의 페치 및 데이터의 출력동작이 실행된다. 이에 따라서, 도 1에 도시한 제 1의 제어신호 발생회로는 내부 제어신호 φR 및 φya를 모두 활성 상태로 한다.
신호 φya의 활성화에 따라서, 도 12에 있어서 설명한 바와 같이, 기수열 선택신호 YO1 및 YO2와 우수열 선택신호 YE1 및 YE2가 선택된 열에 대응한 값으로 설정된다.
이 때, 예를들면 ext.A0＝0, 즉 우수 어드레스가 열의 개시(start) 어드레스로서 지정된 것으로 한다. 이 때, Y어드레스 버퍼로부터 출력되는 Y0은 Y0＝L로 된다.
이에 따라서, 선택된 열에 대응하는 열 선택신호 CSL이 활성 상태로 되어, 데이터가 IO선쌍에 출력된다.
또한, 도 1에 도시한 제 2의 제어신호 발생회로로부터의 판독 프리앰프 활성화신호 φRBA0 및 φRBA1이 모두 활성 상태로 되는 것에 의해, IO선쌍에 출력된 판독 데이터가 증폭되어 판독용 레지스터(56a) 및 (56a')의 입력노드에 인가된다.
계속해서, 시각 t6에 있어서의 외부 클럭신호 ext.CLK의 상승 에지에 따라서, 제 2의 제어신호 발생회로(63)로부터 출력되는 판독용 레지스터 활성화신호 φRrA0가 활성 상태로 되고, 이에 따라서, 판독용 레지스터(56a)에 판독된 데이터가 저장된다.
시각 t7에 있어서의 외부 클럭신호 ext.CLK의 상승 에지에 응답하여, 제 2의 제어신호 발생회로(63)로부터 출력되는 판독용 레지스터 활성화신호 φRrA1의 활성화에 따라서, 판독 프리앰프(55a')로부터 출력되는 판독 데이터가 판독용 레지스터(56a')에 저장된다.
한편,시각 t7에 있어서는 셀렉터 제어신호 φSEA가 L레벨인 것에 따라서, 셀렉터(70a)는 판독용 레지스터(56a)에서 출력되는 신호를 수신하여 출력버퍼(57a)에 출력한다. 이에 따라서, 출력버퍼(57a)는 제 2의 제어신호 발생회로(63)로부터 출력되는 출력버퍼 활성화신호 φOUTA의 활성화에 따라서, 데이터 입출력 단자 DQi에 판독용 레지스터(56a)에 저장되어 있는 판독 데이터를 출력한다.
한편,시각 t6∼시각 t7의 사이클에 있어서, 기수열 선택신호 YO1 및 우수열 선택신호 YE1의 값이 갱신되고, 따라서 대응하는 열 선택신호 CSL이 시각 t7∼시각 t8의 사이클에서 활성 상태로 된다. 이 선택된 열로부터의 판독 데이터는 판독 프리앰프 활성화신호 φRBA0 및 φRBA1이 다시 활성 상태로 되는 데 따라서, 판독 프리앰프(55a) 및 (55a')에 의해 각각 증폭된다.
시각 t8에 있어서의 외부 클럭신호 ext.CLK의 상승 에지에 있어서, 셀렉터 제어신호 φSEA가 H레벨로 되어 있는 데 따라서, 셀렉터(70a)는 판독 레지스터(56a')에 유지되어 있는 2번째의 판독 데이터를 선택하여 출력버퍼(57a)에 인가한다. 출력버퍼(57a)는 출력버퍼 활성화신호 φOUTA의 활성화에 따라서, 대응하는 데이터 입출력 단자 DQi에 2번째의 판독 데이터를 출력한다.
한편, 시각 t7∼시각 t8의 사이클에 있어서, 판독 프리앰프(55a)에 의해 증폭된 데이터는 시각 t8∼시각 t9의 사이클에 있어서, 제 2의 제어신호 발생회로(63)로부터 출력되는 판독 레지스터 활성화신호 φRrA0의 활성화에 따라서 판독용 레지스터(56a)에 저장된다.
계속해서, 시각 t9에 있어서의 외부 클럭신호 ext.CLK의 상승 에지에 있어서, 셀렉터 제어신호 φSEA가 L레벨인 것에 따라서, 셀렉터(70a)는 판독용 레지스터(56a)에 저장되어 있는 제 3 번째의 판독 데이터를 선택하여 출력버퍼(57a)에 인가한다. 출력버퍼(57a)는 출력버퍼 제어신호 φOUTA의 활성화에 따라서, 대응하는 데이터 입출력 단자 DQi에 3 번째의 판독 데이터를 출력한다.
한편,시각 t9∼시각 t10의 사이클에 있어서, 제 2의 제어신호 발생회로(63)로부터 출력되는 판독 레지스터 활성화신호 φRrA1의 활성화에 따라서, 판독 프리앰프(55a')에 의해 증폭되어 있는 제 4 번째의 판독 데이터가 판독용 레지스터(56a')에 저장된다.
시각 t10에 있어서의 외부 클럭신호 ext.CLK의 상승 에지에 있어서, 셀렉터신호 φSEA가 H레벨인 것에 따라서, 셀렉터회로는 판독용 레지스터(56a')에 저장되어 있는 제 4 번째의 판독 데이터를 선택하여 출력버퍼(57a)에 인가한다. 출력버퍼(57a)는 출력버퍼 활성화신호 φOUTA의 활성화에 따라서, 판독용 레지스터(56a')에 저장되어 있는 제 4 번째의 판독 데이터를 대응하는 데이터 입출력 단자 DQi에 대하여 출력한다.
한편, 시각 t5∼시각 t6에 있어서의 신호 φya의 활성화시에, ext.A0 ＝ 1, 즉 기수 어드레스가 열의 개시(start)어드레스로서 지정된 경우는 Y0＝H로 되고, 도 17에 도시하는 바와 같이 신호 φRBA0 및 φRBA1의 변화하는 사이클의 순서 및 신호 φSEA의 변화가, 우수 어드레스가 지정된 경우와는 반대로 된다.
이에 따라, 시각 t6∼시각 t7에서 신호 φRrA1이 활성화되어 판독 프리앰프 A1의 데이터가 판독용 레지스터 A1에 페치된다.
한편,시각 t7∼시각 t8에서 신호 φRrA0이 활성화되어 판독 프리앰프 A0의 데이터가 판독용 레지스터 A0에 페치된다.
신호 φSEA는 시각 t7∼시각 t8의 신호 φOUTA가 비활성화될 때까지 H로 되고, 판독용 레지스터 A1의 데이터는 시각 t7∼시각 t8의 신호 φOUTA에 동기하여 데이터 입출력 단자 DQi에 출력된다.
시각 t8∼시각 t9에 있어서의 신호 φOUTA의 활성화시에는 신호 φSEA는 L로 되고, 판독용 레지스터 A0의 데이터는 시각 t8∼시각 t9의 신호 φOUTA에 동기하여 데이터 입출력 단자 DQi에 출력된다.
이상 설명한 바와 같이 버스트 길이가 4비트인 경우는 2비트 프리페치 동작이 2회 반복되는 것에 의해, 바꿔 말하면, 판독 프리 앰프 A0 및 A1에 의해 2비트분의 데이터가 동시에 증폭되는 동작이 2회 반복되는 것에 의해, 데이터 입출력 단자 DQi 1개당 4비트의 값이 연속하여 판독되는 것으로 된다.
[파이프라인 동작에 대한 구성]
도 18은 도 1에 도시한 Y어드레스 카운터회로(82)의 구성을 도시하는 개략 블럭도이다.
Y어드레스 카운터회로(82)는 서로 직렬로 접속된 2비트 카운터(820.0∼820.j)를 포함한다. 2비트 카운터(820.0∼820.j)는 각각 초기적으로 대응하는 외부 열 어드레스 신호 ext.A0∼ext.Aj를 신호 φya의 활성기간에 저장하여, 페이지 모드 기간 중은 클럭신호 CLK의 토글주기를 카운트하면서, 대응하는 내부열 어드레스 신호 Y0∼Yj를 출력한다.
2비트 카운터(820.0∼820.j)의 각각에는 신호 CLK 및 신호 MFL을 받는 NAND 회로(822)의 출력신호인 신호 /T와, NAND 회로(822)의 출력을 수신하고, 반전하여 출력하는 인버터(824)의 출력신호 T가 공급되고 있다.
또한, Y어드레스 카운터회로(82)는 신호 φya를 수신하고 반전하여 출력하는 인버터(826)와, 인버터(826)의 출력을 수신하여, 소정시간 지연하여 출력하는 지연단(832)과, 신호 T, 지연단(832)의 출력 및 인버터(826)의 출력을 수신하여 신호/T1을 출력하는 NAND 회로(828)와, NAND 회로(828)의 출력을 수신하고 반전하여 신호 T1을 출력하는 인버터(830)를 포함한다. 신호 T1 및 신호 /T1도, 각각 2비트 카운터(820.0∼820.j)에 공급되고 있다.
도 19는 도 18에 도시한 i번째의 2비트 카운터(820.1)의 구성을 도시하는 회로도이다.
2비트 카운터(820.i)는 i-1번째의 2비트 카운터로부터의 자리수 올림 신호 CL을 받는 인버터(8202)와, 인버터(8202)의 한쪽의 출력을 입력으로서 수신하여 자리수 올림 신호 CU를 출력하는 NAND 회로(8204)와, 신호 Ai를 수신하여 신호 φya의 활성화에 따라서 활성화되는 클럭형 인버터(8224)와, 클럭형 인버터(8224)의 출력을 받는 래치회로(8220)와, 래치회로(8220)의 출력을 수신하여 열 선택신호 Yi를 출력하는 인버터(8222)와, 클럭형 인버터(8224)의 출력을 수신하여 신호 T의 불활성 상태에 있어서 도통상태로 되는 전송게이트(8218)와, 래치회로(8220)의 출력을 수신하여, 신호 CL이 H레벨에 있어서 도통상태로 되는 전송게이트(8208)와, 전송게이트(8208)의 출력노드의 B가 입력노드와 접속하여, 신호 T가 불활성 상태에 있어서 도통상태로 되는 전송게이트(8212)와, 전송게이트(8212)의 출력을 수신하여 유지하는 래치회로(8214)와, 래치회로(8214)의 입력노드 및 출력노드와의 사이에 접속되어, 신호 T의 활성 상태에 있어서 도통상태로 되는 전송게이트(8210)와, 래치회로(8214)의 출력노드와 래치회로(8220)의 입력노드와의 사이에 접속되고, 신호 T1의 활성상태에 있어서 도통상태로 되는 전송게이트(8216)와, 노드 B와 NAND 회로(8204)의 다른 입력노드와의 사이에 접속되어, 신호 CL이 L레벨에 있어서 도통상태로 되는 전송게이트(8206)를 포함한다.
NAND 회로(8204)의 다른 입력노드와 래치회로(8220)를 구성하는 2개의 인버터의 접속노드 A가 접속하고 있다. 또한, 래치회로(8214)를 구성하는 2개의 인버터의 접속노드를 C로 나타내는 것으로 한다.
도 20은 도 18 및 도 19에 도시한 Y어드레스 카운터회로(82)의 동작을 설명하기 위한 타이밍차트이다.
도 20에 있어서는 도 18에 도시한 2비트 카운터중, 내부열 어드레스 신호 Y0, Y1, Y2를 각각 출력하는 2비트 카운터부분의 동작에 대하여만 나타내고 있다. 보다 고위(高位)의 비트에 대응하는 2비트 카운터에 대하여도, 기본적으로 그 동작은 마찬가지이다.
우선, 시각 t0에 있어서, 신호 CLK이 활성화하는 데 따라서 신호 φya도 활성화한다. 이에 따라서, 클럭형 인버터(8224)가 활성 상태로 되어, 대응하는 열 어드레스 신호 Ai의 반전신호가 래치회로(8220)에 유지된다. 즉, 노드 A의 레벨이 어드레스 신호 Ai의 값에 따라서 변화한다. 이 때, A0 카운터 유닛에 있어서는 노드 CL이 접지되어 있기 때문에, 전송게이트(8206)는 상시 도통상태로 되어 있다. 따라서, 노드 A의 레벨변화는 전송게이트(8206)를 거쳐서, 노드 B에 전달된다. 계속해서, 시각 t1에 있어서, 클럭신호 CLK가 불활성 상태로 되는 데 따라서 신호 T도 불활성 상태로 되면, 전송게이트(8212)가 도통상태로 된다. 이에 따라서, 노드 B의 레벨, 즉 노드 A의 레벨이 래치회로(8214)에 유지된다. 이상과 같이 하여, 래치회로(8220)상에 유지된 외부 열 어드레스 신호 Ai에 따라서, A0카운터 유닛은 대응하는 내부 열 어드레스 신호 Y0을 출력한다.
A1카운터 유닛 및 A2카운터 유닛에 있어서도, 각각 마찬가지로 대응하는 외부 열 어드레스 신호 A1 및 A2에 따라서, 내부열 어드레스 신호 Y1 및 Y2가 출력된다.
A0카운터의 노드 A의 레벨변화에 따라서, A0 카운터로부터의 신호 CU가 L레벨로 되면, 이에 따라서, A1 카운터의 신호 CL이 H레벨로 된다. 이에 따라서, A1 카운터 유닛중의 전송게이트(8208)가 도통상태로 된다. 따라서,A1 카운터 유닛중의 래치회로(8220)중에 유지되어 있는 데이터에 따라서, A1 카운터 유닛내의 래치회로(8214)의 유지데이터가 변경된다(즉, 노드 C의 전위레벨이 변화한다).
시각 t2에 있어서의 클럭신호 CLK의 상승 에지에 응답하여, A0 카운터 유닛에 있어서는 노드 C의 레벨에 따라서, 노드 A의 레벨이 반전한다. 이에 따라서, A0 카운터 유닛의 출력신호 CU도 그 레벨을 반전한다.
A0카운터 유닛의 신호 CU의 레벨반전에 따라서, A1 카운터 유닛의 노드 B의 레벨은 A1 카운터 유닛중의 노드 A의 레벨에 따라서 그 레벨을 반전시킨다.
시각 t3에 있어서의 신호 CLK의 불활성화에 따라서, A0 카운터 유닛중의 노드 C의 레벨은 노드 B의 레벨에 따라서 그 레벨을 반전시킨다. 또한, A1 카운터유닛중의 노드 C의 레벨은 A1 카운터 유닛중의 노드 B의 레벨에 따라서 그 레벨을 반전시킨다.
이하, 신호 CLK의 활성화와 불활성화에 따라서, A0 카운터 유닛에 있어서는 노드 A 및 노드 C의 레벨이 반전하고, A0 카운터 유닛중의 노드 A 또는 노드 C의 레벨의 반전에 따라서 A1 카운터 유닛중의 노드 C의 레벨도 반전한다. 이 관계는 A1 카운터 유닛중의 노드 A 및 노드 C의 레벨변화와, A2 카운터 유닛중의 노드 A 및 노드 C의 레벨변화의 대응 관계에도 그대로 적용된다.
따라서, 신호 CLK의 토글주기에 따라서, A0 카운터 유닛은 그 주기를 배주(倍周)한 주기에서 그 출력신호 Y0의 레벨을 반전시키고, A1 카운터 유닛은 또한 신호 Y0을 배주한 주기에서 그 레벨을 반전시키며, 신호 Y2는 신호 Y1을 배주한 주기에서 그 레벨을 반전시키는 것으로 된다.
도 21은 본 발명의 SDRAM(1000)의 파이프라인 동작을 설명하기 위한 타이밍차트이다.
또, 이하에서는 ext.A0 ＝ 0, 즉 우수 어드레스가 열의 개시어드레스로서 지정된 것으로 한다.
시각 t0에 있어서의 외부 클럭신호 ext.CLK의 상승 에지에 있어서, 외부 열 어드레스 스트로브 신호 ext./CAS가 활성 상태(L레벨), 신호 ext./RAS＝H, ext./CS＝L, 외부 기입 인에이블 신호 ext./WE(도시하지 않음)이 불활성 상태인 것에 따라서, 열 어드레스 신호가 페치되고, 또한, 판독동작이 지정되어, 제 1의 제어신호 발생회로(62)로부터 활성인 제어신호 φR이 출력된다.
이에 따라서, 제 2의 제어신호 발생회로(63)는 판독 프리 앰프 활성화신호 φRBA0을 활성화한다. 외부 어드레스에 따라서 선택된 메모리 셀 어레이 뱅크 A0중의 메모리 셀로부터의 판독 데이터가 판독 프리앰프 A0에 의해 증폭된다.
시각 t1에 있어서의 외부 클럭신호 ext.CLK의 상승 에지에 따라서, 제 2의 제어신호 발생회로(63)는 판독용 레지스터 활성화 신호 φRrA0을 활성화하고, 판독용 레지스터 A0 중에 판독 프리 앰프A0에 의해 증폭된 판독 데이터가 저장된다. 한편,제 2의 제어신호 발생회로(63)는 활성인 판독 프리앰프 활성화신호 φRBA1을 출력하고, 이에 따라서, 메모리 셀 어레이 뱅크 A1에 있어서 선택된 메모리 셀로부터의 판독 데이터가 판독 프리 앰프A1에 의해 증폭된다.
시각 t2에 있어서의 외부 클럭신호 ext.CLK의 상승 에지에 응답하여, 제 2의 제어신호 발생회로(63)로부터 출력버퍼 활성화신호 φOUTA가 출력되고, 이에 따라서 출력버퍼로부터 대응하는 데이터 입출력 단자 DQi에 제 1번째의 판독 데이터, 즉 시각 tO∼시각 t1의 사이클에 있어서, 판독 프리앰프 A0에 의해 증폭된 판독 데이터가 출력된다.
한편, 제 2의 제어신호 발생회로(63)로부터는 활성인 판독 레지스터 활성화신호 φRrA1이 출력되고, 판독 프리앰프 A1에 의해 증폭된 제 2번째의 판독 데이터는 판독용 레지스터 A1에 저장된다.
또한, 시각 t2∼시각 t3의 사이클중에 있어, 판독 프리앰프 활성화신호 φRBA0이 다시 활성화되어, 판독 프리앰프 A0에 의해, 메모리 셀 어레이 뱅크 A0에 있어서 2번째로 선택된 메모리 셀의 열로부터의 판독 데이터가 증폭된다.
이하 마찬가지로 해서, 판독 프리앰프 활성화신호 φRBA0과 φRBA1이 외부 클럭신호의 각 사이클에 있어서 교대로 활성화되고, 메모리 셀 어레이 뱅크 A0 및 메모리 셀 어레이 뱅크 A1로부터 판독된 데이터가 교대로 데이터 출력단자 DQi에 출력된다. 여기서, 전술한 바와 같이, 메모리 셀 어레이 뱅크 A0 및 A1은 메모리 셀중의 우수번째의 열 및 기수번째의 열에 대응하고 있고, 풀 페이지 모드에 있어서는 선택된 행과 교차하는 모든 열이 선택된다. 따라서, 메모리 셀 어레이 뱅크 A0 및 메모리 셀 어레이 뱅크 A1중의 열 선택이 교대로 실행되는 것에 의해, 풀 페이지 모드의 동작이 달성된다.
이상 설명한 바와 같이, 본 발명의 실시예 1의 SDRAM(1000)에 있어서는 외부로부터의 지시에 따라, 2비트 프리페치 모드에 있어서는 메모리 셀 어레이 뱅크 A0 및 메모리 셀 어레이 뱅크 A1로부터 데이터가 2비트 동시에 판독되어, 소정의 버스트 길이의 데이터가 데이터 입출력 단자 DQ 내에 교대로 출력된다.
이것에 대하여, 페이지 모드동작이 지정된 경우는 선택된 행에 교차하는 모든 메모리 셀의 열로부터의 판독 데이터가, 메모리 셀 어레이 뱅크 A0 및 메모리 셀 어레이 뱅크 A1중의 열이 교대로 선택되어 데이터가 판독됨으로써, 데이터 입출력 단자 DQi에 출력된다.
이러한 풀 페이지 모드동작에 있어서는 판독 프리앰프의 동작이 외부 클럭신호의 각 사이클에 있어서, 교대로 실행되기 때문에, 한쪽의 판독 프리앰프에 대응하는 메모리 셀 어레이 뱅크로부터의 데이터 판독이 실행되고 있는 기간중에, 다른쪽의 메모리 셀 어레이 뱅크로부터의 I/0선쌍의 프리차지 동작등을 실행하는 것이 가능하여, 풀 페이지 모드에 있어서, 파이프라인 모드에서 데이터 출력을 하는 경우의 고속화를 도모하는 것이 용이하게 된다.
한편, ext.A0 ＝ 1, 즉 기수 어드레스가 열의 개시어드레스로서 지정된 경우는 2비트 프리페치 동작의 경우와 같이 신호 φRBA0 및 φRBA1의 변화하는 사이클의 순서 및 신호 φSEA의 변화가, 우수 어드레스가 지정된 경우와는 반대로 된다.
즉, 2비트 프리페치 동작모드에 있어서는 소정의 버스트 길이 데이터를 판독하는 경우의 고속성을 유지하면서, 풀 페이지 모드에 있어서도 데이터 판독의 고속성을 유지하는 것이 가능해진다.
(실시예 2)
도 22는 본 발명의 실시예 2의 SDRAM(2000)의 주요부의 구성을 기능적으로 도시한 도면이다.
도 1에 도시한 실시예 1의 SDRAM의 구성과 다른 점은 Y어드레스 오퍼레이션회로로부터 출력되는 기수열 선택신호 YO1 및 YO2가 Y어드레스 카운터회로(82)에도 공급되는 구성으로 되어 있는 점이다.
그 밖의 점은 도 1에 도시한 실시예 1의 SDRAM(1000)의 구성과 마찬가지이고, 동일부분에는 동일부호를 인가하여 그 설명은 반복하지 않는다.
도 23은 도 22에 도시한 Y어드레스 오퍼레이션 회로중의 내부 제어 클럭 발생회로(6840') 및 (6842')의 구성을 도시하는 회로도이다.
도 8에 도시한 제어 클럭 발생회로의 구성과 다른 점은 제어신호 MFL이 활성인 경우에 있어서만 클럭신호 CLK1에 따라서 CLKD 및 ZCLKD가 출력되고, 제어신호 CLKDD 및 ZCLKDD가 출력되는 구성으로 되어 있는 점이다.
그 밖의 점은 도 11에 도시한 제어 클럭 발생회로(6840) 및 (6842)의 구성과 마찬가지이기 때문에, 동일부분에는 동일부호를 붙이고 설명은 생략한다.
도 24는 실시예 2에 있어서의 Y어드레스 카운터회로(82)의 구성을 도시하는 개략 블럭도로서, 실시예 1의 도 18과 대비되는 도면이다.
도 18에 도시한 실시예 1의 Y어드레스 카운터회로의 구성과 다른 점은 2비트 카운터(820.1) 및 (820.2)가 생략되고, 2비트 카운터(820.3)에 대해서는 신호 Y0, YO1 및 YO2를 입력으로 하는 NAND 회로로부터의 출력이 입력노드 CL과 접속하는 구성으로 되어 있는 점이다.
이하에 설명하는 바와 같이, 이상과 같은 구성으로 하는 것에서도, 도 18에 도시한 Y어드레스 카운터회로의 동작과 완전히 같은 동작을 실현하는 것이 가능하다.
즉, 우선, 실시예 1에 있어서의 Y어드레스 카운터회로의 동작을 고려하면, 신호 CLK가 발생할때 마다, 1개씩 Y어드레스가 증분된다. 여기서, Y어드레스가 7에서 8로 증분될 때, Y0＝Y1＝Y2＝1 로부터 Y0＝Y1＝Y2＝0 으로 되어, 캐리신호 CU를 Y3에 대한 카운터 유닛에 출력하여, Y3카운터 유닛의 출력은 Y3＝0 으로부터 Y3＝1 로 변화한다. Y어드레스가 15에서 16으로 증분될 때, Y0＝Y1＝Y2＝1 로부터 Y0＝Y1＝Y2＝0 으로 되어, Y2카운터 유닛은 캐리신호를 Y3카운터 유닛에 출력하여, Y3카운터 유닛의 출력은 Y3＝1 로부터 0으로 변화한다. 즉, Y3카운터 유닛에 캐리신호가 입력하는 것은 Y0＝Y1＝Y2＝1일 때만이다.
여기서, 도 24에 도시한 Y어드레스 카운터회로의 동작에 대하여 고려한다. 우선 Y 어드레스 오퍼레이션회로(68)에 있어서는 신호 YO1 및 YO2는 외부에서 페치된 열 어드레스 신호 ext.A1, ext.A2와 동일 값이 된다. 버스트 길이가 8인 경우는 신호 YO1 및 신호 YO2는 도 15에 있어서 도시한 카운터 유닛 Y1 및 Y2가 발생하는 신호 Y1 및 신호 Y2와 같게 된다. 따라서, 카운터 유닛 Y0이 발생하는 신호 Y0과, 신호 Y01 및 신호 YO2를 입력으로서 받는 NAND 회로로부터의 출력신호는 도 18에 도시한 Y어드레스 카운터회로의 Y2카운터 유닛으로부터의 캐리신호와 일치한다.
이러한 구성으로 하는 것에 의해, 풀 페이지 모드를 실행하는 데 필요한 Y어드레스 카운터회로(82)중, 풀 페이지 동작모드 이외의 버스트 길이를 규정하는 어드레스는 카운터 유닛을 이용하지 않는 구성으로 하는 것이 가능하여, Yl, Y2발생용 카운터 유닛을 생략하는 것이 가능하다.
따라서, 실시예 2에 있어서의 SDRAM(2000)에 있어서는 SDRAM(1000)의 효과와 마찬가지인 효과를 얻을 수 있음과 동시에, 레이아웃 면적의 축소를 도모하는 것이 가능해진다.
청구항 1에 기재된 동기형 반도체 기억장치에 있어서는 외부로부터의 동작모드의 지정에 따라서, 2비트 프리페치 동작과 풀 페이지 모드동작을 전환하여 동작하는 것이 가능하다. 더구나, 풀 페이지 모드동작에 있어서는 판독 증폭수단은 외부 클럭신호의 각 주기에 있어서 교대로 동작하기 때문에, 한쪽의 동작중에 있어서 판독계 회로의 프리차지 동작등을 실행하는 것이 가능하여, 풀 페이지 모드동작에 있어서의 판독속도를 향상시키는 것이 가능하다.
청구항 2에 기재된 동기형 반도체 기억장치에 있어서 메모리 셀 어레이는 우수번째의 열의 제 1의 메모리 셀 어레이 뱅크와, 기수번째의 열의 제 2의 메모리 셀 어레이 뱅크로 분할되고, 2비트 프리페치 동작에 있어서는 인접하는 2개의 열이 동시에 선택되는 구성으로 되어 있기 때문에, 2개의 메모리 셀 어레이 뱅크로 분할되어 있는 경우라도, 그 레이아웃의 구성이 용이하게 된다.
청구항 3에 기재된 동기형 반도체 기억장치는, 제 1의 동작모드에 있어서는 내부 어드레스 오퍼레이션 수단으로부터의 내부 어드레스 신호에 의해 2비트 프리페치 동작을 실행하고, 제 2의 동작모드에 있어서는 카운트 수단으로부터의 내부 어드레스 신호에 의해 페이지 모드동작이 가능하다.

Claims (3)

  1. 외부 클럭신호에 동기하여 제어신호, 어드레스 신호 및 데이터 신호를 포함하는 외부신호를 페치하거나 또는 데이터 신호를 출력하는 동기형 반도체 기억장치에 있어서,
    행렬 형상으로 배열된 복수의 메모리 셀을 포함하는 메모리 셀 어레이를 포함하고,
    상기 메모리 셀 어레이는
    제 1 및 제 2 의 메모리 셀 어레이 뱅크를 포함하고,
    외부로부터의 어드레스 신호에 따라서, 상기 제 1 및 제 2 의 메모리 셀 어레이 뱅크의 대응하는 행을 선택하는 행 선택수단과,
    외부로부터의 어드레스 신호에 따라서, 지정된 동작모드에 대응하는 내부 어드레스 신호를 출력하는 내부 어드레스 발생수단과,
    상기 제 1 및 제 2 의 메모리 셀 어레이 뱅크중의 선택된 메모리 셀에 대하여, 각각 독립적으로 데이터의 수수를 실행하는 제 1 및 제 2 의 데이터선과,
    제 1 의 동작모드에 있어서는 상기 내부 어드레스 신호에 따라서 상기 제 1 및 제 2 의 메모리 셀 어레이 뱅크에 있어서 각각 선택되어야 할 소정수의 열과, 상기 제 1 및 제 2 의 데이터선을 동시에 순차적으로 접속하고, 제 2 의 동작모드에 있어서는 선택된 행과 교차하는 모든 열과 상기 제 1 및 제 2 의 데이터선을 순차적으로 접속하는 열 선택수단과,
    상기 제 1 의 동작모드에 있어서는 상기 제 1 및 제 2 의 데이터선상의 데이터를 동시에 증폭하고, 상기 제 2 의 동작모드에 있어서는 교대로 증폭하는 제 1 및 제 2 의 판독 증폭수단과,
    데이터 판독동작에 있어서, 상기 제 1 및 제 2 의 판독 증폭수단의 출력을 각각 수신하여 유지하고, 상기 외부 클럭신호에 따라서 교대로 데이터 출력단자에 판독 데이터를 인가하는 제 1 및 제 2 의 래치수단을 포함하는 동기형 반도체 기억장치.
  2. 제 1 항에 있어서,
    상기 제 1 의 메모리 셀 어레이 뱅크는 상기 메모리 셀 어레이의 우수번째의 열을 포함하고,
    상기 제 2 의 메모리 셀 어레이 뱅크는
    상기 메모리셀 어레이의 기수번째의 열을 포함하며,
    상기 열 선택수단은 상기 제 1 의 동작모드에 있어서는 서로 인접하는 상기 제 1 의 메모리 셀 어레이 뱅크에 속하는 열과 상기 제 2 의 메모리 셀 어레이 뱅크에 속하는 열을 동시에 선택하는 동기형 반도체 기억장치.
  3. 제 2 항에 있어서,
    상기 내부 어드레스 발생수단은
    상기 제 1 의 동작모드에 있어서, 상기 소정수의 열에 대응하는 내부 어드레스 신호를 순차적으로 출력하는 내부 어드레스 오퍼레이션수단과,
    상기 제 2 의 동작모드에 있어서, 상기 선택된 행에 교차하는 모든 열에 대응하는 내부 어드레스 신호를 순차적으로 출력하는 카운트수단을 포함하는 동기형 반도체 기억장치.
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