JP2004213888A - 半導体記憶装置 - Google Patents

Abstract

【課題】 レイアウト面積を小さくする。
【解決手段】 アクセスすべきメモリセルのトランジスタＴａ−ビット線対（Ｂａｉ１，／Ｂａｉ１），（Ｂａｉ２，／Ｂａｉ２）−列選択スイッチ１４ａｉ，１５ａｉ−データ線対ＤＢａの経路のポートＡと、アクセスすべきメモリセルのトランジスタＴｂ−ビット線対（Ｂｂｉ１，／Ｂｂｉ１），（Ｂｂｉ２，／Ｂｂｉ２）−列選択スイッチ１４ｂｉ，１５ｂｉ−データ線対ＤＢｂの経路のポートＢとをクロックＣＬＫの２周期でインターリーブ動作させる。データ線対ＤＢａ，ＤＢｂに転送されたデータはトランスファゲート５０，５１によってクロックＣＬＫの１周期ごとに交互にデータ線対ＲＤＢに転送され、リードアンプ２５によって増幅され入出力バッファ２７へ出力される。入出力バッファ２７はリードアンプ２５からのデータをクロックＣＬＫの１周期で外部へ出力する。
【選択図】 図１

Description

この発明はＤＲＡＭ（ダイナミックランダムアクセスメモリ）などの半導体記憶装置に関する。

ＤＲＡＭと呼ばれる半導体記憶装置では１サイクル時間ごとにメモリセルへの再書き込みおよびビット線のプリチャージを行う必要がある。このためアクセス時間の約２倍のサイクル時間を要する。このビット線のプリチャージを見かけ上かくすことによってアクセス時間とほぼ同等にまでサイクル時間を短くする技術として、２つのトランジスタと１つのキャパシタとで構成されるメモリセルを用いて内部の２つのポートをインターリーブ動作させる技術がある。この技術を適用したＤＲＡＭの概略構成を図１９に示す。このＤＲＡＭのメモリセルＭＣ１−ＭＣ４は、２つのトランジスタＴａ，Ｔｂと１つのキャパシタＣとを含む。そしてこのＤＲＡＭでは、（トランジスタＴａ）−（ビット線ＢＬａ１またはＢＬａ２）−（データバスＤＢａ）−（リードアンプ＆ライトドライバ１１０３ａ）の経路によって形成されるポートＡと、（トランジスタＴｂ）−（ビット線ＢＬｂ１またはＢＬｂ２）−（データバスＤＢｂ）−（リードアンプ＆ライトドライバ１１０３ｂ）の経路によって形成されるポートＢとをインターリーブ動作させている。以下、メモリセルからデータを読み出す場合を例としてインターリーブ動作について説明する。

まず、行デコーダ１１０１によってワード線ＷＬａ１が活性化され、メモリセルＭＣ１およびＭＣ３のトランジスタＴａがオンになる。これによりメモリセルＭＣ１およびＭＣ３のキャパシタＣに蓄積されていたデータがビット線ＢＬａ１およびＢＬａ２に読み出され、センスアンプ（図示せず）によって増幅される。そして列デコーダ１１０２ａによってビット線ＢＬａ１が選択され、ビット線ＢＬａ１とデータバスＤＢａとが接続される。これにより、メモリセルＭＣ１からビット線ＢＬａ１に読み出されたデータがデータバスＤＢａに転送される。また、ビット線ＢＬａ１およびＢＬａ２に読み出されたデータがメモリセルＭＣ１およびＭＣ３に再書き込みされる。そして行デコーダ１１０１によってワード線ＷＬａ１が不活性化され、メモリセルＭＣ１およびＭＣ３のトランジスタＴａがオフになる。上述の動作が行われている間にビット線ＢＬｂ１およびＢＬｂ２がプリチャージされる。

データバスＤＢａに転送されたデータはリードアンプ＆ライトドライバ１１０３ａによって増幅されて入出力バッファ１１０４に与えられ、入出力バッファ１１０４によって外部へ出力される。一方、行デコーダ１１０１によってワード線ＷＬｂ２が活性化され、メモリセルＭＣ２およびＭＣ４のトランジスタＴｂがオンになる。これによりメモリセルＭＣ２およびＭＣ４のキャパシタＣに蓄積されていたデータがビット線ＢＬｂ１およびＢＬｂ２に読み出され、センスアンプ（図示せず）によって増幅される。そして列デコーダ１１０２ｂによってビット線ＢＬｂ１が選択され、ビット線ＢＬｂ１とデータバスＤＢｂとが接続される。これにより、メモリセルＭＣ２からビット線ＢＬｂ１に読み出されたデータがデータバスＤＢｂに転送される。また、ビット線ＢＬｂ１およびＢＬｂ２に読み出されたデータがメモリセルＭＣ２およびＭＣ４に再書き込みされる。そして行デコーダ１１０１によってワード線ＷＬｂ１が不活性化され、メモリセルＭＣ２およびＭＣ４のトランジスタＴｂがオフになる。上述の動作が行われている間にこんどはビット線ＢＬａ１およびＢＬａ２がプリチャージされる。

そして、データバスＤＢｂに転送されたデータがリードアンプ＆ライトドライバ１１０３ｂによって増幅されて入出力バッファ１１０４に与えられ、入出力バッファ１１０４によって外部へ出力される。

このように内部の２つのポートをインターリーブ動作させることによってビット線のプリチャージを見かけ上かくし、アクセス時間とほぼ同等にまでサイクル時間を短くしている。

図１９に示したＤＲＡＭでは、ポートＡに対してはリードアンプ＆ライトドライバ１１０３ａ、ポートＢに対してはリードアンプ＆ライトドライバ１１０３ｂというように各ポートに対してそれぞれリードアンプ＆ライトドライバが設けられている。したがって、ビット幅が大きい仕様を要求された場合（例えば混載ＤＲＡＭなどの場合）に、リードアンプ＆ライトドライバを含む周辺回路の面積が大きくなる。

この発明は上記のような問題を解決するためになされたものであり、その目的は、レイアウト面積を小さくすることができる半導体記憶装置を提供することである。

この発明に従うと、半導体記憶装置は、第１のメインアンプと、第１のトライステートバッファと、第１のラッチ回路とを備える。第１のメインアンプは、活性の第１のイネーブル信号に応答して活性化され、第１のメモリセルから読み出されたデータを増幅する。第１のトライステートバッファは、第１のイネーブル信号が活性のとき、第１のメインアンプによって増幅されたデータに応じて自身の出力ノードを駆動し、第１のイネーブル信号が不活性のとき、出力ノードをハイインピーダンス状態にする。第１のラッチ回路は、第１のトライステートバッファの出力ノードのデータをラッチし外部へ出力する。

上記半導体記憶装置では、第１のメインアンプが活性化されてから外部にデータが出力されるまでの間 第１のラッチ回路においてタイミング調整することなく高速にデータを出力することができる。

また、第１のイネーブル信号が不活性のとき第１のトライステートバッファは出力ノードをハイインピーダンス状態にするため、第１のラッチ回路によって保持されているデータの破壊を防ぐことができる。

好ましくは、上記半導体記憶装置はさらに、第２のラッチ回路と、スイッチとを備える。スイッチは、トライステートバッファの出力ノードと第２のラッチ回路との間に接続され、テストモードのときトライステートバッファの出力ノードと第２のラッチ回路とを接続状態にし、通常モードのときトライステートバッファの出力ノードと第２のラッチ回路とを非接続状態にする。

上記半導体記憶装置では、トライステートバッファの出力ノードと第２のラッチ回路との間にスイッチを設けたため、複数のノーマル出力を出力端でスイッチなどを使って電気的に束ねて１つのテスト出力として検査する場合に比べて出力バッファの負荷が小さくなり、出力データを受けるシステムへの信号の伝達を通常モードのときと同等にすることができる。

また、トライステートバッファの出力ノードと第２のラッチ回路との間にスイッチを設けたため、テストモードにおいて使用する第２のラッチ回路のタイミングを調整する必要がない。したがって、第１のメインアンプが活性化されてからタイミングレスで高速にテストデータが外部へ出力される
好ましくは、上記半導体記憶装置はさらに、第２のメインアンプと、第２のトライステートバッファと、第２のラッチ回路と、スイッチとを備える。第２のメインアンプは、活性の第２のイネーブル信号に応答して活性化され、第２のメモリセルから読み出されたデータを増幅する。第２のトライステートバッファは、第２のイネーブル信号が活性のとき、第２のメインアンプによって増幅されたデータに応じて自身の出力ノードを駆動し、第２のイネーブル信号が不活性のとき、出力ノードをハイインピーダンス状態にする。第２のラッチ回路は、第２のトライステートバッファの出力ノードのデータをラッチし外部へ出力する。スイッチは、第１のラッチ回路の出力ノードと第２のラッチ回路の出力ノードとの間に接続され、読み出しデータのビット幅に応じてオン／オフする。

上記半導体記憶装置では、第１のラッチ回路の出力ノードと第２のラッチ回路の出力ノードとの間にスイッチを設けたため、読み出しデータのビット幅を変更して使用する場合においても第１および第２のラッチ回路のタイミングを調整する必要がない。

好ましくは、上記半導体記憶装置は、第１および第２のラッチ回路のうち使用されないラッチ回路をラッチできないように制御する。

上記半導体記憶装置によれば、第１のラッチ回路と第２のラッチ回路との間でのデータの衝突を防ぐことができる。

この発明のもう１つの局面に従うと、半導体記憶装置は、メモリセルから読み出されたデータを出力端子へ出力する出力バッファを備える。出力バッファは、第１および第２のバッファを含む。第１のバッファは、メモリセルからの読み出しデータに応じて上記出力端子を駆動する。第２のバッファは、活性状態および不活性状態を有し、活性状態のとき、メモリセルからの読み出しデータに応じて上記出力端子を駆動する。

上記半導体記憶装置では、第２のバッファを活性化／不活性化することにより出力バッファの駆動能力を変えることができる。

好ましくは、上記第２のバッファは、メモリセルからの読み出しデータのビット幅に応じて活性化／非活性化される。

上記半導体記憶装置では、メモリセルからの読み出しデータのビット幅に応じて出力バッファの駆動能力を変えることができるため、ビット幅によるアクセス時間のばらつきを小さくすることができる。

好ましくは、上記第２のバッファは、メモリセルからの読み出しデータのビット幅を認識できる外部信号に応じて活性化／非活性化される。

好ましくは、上記第２のバッファの活性化／不活性化は、メモリセルからの読み出しデータのビット幅を表すフューズを活用することによって制御される。

好ましくは、上記半導体記憶装置はさらに検知回路を備える。検知回路は、上記半導体記憶装置の動作周波数を検知する。そして上記第２のバッファは、検知回路によって検知された動作周波数に応じて活性化／不活性化される。

上記半導体記憶装置では、動作周波数に応じて出力バッファの駆動能力を変えることができるため、消費電力を最適化することができる。

以上に説明したように、この発明による半導体記憶装置によれば第１のメインアンプが活性化されてから外部にデータが出力されるまでの間 第１のラッチ回路においてタイミング調整することなく高速にデータを出力することができる。

また、第１のイネーブル信号が不活性のとき第１のトライステートバッファは出力ノードをハイインピーダンス状態にするため、第１のラッチ回路によって保持されているデータの破壊を防ぐことができる。

以下、この発明の実施の形態を図面を参照して詳しく説明する。なお、図中同一または相当部分には同一の符号を付し、その説明は繰り返さない。

（第１の実施形態）
＜ＤＲＡＭの全体構成＞
図１は、この発明の第１の実施形態によるＤＲＡＭの全体構成を示すブロック図である。図１に示すＤＲＡＭは、クロックＣＬＫに同期して動作するシンクロナスＤＲＡＭである。このＤＲＡＭは、メモリセルアレイＭＡａｉ，ＭＡｂｉ（ｉ＝１〜ｎ；ｎは正の整数）と、センスアンプアレイＳＡａｉ，ＳＡｂｉ（ｉ＝１〜ｎ；ｎは正の整数）と、行デコーダ１０ａ，１０ｂと、列デコーダ１１ａ，１１ｂと、ワード線ドライバＷＤａｉ，ＷＤｂｉ（ｉ＝１〜ｎ；ｎは正の整数）と、列選択回路ＣＲａｉ，ＣＷａｉ，ＣＲｂｉ，ＣＷｂｉ（ｉ＝１〜ｎ；ｎは正の整数）と、読み出し用データ線対ＲＤＢと、書き込み用データ線対ＷＤＢと、データ線プリチャージ回路２０Ｒ，２０Ｗと、コマンドデコーダ２１と、アドレスバッファ２２と、制御回路２３と、分周器２４と、リードアンプ２５と、ライトドライバ２６と、入出力バッファ２７とを備える。

メモリセルアレイおよびセンスアンプアレイは、（メモリセルアレイＭＡａ１）−（センスアンプアレイＳＡａ１）−（メモリセルアレイＭＡｂ１）−（センスアンプアレイＳＡｂ１）−（メモリセルアレイＭＡａ２）−・・・の順に列方向に配置される。なお、説明を簡単にするため図１ではメモリセルアレイＭＡａｉ，ＭＡｂｉ，ＭＡａ（ｉ＋１）およびセンスアンプアレイＳＡａｉ，ＳＡｂｉについてのみ示している。また、ワード線ドライバおよび列選択回路についてもワード線ドライバＷＤａｉ，ＷＤｂｉおよび列選択回路ＣＲａｉ，ＣＷａｉ，ＣＲｂｉ，ＣＷｂｉについてのみ示している。

メモリセルアレイＭＡａｉは、メモリセルＭＣａｉ１−ＭＣａｉ４と、ワード線Ｗａｉ１，Ｗａｉ２，Ｗｂ（ｉ−１）３，Ｗｂ（ｉ−１）４と、ビット線Ｂａｉ１，Ｂａｉ２，／Ｂｂ（ｉ−１）１，／Ｂｂ（ｉ−１）２とを含む。メモリセルＭＣａｉ１−ＭＣａｉ４は行および列に配置される。ワード線Ｗａｉ１，Ｗａｉ２，Ｗｂ（ｉ−１）３，Ｗｂ（ｉ−１）４は行に配置される。ワード線Ｗａｉ１，Ｗｂ（ｉ−１）３は、メモリセルＭＣａｉ１，ＭＣａｉ３に対応して配置される。ワード線Ｗａｉ２，Ｗｂ（ｉ−１）４は、メモリセルＭＣａｉ２，ＭＣａｉ４に対応して配置される。ビット線Ｂａｉ１，Ｂａｉ２，／Ｂｂ（ｉ−１）１，／Ｂｂ（ｉ−１）２は列に配置される。ビット線Ｂａｉ１，／Ｂｂ（ｉ−１）１は、メモリセルＭＣａｉ１，ＭＣａｉ２に対応して配置される。ビット線Ｂａｉ２，／Ｂｂ（ｉ−１）２は、メモリセルＭＣａｉ３，ＭＣａｉ４に対応して配置される。

メモリセルＭＣａｉ１−ＭＣａｉ４の各々は、２つのトランジスタＴａ，Ｔｂと１つのキャパシタＣとを含む。メモリセルＭＣａｉ１のトランジスタＴａは、ビット線Ｂａｉ１とキャパシタＣとの間に接続され、ワード線Ｗａｉ１の電圧をゲートに受ける。メモリセルＭＣａｉ１のトランジスタＴｂは、ビット線／Ｂｂ（ｉ−１）１とキャパシタＣとの間に接続され、ワード線Ｗｂ（ｉ−１）３の電圧をゲートに受ける。メモリセルＭＣａｉ２−ＭＣａｉ４のトランジスタＴａは、ビット線Ｂａｉ１，Ｂａｉ２，Ｂａｉ２とキャパシタＣとの間に接続され、ワード線Ｗａｉ２，Ｗａｉ１，Ｗａｉ２の電圧をゲートに受ける。メモリセルＭＣａｉ２−ＭＣａｉ４のトランジスタＴｂは、ビット線／Ｂｂ（ｉ−１）１，／Ｂｂ（ｉ−１）２，／Ｂｂ（ｉ−１）２とキャパシタＣとの間に接続され、ワード線Ｗｂ（ｉ−１）４，Ｗｂ（ｉ−１）３，Ｗｂ（ｉ−１）４の電圧をゲートに受ける。

メモリセルアレイＭＡｂｉは、メモリセルＭＣｂｉ１−ＭＣｂｉ４と、ワード線Ｗａｉ３，Ｗａｉ４，Ｗｂｉ１，Ｗｂｉ２と、ビット線／Ｂａｉ１，／Ｂａｉ２，Ｂｂｉ１，Ｂｂｉ２とを含む。メモリセルＭＣｂｉ１−ＭＣｂｉ４は行および列に配置される。ワード線Ｗａｉ３，Ｗａｉ４，Ｗｂｉ１，Ｗｂｉ２は行に配置される。ワード線Ｗａｉ３，Ｗｂｉ１は、メモリセルＭＣｂｉ１，ＭＣｂｉ３に対応して配置される。ワード線Ｗａｉ４，Ｗｂｉ２は、メモリセルＭＣｂｉ２，ＭＣｂｉ４に対応して配置される。ビット線／Ｂａｉ１，／Ｂａｉ２，Ｂｂｉ１，Ｂｂｉ２は列に配置される。ビット線／Ｂａｉ１，Ｂｂｉ１は、メモリセルＭＣｂｉ１，ＭＣｂｉ２に対応して配置される。ビット線／Ｂａｉ２，Ｂｂｉ２は、メモリセルＭＣｂｉ３，ＭＣｂｉ４に対応して配置される。

メモリセルＭＣｂｉ１−ＭＣｂｉ４の各々は、２つのトランジスタＴａ，Ｔｂと１つのキャパシタＣとを含む。メモリセルＭＣｂｉ１−ＭＣｂｉ４のトランジスタＴａは、ビット線／Ｂａｉ１，／Ｂａｉ１，／Ｂａｉ２，／Ｂａｉ２とキャパシタＣとの間に接続され、ワード線Ｗａｉ３，Ｗａｉ４，Ｗａｉ３，Ｗａｉ４の電圧をゲートに受ける。メモリセルＭＣｂｉ１−ＭＣｂｉ４のトランジスタＴｂは、ビット線Ｂｂｉ１，Ｂｂｉ１，Ｂｂｉ２，Ｂｂｉ２とキャパシタＣとの間に接続され、ワード線Ｗｂｉ１，Ｗｂｉ２，Ｗｂｉ１，Ｗｂｉ２の電圧をゲートに受ける。

コマンドデコーダ２１は、外部から入力されるコマンドをクロックＣＬＫに同期して取り込み、これに応じたコマンド信号ＣＭＤを出力する。

アドレスバッファ２２は、外部から入力されるアドレスをクロックＣＬＫに同期して取り込み、これに応じた行アドレス信号ＲＡＤ，列アドレス信号ＣＡＤを出力する。

制御回路２３は、コマンドデコーダ２１からのコマンド信号ＣＭＤおよびアドレスバッファ２２からの列アドレス信号ＣＡＤに応答してイネーブル信号ＷＥ，ＲＥを活性化する。具体的には制御回路２３は、コマンド信号ＣＭＤが「読み出し」を示すときはイネーブル信号ＲＥを活性化し、コマンド信号ＣＭＤが「書き込み」を示すときはイネーブル信号ＷＥを活性化する。

分周器２４は、アドレスバッファ２２からの行アドレス信号ＲＡＤおよび列アドレス信号ＣＡＤを受け、クロックＣＬＫの２倍の周期で行アドレス信号ＲＡＤａ，ＲＡＤｂおよび列アドレス信号ＣＡＤａ，ＣＡＤｂとして出力する。具体的には図２に示すように、アドレスバッファ２２から分周器２４へ行アドレス信号ＲＡＤ（ＲＡ１−ＲＡ４）がクロックＣＬＫに同期して与えられる。分周器２４は、クロックＣＬＫの２倍の周期のクロックＣＬＫａに同期して行アドレス信号ＲＡＤ（ＲＡ１，ＲＡ３）を取り込み、これを行アドレス信号ＲＡＤａ（ＲＡ１，ＲＡ３）として出力する。また分周器２４は、クロックＣＬＫａと相補のクロックＣＬＫｂに同期して行アドレス信号ＲＡＤ（ＲＡ２，ＲＡ４）を取り込み、これを行アドレス信号ＲＡＤｂ（ＲＡ２，ＲＡ４）として出力する。列アドレス信号ＣＡＤ，ＣＡＤａ，ＣＡＤｂについても同様である。

行デコーダ１０ａは、分周器２４からの行アドレス信号ＲＡＤａに応答して、ワード線ドライバＷＤａ１−ＷＤａｎのうち当該行アドレス信号ＲＡＤａに対応するワード線ドライバＷＤａｉに行アドレス信号ＲＡＤａｉを与える。

行デコーダ１０ｂは、分周器２４からの行アドレス信号ＲＡＤｂに応答して、ワード線ドライバＷＤｂ１−ＷＤｂｎのうち当該行アドレス信号ＲＡＤｂに対応するワード線ドライバＷＤｂｉに行アドレス信号ＲＡＤｂｉを与える。

ワード線ドライバＷＤａｉは、メモリセルアレイＭＡａｉおよびＭＡｂｉに対応して設けられる。ワード線ドライバＷＤａｉは、行デコーダ１０ａからの行アドレス信号ＲＡＤａｉに応答して、対応するワード線Ｗａｉ１，Ｗａｉ２，Ｗａｉ３，Ｗａｉ４を活性化する。

ワード線ドライバＷＤｂｉは、メモリセルアレイＭＡｂｉおよびＭＡａ（ｉ＋１）に対応して設けられる。ワードドライバＷＤｂｉは、行デコーダ１０ｂからの行アドレス信号ＲＡＤｂｉに応答して、対応するワード線Ｗｂｉ１，Ｗｂｉ２，Ｗｂｉ３，Ｗｂｉ４を活性化する。

列デコーダ１１ａは、分周器２４からの列アドレス信号ＣＡＤａに応答して、列選択回路（ＣＲａ１，ＣＷａ１）−（ＣＲａｎ，ＣＷａｎ）のうち当該列アドレス信号ＣＡＤａに対応する列選択回路（ＣＲａｉ，ＣＷａｉ）に列アドレス信号ＣＡＤａｉを与える。

列デコーダ１１ｂは、分周器２４からの列アドレス信号ＣＡＤｂに応答して、列選択回路（ＣＲｂ１，ＣＷｂ１）−（ＣＲｂｎ，ＣＷｂｎ）のうち当該列アドレス信号ＣＡＤｂに対応する列選択回路（ＣＲｂｉ，ＣＷｂｉ）に列アドレス信号ＣＡＤｂｉを与える。

列選択回路ＣＲａｉ，ＣＷａｉは、コマンドデコーダ２１からのコマンド信号ＣＭＤおよび列デコーダ１１ａからの列アドレス信号ＣＡＤａｉに応答して、対応する列選択信号Ｒａｉ１，Ｒａｉ２，Ｗａｉ１，Ｗａｉ２を活性化する。具体的には、列選択回路ＣＲａｉは、コマンドデコーダ２１からのコマンド信号ＣＭＤが「読み出し」を示すとき、列選択信号Ｒａｉ１，Ｒａｉ２のうち列アドレス信号ＣＡＤａｉに対応する信号を活性化する。列選択回路ＣＷａｉは、コマンドデコーダ２１からのコマンド信号ＣＭＤが「書き込み」を示すとき、列選択信号Ｗａｉ１，Ｗａｉ２のうち列アドレス信号ＣＡＤａｉに対応する信号を活性化する。

列選択回路ＣＲｂｉ，ＣＷｂｉは、コマンドデコーダ２１からのコマンド信号ＣＭＤおよび列デコーダ１１ｂからの列アドレス信号ＣＡＤｂｉに応答して、対応する列選択信号Ｒｂｉ１，Ｒｂｉ２，Ｗｂｉ１，Ｗｂｉ２を活性化する。具体的には、列選択回路ＣＲｂｉは、コマンドデコーダ２１からのコマンド信号ＣＭＤが「読み出し」を示すとき、列選択信号Ｒｂｉ１，Ｒｂｉ２のうち列アドレス信号ＣＡＤｂｉに対応する信号を活性化する。列選択回路ＣＷｂｉは、コマンドデコーダ２１からのコマンド信号ＣＭＤが「書き込み」を示すとき、列選択信号Ｗｂｉ１，Ｗｂｉ２のうち列アドレス信号ＣＡＤｂｉに対応する信号を活性化する。

センスアンプアレイＳＡａｉは、センスアンプ１２ａｉ，１３ａｉと、ビット線プリチャージ回路１８ａｉ，１９ａｉと、列選択スイッチ１４ａｉ−１７ａｉとを含む。

センスアンプ１２ａｉは、センスアンプ活性化信号ＳＥａに応答して活性化され、メモリセルＭＣａｉ１，ＭＣａｉ２，ＭＣｂｉ１，ＭＣｂｉ２からビット線対（Ｂａｉ１，／Ｂａｉ１）に読み出されたデータ信号を増幅する。センスアンプ１３ａｉは、センスアンプ活性化信号ＳＥａに応答して活性化され、メモリセルＭＣａｉ３，ＭＣａｉ４，ＭＣｂｉ３，ＭＣｂｉ４からビット線対（Ｂａｉ２，／Ｂａｉ２）に読み出されたデータ信号を増幅する。

ビット線プリチャージ回路１８ａｉ，１９ａｉは、プリチャージ信号ＥＱａに応答して活性化され、ビット線対（Ｂａｉ１，／Ｂａｉ１），（Ｂａｉ２，／Ｂａｉ２）をプリチャージする。

列選択スイッチ１４ａｉは、列選択回路ＣＲａｉからの列選択信号Ｒａｉ１に応答してビット線対（Ｂａｉ１，／Ｂａｉ１）と読み出し用データ線対ＲＤＢとを接続／非接続にする。列選択スイッチ１５ａｉは、列選択回路ＣＲａｉからの列選択信号Ｒａｉ２に応答してビット線対（Ｂａｉ２，／Ｂａｉ２）と読み出し用データ線対ＲＤＢとを接続／非接続にする。列選択スイッチ１６ａｉは、列選択回路ＣＷａｉからの列選択信号Ｗａｉ１に応答してビット線対（Ｂａｉ１，／Ｂａｉ１）と書き込み用データ線対ＷＤＢとを接続／非接続にする。列選択スイッチ１７ａｉは、列選択回路ＣＷａｉからの列選択信号Ｗａｉ２に応答してビット線対（Ｂａｉ２，／Ｂａｉ２）と書き込み用データ線対ＷＤＢとを接続／非接続にする。

センスアンプアレイＳＡｂｉは、センスアンプ１２ｂｉ，１３ｂｉと、ビット線プリチャージ回路１８ｂｉ，１９ｂｉと、列選択スイッチ１４ｂｉ−１７ｂｉとを含む。

センスアンプ１２ｂｉは、センスアンプ活性化信号ＳＥｂに応答して活性化され、メモリセルＭＣｂｉ１，ＭＣｂｉ２，ＭＣａ（ｉ＋１）１，ＭＣａ（ｉ＋１）２からビット線対（Ｂｂｉ１，／Ｂｂｉ１）に読み出されたデータ信号を増幅する。センスアンプ１３ｂｉは、センスアンプ活性化信号ＳＥｂに応答して活性化され、メモリセルＭＣｂｉ３，ＭＣｂｉ４，ＭＣａ（ｉ＋１）３，ＭＣａ（ｉ＋１）４からビット線対（Ｂｂｉ２，／Ｂｂｉ２）に読み出されたデータ信号を増幅する。

ビット線プリチャージ回路１８ｂｉ，１９ｂｉは、プリチャージ信号ＥＱｂに応答して活性化され、ビット線対（Ｂｂｉ１，／Ｂｂｉ１），（Ｂｂｉ２，／Ｂｂｉ２）をプリチャージする。

列選択スイッチ１４ｂｉは、列選択回路ＣＲｂｉからの列選択信号Ｒｂｉ１に応答してビット線対（Ｂｂｉ１，／Ｂｂｉ１）と読み出し用データ線対ＲＤＢとを接続／非接続にする。列選択スイッチ１５ｂｉは、列選択回路ＣＲｂｉからの列選択信号Ｒｂｉ２に応答してビット線対（Ｂｂｉ２，／Ｂｂｉ２）と読み出し用データ線対ＲＤＢとを接続／非接続にする。列選択スイッチ１６ｂｉは、列選択回路ＣＷｂｉからの列選択信号Ｗｂｉ１に応答してビット線対（Ｂｂｉ１，／Ｂｂｉ１）と書き込み用データ線対ＷＤＢとを接続／非接続にする。列選択スイッチ１７ｂｉは、列選択回路ＣＷｂｉからの列選択信号Ｗｂｉ２に応答してビット線対（Ｂｂｉ２，／Ｂｂｉ２）と書き込み用データ線対ＷＤＢとを接続／非接続にする。

データ線プリチャージ回路２０Ｒは、読み出し用データ線対ＲＤＢをプリチャージする。データ線プリチャージ回路２０Ｗは、書き込み用データ線対ＷＤＢをプリチャージする。

リードアンプ２５は、読み出し用データ線対ＲＤＢと入出力バッファ２７との間に設けられる。リードアンプ２５は、制御回路２３からの活性のイネーブル信号ＲＥに応答して活性化し、読み出し用データ線対ＲＤＢからのデータ信号をクロックＣＬＫに同期して増幅し入出力バッファ２７に転送する。

ライトドライバ２６は、入出力バッファ２７と書き込み用データ線対ＷＤＢとの間に設けられる。ライトドライバ２６は、制御回路２３からの活性のイネーブル信号ＷＥに応答して活性化し、入出力バッファ２７からのデータ信号をクロックＣＬＫに同期して増幅し書き込み用データ線対ＷＤＢに転送する。

入出力バッファ２７は、リードアンプ２５からのデータ信号をクロックＣＬＫに同期して外部へ出力しかつ外部からのデータ信号をクロックＣＬＫに同期してライトドライバ２６へ出力する。

＜読み出し動作＞
次に、以上のように構成されたＤＲＡＭの読み出し動作（ＲＥＡＤ）について図３を参照しつつ説明する。

周知のとおり、図１に示したＤＲＡＭのように２つのトランジスタＴａ，Ｔｂと１つのキャパシタＣとを含むメモリセルを備えたＤＲＡＭではアクセス時間とサイクル時間とをほぼ同等にできるためクロックＣＬＫの１サイクルごとに外部からコマンドを入力することが可能となる。

まず時刻Ａにおいて、読み出しコマンド（ＲＥＡＤ）がコマンドデコーダ２１に与えられ、アクセスすべきメモリセル（ここではＭＣａｉ１とする。）に対応するアドレスがアドレスバッファ２２に与えられる。コマンドデコーダ２１は、クロックＣＬＫの立ち上がりのタイミングで読み出しコマンドを取り込み、「読み出し」を示すコマンド信号ＣＭＤを出力する。アドレスバッファ２２は、クロックＣＬＫの立ち上がりのタイミングでアドレスを取り込み、メモリセルＭＣａｉ１に対応する行アドレス信号ＲＡＤおよび列アドレス信号ＣＡＤを出力する。これに応答して分周器２４は、メモリセルＭＣａｉ１に対応する行アドレス信号ＲＡＤａを行デコーダ１０ａに与え、列アドレス信号ＣＡＤａを列デコーダ１１ａに与える。行デコーダ１０ａは、メモリセルＭＣａｉ１に対応する行アドレス信号ＲＡＤａｉをワード線ドライバＷＤａｉに与える。列デコーダ１１ａは、メモリセルＭＣａｉ１に対応する列アドレス信号ＣＡＤａｉを列選択回路ＣＲａｉ，ＣＷａｉに与える。そしてワード線Ｗａｉ１がワード線ドライバＷＤａｉによって活性化される。これによりメモリセルＭＣａｉ１のトランジスタＴａがオンになり、メモリセルＭＣａｉ１からビット線Ｂａｉ１にデータが読み出される。センスアンプ活性化信号ＳＥａが活性化され、ビット線対（Ｂａｉ１，／Ｂａｉ１）の電位差がセンスアンプ１２ａｉによって増幅される。

一方、時刻Ａから時刻Ｂまでの期間 活性のプリチャージ信号ＥＱｂがビット線プリチャージ回路１８ｂｉ，１９ｂｉに与えられ、ビット線対（Ｂｂｉ１，／Ｂｂｉ１），（Ｂｂｉ２，／Ｂｂｉ２）がプリチャージされる。

次いで時刻Ｂにおいて、メモリセルＭＣａｉ１に対応する列選択信号Ｒａｉ１が列選択回路ＣＲａｉによって活性化され、列選択スイッチ１４ａｉがオンになる。これにより、ビット線対（Ｂａｉ１，／Ｂａｉ１）と読み出し用データ線対ＲＤＢとが接続される。また、活性のイネーブル信号ＲＥがリードアンプ２５に与えられる。これにより、ビット線対（Ｂａｉ１，／Ｂａｉ１）の電位差が読み出し用データ線対ＲＤＢに転送され、リードアンプ２５によって増幅されて入出力バッファ２７へ送られる。入出力バッファ２７への転送後、イネーブル信号ＲＥ，列選択信号Ｒａｉ１およびセンスアンプ活性化信号ＳＥａが不活性化される。そしてデータ線プリチャージ回路２０Ｒによって読み出し用データ線対ＲＤＢがプリチャージされる。また、活性のプリチャージ信号ＥＱａがビット線プリチャージ回路１８ａｉ，１９ａｉに与えられ、ビット線対（Ｂａｉ１，／Ｂａｉ１），（Ｂａｉ２，／Ｂａｉ２）がプリチャージされる。

一方、時刻Ｂにおいてプリチャージ信号ＥＱｂが不活性化され、ビット線プリチャージ回路１８ｂｉ，１９ｂｉによるビット線対（Ｂｂｉ１，／Ｂｂｉ１），（Ｂｂｉ２，／Ｂｂｉ２）のプリチャージが終了する。そして、読み出しコマンド（ＲＥＡＤ）がコマンドデコーダ２１に与えられ、アクセスすべきメモリセル（ここではＭＣｂｉ１とする。）に対応するアドレスがアドレスバッファ２２に与えられる。コマンドデコーダ２１は、クロックＣＬＫの立ち上がりのタイミングで読み出しコマンドを取り込み、「読み出し」を示すコマンド信号ＣＭＤを出力する。アドレスバッファ２２は、クロックＣＬＫの立ち上がりのタイミングでアドレスを取り込み、メモリセルＭＣｂｉ１に対応する行アドレス信号ＲＡＤおよび列アドレス信号ＣＡＤを出力する。これに応答して分周器２４は、メモリセルＭＣｂｉ１に対応する行アドレス信号ＲＡＤｂを行デコーダ１０ｂに与え、列アドレス信号ＣＡＤｂを列デコーダ１１ｂに与える。行デコーダ１０ｂは、メモリセルＭＣｂｉ１に対応する行アドレス信号ＲＡＤｂｉをワード線ドライバＷＤｂｉに与える。列デコーダ１１ｂは、メモリセルＭＣｂｉ１に対応する列アドレス信号ＣＡＤｂｉを列選択回路ＣＲｂｉ，ＣＷｂｉに与える。そしてワード線Ｗｂｉ１がワード線ドライバＷＤｂｉによって活性化される。これによりメモリセルＭＣｂｉ１のトランジスタＴｂがオンになり、メモリセルＭＣｂｉ１からビット線Ｂｂｉ１にデータが読み出される。センスアンプ活性化信号ＳＥｂが活性化され、ビット線対（Ｂｂｉ１，／Ｂｂｉ１）の電位差がセンスアンプ１２ｂｉによって増幅される。

次いで時刻Ｃにおいて、メモリセルＭＣａｉ１から読み出されたデータＤＱ１が入出力バッファ２７によって外部へ出力される。

また、メモリセルＭＣｂｉ１に対応する列選択信号Ｒｂｉ１が列選択回路ＣＲｂｉによって活性化され、列選択スイッチ１４ｂｉがオンになる。これにより、ビット線対（Ｂｂｉ１，／Ｂｂｉ１）と読み出し用データ線対ＲＤＢとが接続される。また、活性のイネーブル信号ＲＥが制御回路２３からリードアンプ２５に与えられる。これにより、ビット線対（Ｂｂｉ１，／Ｂｂｉ１）の電位差が読み出し用データ線対ＲＤＢに転送され、リードアンプ２５によって増幅されて入出力バッファ２７へ送られる。入出力バッファ２７への転送後、イネーブル信号ＲＥ，列選択信号Ｒｂｉ１およびセンスアンプ活性化信号ＳＥｂが不活性化される。そしてデータ線プリチャージ回路２０Ｒによって読み出し用データ線対ＲＤＢがプリチャージされる。また、活性のプリチャージ信号ＥＱｂがビット線プリチャージ回路１８ｂｉ，１９ｂｉに与えられ、ビット線対（Ｂｂｉ１，／Ｂｂｉ１），（Ｂｂｉ２，／Ｂｂｉ２）がプリチャージされる。

一方、プリチャージ信号ＥＱａが不活性化され、ビット線プリチャージ回路１８ａｉ，１９ａｉによるビット線対（Ｂａｉ１，／Ｂａｉ１），（Ｂａｉ２，／Ｂａｉ２）のプリチャージが終了する。そして、読み出しコマンド（ＲＥＡＤ）がコマンドデコーダ２１に与えられ、アクセスすべきメモリセル（ここではＭＣａｉ１とする。）に対応するアドレスがアドレスバッファ２２に与えられる。コマンドデコーダ２１は、クロックＣＬＫの立ち上がりのタイミングで読み出しコマンドを取り込み、「読み出し」を示すコマンド信号ＣＭＤを出力する。アドレスバッファ２２は、クロックＣＬＫの立ち上がりのタイミングでアドレスを取り込み、メモリセルＭＣａｉ１に対応する行アドレス信号ＲＡＤおよび列アドレス信号ＣＡＤを出力する。これに応答して分周器２４は、メモリセルＭＣａｉ１に対応する行アドレス信号ＲＡＤａを行デコーダ１０ａに与え、列アドレス信号ＣＡＤａを列デコーダ１１ａに与える。行デコーダ１０ａは、メモリセルＭＣａｉ１に対応する行アドレス信号ＲＡＤａｉをワード線ドライバＷＤａｉに与える。列デコーダ１１ａは、メモリセルＭＣａｉ１に対応する列アドレス信号ＣＡＤａｉを列選択回路ＣＲａｉ，ＣＷａｉに与える。そしてワード線Ｗａｉ１がワード線ドライバＷＤａｉによって活性化される。これによりメモリセルＭＣａｉ１のトランジスタＴａがオンになり、メモリセルＭＣａｉ１からビット線Ｂａｉ１にデータが読み出される。センスアンプ活性化信号ＳＥａが活性化され、ビット線対（Ｂａｉ１，／Ｂａｉ１）の電位差がセンスアンプ１２ａｉによって増幅される。

次いで時刻Ｄにおいて、メモリセルＭＣｂｉ１から読み出されたデータＤＱ２が入出力バッファ２７によって外部へ出力される。

また、メモリセルＭＣａｉ１に対応する列選択信号Ｒａｉ１が列選択回路ＣＲａｉによって活性化され、列選択スイッチ１４ａｉがオンになる。これにより、ビット線対（Ｂａｉ１，／Ｂａｉ１）と読み出し用データ線対ＲＤＢとが接続される。また、活性のイネーブル信号ＲＥが制御回路２３からリードアンプ２５に与えられる。これにより、ビット線対（Ｂａｉ１，／Ｂａｉ１）の電位差が読み出し用データ線対ＲＤＢに転送され、リードアンプ２５によって増幅されて入出力バッファ２７へ送られる。入出力バッファ２７への転送後、イネーブル信号ＲＥ，列選択信号Ｒａｉ１およびセンスアンプ活性化信号ＳＥａが不活性化される。そしてデータ線プリチャージ回路２０Ｒによって読み出し用データ線対ＲＤＢがプリチャージされる。また、活性のプリチャージ信号ＥＱａがビット線プリチャージ回路１８ａｉ，１９ａｉに与えられ、ビット線対（Ｂａｉ１，／Ｂａｉ１），（Ｂａｉ２，／Ｂａｉ２）がプリチャージされる。

次いで時刻Ｅにおいて、メモリセルＭＣａｉ１から読み出されたデータＤＱ３が入出力バッファ２７によって外部へ出力される。

以上のように、図１に示したＤＲＡＭでは、［アクセスすべきメモリセルのトランジスタＴａ］−［当該トランジスタＴａに対応するビット線対（Ｂａｉ１，／Ｂａｉ１），（Ｂａｉ２，／Ｂａｉ２）］−［当該ビット線対に対応する列選択スイッチ１４ａｉ，１５ａｉ］−［読み出し用データ線対ＲＤＢ］の経路によって形成されるポートＡと、［アクセスすべきメモリセルのトランジスタＴｂ］−［当該トランジスタＴｂに対応するビット線対（Ｂｂｉ１，／Ｂｂｉ１），（Ｂｂｉ２，／Ｂｂｉ２）］−［当該ビット線対に対応する列選択スイッチ１４ｂｉ，１５ｂｉ］−［読み出し用データ線対ＲＤＢ］の経路によって形成されるポートＢとをクロックＣＬＫの２周期でインターリーブ動作させる。そして、リードアンプ２５は、ビット線対から読み出し用データ線対ＲＤＢに転送されたデータをクロックＣＬＫの１周期で増幅して入出力バッファ２７へ出力し、入出力バッファ２７は、リードアンプ２５からのデータをクロックＣＬＫの１周期で外部へ出力する。すなわちリードアンプ２５および入出力バッファ２７はインターリーブ動作させない。このように内部の２つのポートをインターリーブ動作させることによってビット線のプリチャージを見かけ上かくし、アクセス時間とほぼ同等にまでサイクル時間を短くしている。

なお、ここでは読み出し動作について詳しく説明したけれども、書き込み動作のときにも同様に、入出力バッファ２７は、外部からのデータをクロックＣＬＫの１周期でライトドライバ２６へ転送し、ライトドライバ２６は、入出力バッファ２７からのデータを増幅してクロックＣＬＫの１周期で書き込み用データ線対ＷＤＢに転送する。すなわち、入出力バッファ２７およびライトドライバ２６はインターリーブ動作させない。そして、［アクセスすべきメモリセルのトランジスタＴａ］−［当該トランジスタＴａに対応するビット線対（Ｂａｉ１，／Ｂａｉ１），（Ｂａｉ２，／Ｂａｉ２）］−［当該ビット線対に対応する列選択スイッチ１６ａｉ，１７ａｉ］−［書き込み用データ線対ＷＤＢ］の経路によって形成されるポートＡと、［アクセスすべきメモリセルのトランジスタＴｂ］−［当該トランジスタＴｂに対応するビット線対（Ｂｂｉ１，／Ｂｂｉ１），（Ｂｂｉ２，／Ｂｂｉ２）］−［当該ビット線対に対応する列選択スイッチ１６ｂｉ，１７ｂｉ］−［書き込み用データ線対ＷＤＢ］の経路によって形成されるポートＢとをクロックＣＬＫの２周期でインターリーブ動作させる。

＜効果＞
この発明の第１の実施形態によるＤＲＡＭでは、ポートＡとポートＢとに共通のリードアンプ２５およびライトドライバ２６を設けたため、ポートＡおよびポートＢのそれぞれに対してリードアンプおよびライトドライバを設けた場合に比べると回路のレイアウト面積を小さくすることができる。

また、メモリセルから読み出したデータをリードアンプ２５に転送するための読み出し専用のデータ線対ＲＤＢと、ライトドライバ２６からの書き込みデータをメモリセルへ転送するための書き込み専用のデータ線対ＷＤＢとを設けたため、データ線対ＲＤＢに対しては読み出し用の制御を行うだけでよく、データ線対ＷＤＢに対しては書き込み用の制御を行うだけでよい。これにより、１つのデータ線対に対して読み出し用の制御および書き込み用の制御の両方を行う場合に比べてデータ線対ＲＤＢ，ＷＤＢに対する制御およびタイミングの設計を容易に行うことができる。

＜なお書き＞
なお、ここでは同期型のＤＲＡＭについて説明したけれどもこれに代えて非同期型のＤＲＡＭとした場合にも同様の効果が得られる。

また、ここでは双対方式のデータ線対ＲＤＢ，ＷＤＢを用いたけれどもこれに代えて単一方式のデータ線を用いてもよい。これによりデータ線のプリチャージを考慮する必要がなくなるため、より高速設計が可能となる。

（第２の実施形態）
＜ＤＲＡＭの全体構成＞
図４は、この発明の第２の実施形態によるＤＲＡＭの全体構成を示すブロック図である。図４に示すＤＲＡＭは、クロックＣＬＫに同期して動作するシンクロナスＤＲＡＭである。このＤＲＡＭは、メモリセルアレイＭＡａｉ，ＭＡｂｉ（ｉ＝１〜ｎ；ｎは正の整数）と、センスアンプアレイＳＡａｉ，ＳＡｂｉ（ｉ＝１〜ｎ；ｎは正の整数）と、行デコーダ１０ａ，１０ｂと、列デコーダ１１ａ，１１ｂと、ワード線ドライバＷＤａｉ，ＷＤｂｉ（ｉ＝１〜ｎ；ｎは正の整数）と、列選択回路ＣＲａｉ，ＣＷａｉ，ＣＲｂｉ，ＣＷｂｉ（ｉ＝１〜ｎ；ｎは正の整数）と、データ線対ＤＢａ，ＤＢｂ，ＲＤＢ，ＷＤＢと、制御回路２３，４０−４３と、トランスファゲート５０−５３と、データ線プリチャージ回路２０Ｒ，２０Ｗと、コマンドデコーダ２１と、アドレスバッファ２２と、分周器２４と、リードアンプ２５と、ライトドライバ２６と、入出力バッファ２７とを備える。

メモリセルアレイおよびセンスアンプアレイは、（メモリセルアレイＭＡａ１）−（センスアンプアレイＳＡａ１）−（メモリセルアレイＭＡｂ１）−（センスアンプアレイＳＡｂ１）−（メモリセルアレイＭＡａ２）−・・・の順に列方向に配置される。なお、説明を簡単にするため図４ではメモリセルアレイＭＡａｉ，ＭＡｂｉ，ＭＡａ（ｉ＋１）およびセンスアンプアレイＳＡａｉ，ＳＡｂｉについてのみ示している。また、ワード線ドライバおよび列選択回路についてもワード線ドライバＷＤａｉ，ＷＤｂｉおよび列選択回路ＣＲａｉ，ＣＷａｉ，ＣＲｂｉ，ＣＷｂｉについてのみ示している。

センスアンプアレイＳＡａｉは、センスアンプ１２ａｉ，１３ａｉと、ビット線プリチャージ回路１８ａｉ，１９ａｉと、列選択スイッチ４４ａｉ−４７ａｉとを含む。

列選択スイッチ４４ａｉ，４５ａｉは、列選択回路ＣＲａｉからの列選択信号Ｒａｉ１，Ｒａｉ２に応答してビット線対（Ｂａｉ１，／Ｂａｉ１），（Ｂａｉ２，／Ｂａｉ２）とデータ線対ＤＢａとを接続／非接続にする。

列選択スイッチ４６ａｉ，４７ａｉは、列選択回路ＣＷａｉからの列選択信号Ｗａｉ１，Ｗａｉ２に応答してビット線対（Ｂａｉ１，／Ｂａｉ１），（Ｂａｉ２，／Ｂａｉ２）とデータ線対ＤＢａとを接続／非接続にする。

センスアンプアレイＳＡｂｉは、センスアンプ１２ｂｉ，１３ｂｉと、ビット線プリチャージ回路１８ｂｉ，１９ｂｉと、列選択スイッチ４４ｂｉ−４７ｂｉとを含む。

列選択スイッチ４４ｂｉ，４５ｂｉは、列選択回路ＣＲｂｉからの列選択信号Ｒｂｉ１，Ｒｂｉ２に応答してビット線対（Ｂｂｉ１，／Ｂｂｉ１），（Ｂｂｉ２，／Ｂｂｉ２）とデータ線対ＤＢｂとを接続／非接続にする。

列選択スイッチ４６ｂｉ，４７ｂｉは、列選択回路ＣＷｂｉからの列選択信号Ｗｂｉ１，Ｗｂｉ２に応答してビット線対（Ｂｂｉ１，／Ｂｂｉ１），（Ｂｂｉ２，／Ｂｂｉ２）とデータ線対ＤＢｂとを接続／非接続にする。

制御回路４０−４３は、コマンドデコーダ２１からのコマンド信号ＣＭＤおよび分周器２４からの列アドレス信号ＣＡＤａ，ＣＡＤｂに応答して切り替え信号ＳＷ４０−ＳＷ４３を出力する。具体的には制御回路４０は、コマンド信号ＣＭＤが「読み出し」を示すとき、列アドレス信号ＣＡＤａの切り替わりに応答して所定期間（クロックＣＬＫの１周期以内の期間）活性の切り替え信号ＳＷ４０を出力する。それ以外のとき制御回路４０は不活性の切り替え信号ＳＷ４０を出力する。制御回路４１は、コマンド信号ＣＭＤが「読み出し」を示すとき、列アドレス信号ＣＡＤｂの切り替わりに応答して所定期間（クロックＣＬＫの１周期以内の期間）活性の切り替え信号ＳＷ４１を出力する。それ以外のとき制御回路４１は不活性の切り替え信号ＳＷ４１を出力する。制御回路４２は、コマンド信号ＣＭＤが「書き込み」を示すとき、列アドレス信号ＣＡＤａの切り替わりに応答して所定期間（クロックＣＬＫの１周期以内の期間）活性の切り替え信号ＳＷ４２を出力する。それ以外のとき制御回路４２は不活性の切り替え信号ＳＷ４２を出力する。制御回路４３は、コマンド信号ＣＭＤが「書き込み」を示すとき、列アドレス信号ＣＡＤｂの切り替わりに応答して所定期間（クロックＣＬＫの１周期以内の期間）活性の切り替え信号ＳＷ４３を出力する。それ以外のとき制御回路４３は不活性の切り替え信号ＳＷ４３を出力する。

トランスファゲート５０は、制御回路４０からの活性の切り替え信号ＳＷ４０に応答してデータ線対ＤＢａとデータ線対ＲＤＢとを接続し、不活性の切り替え信号ＳＷ４０に応答してデータ線対ＤＢａとデータ線対ＲＤＢとを非接続にする。トランスファゲート５１は、制御回路４１からの活性の切り替え信号ＳＷ４１に応答してデータ線対ＤＢｂとデータ線対ＲＤＢとを接続し、不活性の切り替え信号ＳＷ４１に応答してデータ線対ＤＢｂとデータ線対ＲＤＢとを非接続にする。トランスファゲート５２は、制御回路４２からの活性の切り替え信号ＳＷ４２に応答してデータ線対ＤＢａとデータ線対ＷＤＢとを接続し、不活性の切り替え信号ＳＷ４２に応答してデータ線対ＤＢａとデータ線対ＷＤＢとを非接続にする。トランスファゲート５３は、制御回路４３からの活性の切り替え信号ＳＷ４３に応答してデータ線対ＤＢｂとデータ線対ＷＤＢとを接続し、不活性の切り替え信号ＳＷ４３に応答してデータ線対ＤＢｂとデータ線対ＷＤＢとを非接続にする。

データ線対ＤＢａ，ＤＢｂはメモリセルアレイＭＡａｉ，ＭＡｂｉ上に配線され、データ線対ＲＤＢ，ＷＤＢは周辺回路上に配線される。

＜読み出し動作＞
次に、以上のように構成されたＤＲＡＭの読み出し動作（ＲＥＡＤ）について図５を参照しつつ説明する。

まず時刻Ａにおいて、読み出しコマンド（ＲＥＡＤ）がコマンドデコーダ２１に与えられ、アクセスすべきメモリセル（ここではＭＣａｉ１とする。）に対応するアドレスがアドレスバッファ２２に与えられる。コマンドデコーダ２１は、クロックＣＬＫの立ち上がりのタイミングで読み出しコマンドを取り込み、「読み出し」を示すコマンド信号ＣＭＤを出力する。アドレスバッファ２２は、クロックＣＬＫの立ち上がりのタイミングでアドレスを取り込み、メモリセルＭＣａｉ１に対応する行アドレス信号ＲＡＤおよび列アドレス信号ＣＡＤを出力する。これに応答して分周器２４は、メモリセルＭＣａｉ１に対応する行アドレス信号ＲＡＤａを行デコーダ１０ａに与え、列アドレス信号ＣＡＤａを列デコーダ１１ａに与える。行デコーダ１０ａは、メモリセルＭＣａｉ１に対応する行アドレス信号ＲＡＤａｉをワード線ドライバＷＤａｉに与える。列デコーダ１１ａは、メモリセルＭＣａｉ１に対応する列アドレス信号ＣＡＤａｉを列選択回路ＣＲａｉ，ＣＷａｉに与える。そしてワード線Ｗａｉ１がワード線ドライバＷＤａｉによって活性化される。これによりメモリセルＭＣａｉ１のトランジスタＴａがオンになり、メモリセルＭＣａｉ１からビット線Ｂａｉ１にデータが読み出される。センスアンプ活性化信号ＳＥａが活性化され、ビット線対（Ｂａｉ１，／Ｂａｉ１）の電位差がセンスアンプ１２ａｉによって増幅される。

一方、時刻Ａから時刻Ｂまでの期間 活性のプリチャージ信号ＥＱｂがビット線プリチャージ回路１８ｂｉ，１９ｂｉに与えられ、ビット線対（Ｂｂｉ１，／Ｂｂｉ１），（Ｂｂｉ２，／Ｂｂｉ２）がプリチャージされる。

次いで時刻Ｂにおいて、メモリセルＭＣａｉ１に対応する列選択信号Ｒａｉ１が列選択回路ＣＲａｉによって活性化され、列選択スイッチ４４ａｉがオンになる。これにより、ビット線対（Ｂａｉ１，／Ｂａｉ１）とデータ線対ＤＢａとが接続される。また、活性の切り替え信号ＳＷ４０がトランスファゲート５０に与えられ、データ線対ＤＢａとデータ線対ＲＤＢとが接続される。また、活性のイネーブル信号ＲＥがリードアンプ２５に与えられる。これにより、ビット線対（Ｂａｉ１，／Ｂａｉ１）の電位差がデータ線対ＤＢａ，ＲＤＢに転送され、リードアンプ２５によって増幅されて入出力バッファ２７へ送られる。入出力バッファ２７への転送後、切り替え信号ＳＷ４０が不活性化され、データ線対ＤＢａとデータ線対ＲＤＢとが非接続にされ、データ線対ＲＤＢがプリチャージされる。また、イネーブル信号ＲＥ，列選択信号Ｒａｉ１およびセンスアンプ活性化信号ＳＥａが不活性化される。そして、活性のプリチャージ信号ＥＱａがビット線プリチャージ回路１８ａｉ，１９ａｉに与えられ、ビット線対（Ｂａｉ１，／Ｂａｉ１），（Ｂａｉ２，／Ｂａｉ２）がプリチャージされる。

一方、時刻Ｂにおいてプリチャージ信号ＥＱｂが不活性化され、ビット線プリチャージ回路１８ｂｉ，１９ｂｉによるビット線対（Ｂｂｉ１，／Ｂｂｉ１），（Ｂｂｉ２，／Ｂｂｉ２）のプリチャージが終了する。そして、読み出しコマンド（ＲＥＡＤ）がコマンドデコーダ２１に与えられ、アクセスすべきメモリセル（ここではＭＣｂｉ１とする。）に対応するアドレスがアドレスバッファ２２に与えられる。コマンドデコーダ２１は、クロックＣＬＫの立ち上がりのタイミングで読み出しコマンドを取り込み、「読み出し」を示すコマンド信号ＣＭＤを出力する。アドレスバッファ２２は、クロックＣＬＫの立ち上がりのタイミングでアドレスを取り込み、メモリセルＭＣｂｉ１に対応する行アドレス信号ＲＡＤおよび列アドレス信号ＣＡＤを出力する。これに応答して分周器２４は、メモリセルＭＣｂｉ１に対応する行アドレス信号ＲＡＤｂを行デコーダ１０ｂに与え、列アドレス信号ＣＡＤｂを列デコーダ１１ｂに与える。行デコーダ１０ｂは、メモリセルＭＣｂｉ１に対応する行アドレス信号ＲＡＤｂｉをワード線ドライバＷＤｂｉに与える。列デコーダ１１ｂは、メモリセルＭＣｂｉ１に対応する列アドレス信号ＣＡＤｂｉを列選択回路ＣＲｂｉ，ＣＷｂｉに与える。そしてワード線Ｗｂｉ１がワード線ドライバＷＤｂｉによって活性化される。これによりメモリセルＭＣｂｉ１のトランジスタＴｂがオンになり、メモリセルＭＣｂｉ１からビット線Ｂｂｉ１にデータが読み出される。センスアンプ活性化信号ＳＥｂが活性化され、ビット線対（Ｂｂｉ１，／Ｂｂｉ１）の電位差がセンスアンプ１２ｂｉによって増幅される。

次いで時刻Ｃにおいて、メモリセルＭＣａｉ１から読み出されたデータＤＱ１が入出力バッファ２７によって外部へ出力される。

また、データ線プリチャージ回路２０Ｒが活性化され、時刻Ｄまでの間にデータ線対ＤＢａがプリチャージされる。

また、メモリセルＭＣｂｉ１に対応する列選択信号Ｒｂｉ１が列選択回路ＣＲｂｉによって活性化され、列選択スイッチ４４ｂｉがオンになる。これにより、ビット線対（Ｂｂｉ１，／Ｂｂｉ１）とデータ線対ＤＢｂとが接続される。また、活性の切り替え信号ＳＷ４１がトランスファゲート５１に与えられ、データ線対ＤＢｂとデータ線対ＲＤＢとが接続される。また、活性のイネーブル信号ＲＥがリードアンプ２５に与えられる。これにより、ビット線対（Ｂｂｉ１，／Ｂｂｉ１）の電位差がデータ線対ＤＢｂ，ＲＤＢに転送され、リードアンプ２５によって増幅されて入出力バッファ２７へ送られる。入出力バッファ２７への転送後、切り替え信号ＳＷ４１が不活性化され、データ線対ＤＢｂとデータ線対ＲＤＢとが非接続にされ、データ線対ＲＤＢがプリチャージされる。また、イネーブル信号ＲＥ，列選択信号Ｒｂｉ１およびセンスアンプ活性化信号ＳＥｂが不活性化される。そして、活性のプリチャージ信号ＥＱｂがビット線プリチャージ回路１８ｂｉ，１９ｂｉに与えられ、ビット線対（Ｂｂｉ１，／Ｂｂｉ１），（Ｂｂｉ２，／Ｂｂｉ２）がプリチャージされる。

一方、時刻Ｃにおいてプリチャージ信号ＥＱａが不活性化され、ビット線プリチャージ回路１８ａｉ，１９ａｉによるビット線対（Ｂａｉ１，／Ｂａｉ１），（Ｂａｉ２，／Ｂａｉ２）のプリチャージが終了する。そして、読み出しコマンド（ＲＥＡＤ）がコマンドデコーダ２１に与えられ、アクセスすべきメモリセル（ここではＭＣａｉ１とする。）に対応するアドレスがアドレスバッファ２２に与えられる。コマンドデコーダ２１は、クロックＣＬＫの立ち上がりのタイミングで読み出しコマンドを取り込み、「読み出し」を示すコマンド信号ＣＭＤを出力する。アドレスバッファ２２は、クロックＣＬＫの立ち上がりのタイミングでアドレスを取り込み、メモリセルＭＣａｉ１に対応する行アドレス信号ＲＡＤおよび列アドレス信号ＣＡＤを出力する。これに応答して分周器２４は、メモリセルＭＣａｉ１に対応する行アドレス信号ＲＡＤａを行デコーダ１０ａに与え、列アドレス信号ＣＡＤａを列デコーダ１１ａに与える。行デコーダ１０ａは、メモリセルＭＣａｉ１に対応する行アドレス信号ＲＡＤａｉをワード線ドライバＷＤａｉに与える。列デコーダ１１ａは、メモリセルＭＣａｉ１に対応する列アドレス信号ＣＡＤａｉを列選択回路ＣＲａｉ，ＣＷａｉに与える。そしてワード線Ｗａｉ１がワード線ドライバＷＤａｉによって活性化される。これによりメモリセルＭＣａｉ１のトランジスタＴａがオンになり、メモリセルＭＣａｉ１からビット線Ｂａｉ１にデータが読み出される。センスアンプ活性化信号ＳＥａが活性化され、ビット線対（Ｂａｉ１，／Ｂａｉ１）の電位差がセンスアンプ１２ａｉによって増幅される。

次いで時刻Ｄにおいて、メモリセルＭＣｂｉ１から読み出されたデータＤＱ２が入出力バッファ２７によって外部へ出力される。

また、データ線プリチャージ回路２０Ｗが活性化され、時刻Ｅまでの間にデータ線対ＤＢｂがプリチャージされる。

また、メモリセルＭＣａｉ１に対応する列選択信号Ｒａｉ１が列選択回路ＣＲａｉによって活性化され、列選択スイッチ４４ａｉがオンになる。これにより、ビット線対（Ｂａｉ１，／Ｂａｉ１）とデータ線対ＤＢａとが接続される。また、活性の切り替え信号ＳＷ４０がトランスファゲート５０に与えられ、データ線対ＤＢａとデータ線対ＲＤＢとが接続される。また、活性のイネーブル信号ＲＥがリードアンプ２５に与えられる。これにより、ビット線対（Ｂａｉ１，／Ｂａｉ１）の電位差がデータ線対ＤＢａ，ＲＤＢに転送され、リードアンプ２５によって増幅されて入出力バッファ２７へ送られる。入出力バッファ２７への転送後、切り替え信号ＳＷ４０が不活性化され、データ線対ＤＢａとデータ線対ＲＤＢとが非接続にされ、データ線対ＲＤＢがプリチャージされる。また、イネーブル信号ＲＥ，列選択信号Ｒａｉ１およびセンスアンプ活性化信号ＳＥａが不活性化される。そして、活性のプリチャージ信号ＥＱａがビット線プリチャージ回路１８ａｉ，１９ａｉに与えられ、ビット線対（Ｂａｉ１，／Ｂａｉ１），（Ｂａｉ２，／Ｂａｉ２）がプリチャージされる。

次いで時刻Ｅにおいて、メモリセルＭＣａｉ１から読み出されたデータＤＱ３が入出力バッファ２７によって外部へ出力される。また、データ線プリチャージ回路２０Ｒが活性化され、データ線対ＤＢａがプリチャージされる。

以上のように、図４に示したＤＲＡＭでは、［アクセスすべきメモリセルのトランジスタＴａ］−［当該トランジスタＴａに対応するビット線対（Ｂａｉ１，／Ｂａｉ１），（Ｂａｉ２，／Ｂａｉ２）］−［当該ビット線対に対応する列選択スイッチ１４ａｉ，１５ａｉ］−［データ線対ＤＢａ］の経路によって形成されるポートＡと、［アクセスすべきメモリセルのトランジスタＴｂ］−［当該トランジスタＴｂに対応するビット線対（Ｂｂｉ１，／Ｂｂｉ１），（Ｂｂｉ２，／Ｂｂｉ２）］−［当該ビット線対に対応する列選択スイッチ１４ｂｉ，１５ｂｉ］−［データ線対ＤＢｂ］の経路によって形成されるポートＢとをクロックＣＬＫの２周期でインターリーブ動作させる。そしてデータ線対ＤＢａ，ＤＢｂに転送されたデータは、トランスファゲート５０，５１によって、クロックＣＬＫの１周期ごとに交互にデータ線対ＲＤＢに転送される。データ線対ＲＤＢに転送されたデータは、リードアンプ２５によって、クロックＣＬＫの１周期で増幅され入出力バッファ２７へ出力される。入出力バッファ２７は、リードアンプ２５からのデータをクロックＣＬＫの１周期で外部へ出力する。

なお、ここでは読み出し動作について詳しく説明したけれども、書き込み動作のときにも同様に、入出力バッファ２７は、外部からのデータをクロックＣＬＫの１周期でライトドライバ２６へ転送し、ライトドライバ２６は、入出力バッファ２７からのデータを増幅してクロックＣＬＫの１周期でデータ線対ＷＤＢに転送する。データ線対ＷＤＢに転送されたデータは、トランスファゲート５２，５３によって、クロックＣＬＫの１周期ごとに交互にデータ線対ＤＢａ，ＤＢｂに転送される。そして、［アクセスすべきメモリセルのトランジスタＴａ］−［当該トランジスタＴａに対応するビット線対（Ｂａｉ１，／Ｂａｉ１），（Ｂａｉ２，／Ｂａｉ２）］−［当該ビット線対に対応する列選択スイッチ１６ａｉ，１７ａｉ］−［データ線対ＤＢａ］の経路によって形成されるポートＡと、［アクセスすべきメモリセルのトランジスタＴｂ］−［当該トランジスタＴｂに対応するビット線対（Ｂｂｉ１，／Ｂｂｉ１），（Ｂｂｉ２，／Ｂｂｉ２）］−［当該ビット線対に対応する列選択スイッチ１６ｂｉ，１７ｂｉ］−［データ線対ＤＢｂ］の経路によって形成されるポートＢとをクロックＣＬＫの２周期でインターリーブ動作させる。

＜効果＞
以上のように、この発明の第２の実施形態によるＤＲＡＭでは、トランスファゲート５０−５３と制御回路４０−４３とを設けたため、ポートＡおよびＢのそれぞれに対してリードアンプおよびライトドライバを設ける必要がない。すなわち、ポートＡとポートＢとに共通のリードアンプ２５およびライトドライバ２６を設ければよい。これにより、ポートＡおよびポートＢのそれぞれに対してリードアンプおよびライトドライバを設けた場合に比べると回路のレイアウト面積を小さくすることができる。

また、データ線対ＤＢａ，ＤＢｂにおけるデータ転送およびプリチャージをクロックＣＬＫの２周期で行っている。そして、データ線対ＤＢｂがプリチャージされているときにはデータ線対ＤＢａとデータ線対ＲＤＢ，ＷＤＢとの間でデータ転送を行い、データ線対ＤＢａがプリチャージされているときにはデータ線対ＤＢｂとデータ線対ＲＤＢ，ＷＤＢとの間でデータ転送を行う。これにより、データ線対ＤＢａ，ＤＢｂのプリチャージを見かけ上かくすことができる。

また、メモリセルアレイ上に配線される比較的負荷の重いデータ線対ＤＢａ，ＤＢｂにおけるデータ転送およびプリチャージをクロックＣＬＫの２倍の周期で行い、周辺回路上に配線される比較的負荷の軽いデータ線対ＲＤＢ，ＷＤＢにおけるデータ転送およびプリチャージをクロックＣＬＫの１周期で行うため、図１に示したＤＲＡＭと比べると、データ転送にマージンを持たせた設計を実現することができる。

（第３の実施形態）
＜全体構成＞
図６は、この発明の第３の実施形態によるＤＲＡＭの全体構成を示すブロック図である。図６に示すＤＲＡＭは、メモリセルＭＣ６１−ＭＣ６８と、ワード線ＷＬ１，ＷＬ２と、ビット線ＢＬ１−ＢＬ４，／ＢＬ１−／ＢＬ４と、センスアンプＳ６１−Ｓ６４と、ＮチャネルＭＯＳトランジスタＴ６１−Ｔ６８，Ｔ７１−Ｔ７８と、ライトドライバ６０と、列アドレスデコーダ６１と、コマンドデコーダ６２と、列選択回路６３，６４と、ビット線プリチャージ回路６５と、センスアンプドライバ６６と、データ線対（ＤＬ，／ＤＬ）と、データ線プリチャージ回路６７とを備える。

メモリセルＭＣ６１−ＭＣ６８は行および列に配置される。ワード線ＷＬ１，ＷＬ２は行に配置される。ワード線ＷＬ１はメモリセルＭＣ６１−ＭＣ６４に対応して配置される。ワード線ＷＬ２はメモリセルＭＣ６５−ＭＣ６８に対応して配置される。ビット線ＢＬ１−ＢＬ４，／ＢＬ１−／ＢＬ４は列に配置される。ビット線ＢＬ１−ＢＬ４はメモリセルＭＣ６１−ＭＣ６４に対応して配置される。ビット線／ＢＬ１−／ＢＬ４はメモリセルＭＣ６５−ＭＣ６８に対応して配置される。

ＮチャネルＭＯＳトランジスタＴ６１−Ｔ６４は、データ線ＤＬとＮチャネルＭＯＳトランジスタＴ７１−Ｔ７４との間に接続され、データ線ＤＬの電圧をゲートに受ける。ＮチャネルＭＯＳトランジスタＴ７１−Ｔ７４は、ＮチャネルＭＯＳトランジスタＴ６１−Ｔ６４とビット線ＢＬ１−ＢＬ４との間に接続され、列選択回路６４からの列選択信号ＷＳ１−ＷＳ４に応答してオン／オフする。

ＮチャネルＭＯＳトランジスタＴ６５−Ｔ６８は、データ線／ＤＬとＮチャネルＭＯＳトランジスタＴ７５−Ｔ７８との間に接続され、データ線／ＤＬの電圧をゲートに受ける。ＮチャネルＭＯＳトランジスタＴ７５−Ｔ７８は、ＮチャネルＭＯＳトランジスタＴ６５−Ｔ６８とビット線／ＢＬ１−／ＢＬ４との間に接続され、列選択回路６３からの列選択信号ＷＳ５−ＷＳ８に応答してオン／オフする。

列アドレスデコーダ６１は、列アドレスに応答して列アドレス信号Ｃ１，Ｃ２を出力する。コマンドデコーダ６２は、書き込みコマンド（ＷＲＩＴＥ）に応答して活性のイネーブル信号ＷＥを出力する。

列選択回路６３は、コマンドデコーダ６２からの活性のイネーブル信号ＷＥに応答して活性化し、列選択信号ＷＳ５−ＷＳ８のうち列アドレスデコーダ６１からの列アドレス信号Ｃ２に対応する列選択信号を活性化する。

列選択回路６４は、コマンドデコーダ６２からの活性のイネーブル信号ＷＥに応答して活性化し、列選択信号ＷＳ１−ＷＳ４のうち列アドレスデコーダ６１からの列アドレス信号Ｃ２に対応する列選択信号を活性化する。

ライトドライバ６０は、ＡＮＤ回路ＡＤ６１，ＡＤ６２と、トライステートバッファＢ６１，Ｂ６２とを含む。ＡＮＤ回路ＡＤ６１は、書き込みデータＤＩＮと列アドレスデコーダ６１からの列アドレス信号Ｃ１との論理積を出力する。ＡＮＤ回路６２は、書き込みデータの反転データ／ＤＩＮと列アドレスデコーダ６１からの列アドレス信号Ｃ１との論理積を出力する。トライステートバッファＢ６１，Ｂ６２は、コマンドデコーダ６２からのイネーブル信号ＷＥに応答して活性化し、ＡＮＤ回路ＡＤ６１，ＡＤ６２の出力に応じてデータ線ＤＬ，／ＤＬを駆動する。

データ線プリチャージ回路６７は、プリチャージ信号ＰＲ１に応答してデータ線対（ＤＬ，／ＤＬ）を接地電圧レベルにプリチャージする。ビット線プリチャージ回路６５は、プリチャージ信号ＰＲ２に応答してビット線ＢＬ１−ＢＬ４，／ＢＬ１−／ＢＬ４を１／２ＶＤＤレベル（ＶＤＤは電源電圧）にプリチャージする。センスアンプドライバ６６は、センスアンプ活性化信号（図示せず）に応答してセンスアンプＳ６１−Ｓ６４を活性化する。センスアンプＳ６１−Ｓ６４は、ビット線対（ＢＬ１，／ＢＬ１）−（ＢＬ１，／ＢＬ４）の電位差を増幅する。

＜書き込み動作＞
次に、以上のように構成されたＤＲＡＭの書き込み動作について説明する。ここではメモリセルＭＣ６１にＨレベルのデータを書き込む場合を例に説明する。

最初、データ線対（ＤＬ，／ＤＬ）は接地電圧（ＶＳＳ）レベルにプリチャージされている。また、ビット線対（ＢＬ１，／ＢＬ１）−（ＢＬ４，／ＢＬ４）は１／２ＶＤＤレベルにプリチャージされている。そして、書き込みコマンド（ＷＲＩＴＥ）がコマンドデコーダ６２に入力される。書き込みコマンドに応答してコマンドデコーダ６２は活性のイネーブル信号ＷＥを出力する。データを書き込むべきメモリセルＭＣ６１に対応するワード線ＷＬ１が活性化される。また、データを書き込むべきメモリセルＭＣ６１に対応した列アドレス信号が列アドレスデコーダ６１に与えられる。この列アドレス信号に応答して列アドレスデコーダ６１は活性の列アドレス信号Ｃ１をＡＮＤ回路ＡＤ６１，ＡＤ６２に出力する。また列アドレスデコーダ６１はアクセスすべきメモリセルに対応する列アドレス信号Ｃ２を列選択回路６３，６４に出力する。

そして書き込みデータＤＩＮがＡＮＤ回路ＡＤ６１，ＡＤ６２に与えられる。書き込みデータＤＩＮの値に応じてＡＮＤ回路ＡＤ６１，ＡＤ６２のいずれか一方の出力が活性化される。ここではＡＮＤ回路ＡＤ６１の出力が活性化されるものとする。活性化されたほうの出力を受けるトライステートバッファＢ６１によってデータ線ＤＬが活性化される。これにより、データ線ＤＬが電源電圧（ＶＤＤ）レベルまで昇圧される。他方のデータ線／ＤＬは接地電圧レベルのままである。

データ線ＤＬが電源電圧（ＶＤＤ）レベルに昇圧されることによってＮチャネルＭＯＳトランジスタＴ６１−Ｔ６４がオンになる。列アドレスデコーダ６１からの列アドレス信号Ｃ２に応答して列選択回路６３，６４はアクセスすべきメモリセルに対応するビット線対に対応する列選択信号ＷＳ１−ＷＳ４，ＷＳ５−ＷＳ８を活性化する。ここでは列選択信号ＷＳ１，ＷＳ５が活性化されるものとする。これにより、ＮチャネルＭＯＳトランジスタＴ７１，Ｔ７５がオンになる。そして１／２ＶＤＤレベルにプリチャージされたビット線ＢＬ１が、電源電圧ＶＤＤレベルからＮチャネルＭＯＳトランジスタＴ６１，Ｔ７１のしきい値電圧Ｖｔｎ分だけ降下したレベル（ＶＤＤ−Ｖｔｎ）となる。一方、ＮチャネルＭＯＳトランジスタＴ６５はオフしているためビット線／ＢＬ１の電位は１／２ＶＤＤのままである。

その後、センスアンプドライバ６６によってセンスアンプＳ６１が活性化され、ビット線対（ＢＬ１，／ＢＬ１）の電位差が増幅されメモリセルＭＣ６１にＨレベルのデータが書き込まれる。

＜効果＞
以上のように、この発明の第３の実施形態によるＤＲＡＭでは、書き込みデータＤＩＮと当該データを書き込むべきメモリセルに対応した列アドレス信号Ｃ１とに基づいてライトドライバ６０はデータ線ＤＬ，／ＤＬのうち一方を活性化する。そして、データ線ＤＬ，／ＤＬからビット線ＢＬ１−ＢＬ４，／ＢＬ１−／ＢＬ４に当該データを書き込むためのＮチャネルＭＯＳトランジスタＴ６１−Ｔ６８のオン／オフをデータ線ＤＬ，／ＤＬの電圧によって制御する。したがって、ＮチャネルＭＯＳトランジスタＴ６１−Ｔ６８のオン／オフを制御するための信号線を列方向に配線する必要がない。これにより、配線層のレイアウト面積を大幅に削減することができる。

さらに、ＮチャネルＭＯＳトランジスタＴ６１−Ｔ６８のオン／オフを制御するための信号線を配置する代わりに電源配線を配置することができる。これにより電源を強化することができるばかりでなく、データ線ＤＬ，／ＤＬのシールド効果を高めることもできる。

＜なお書き＞
なお、ＮチャネルＭＯＳトランジスタＴ６１−Ｔ６８に代えてＰチャネルＭＯＳトランジスタを用いても同様の効果が得られる。ただしこの場合にはデータ線対（ＤＬ，／ＤＬ）を接地電圧レベルではなく電源電圧レベルにプリチャージする必要がある。

また、ＮチャネルＭＯＳトランジスタＴ６１−Ｔ６８に代えてＣＭＯＳ型トランジスタを用いてもよい。これによれば高電圧側にも低電圧側にも書き込めるため、書き込みレベルをより強化することができる。

また、データ線ＤＬの電圧をＮチャネルＭＯＳトランジスタＴ６５−Ｔ６８のゲートに与え、データ線／ＤＬの電圧をＮチャネルＭＯＳトランジスタＴ６１−Ｔ６４に与えてもよい。これにより、ビット線への書き込みレベルがトランジスタのしきい値電圧分だけ電源電圧よりも降下するということがなくなる。この効果は、ＮチャネルＭＯＳトランジスタＴ６１−Ｔ６８に代えてＰチャネルＭＯＳトランジスタやＣＭＯＳ型トランジスタを用いた場合にもあてはまる。

また、図１および図４に示したＤＲＡＭに対してもこの実施形態による技術を適用することができる。

（第４の実施形態）
＜全体構成＞
図７は、この発明の第４の実施形態によるＤＲＡＭの全体構成を示すブロック図である。図７に示すＤＲＡＭは図６に示したＤＲＡＭと以下の点が異なる。すなわち、図６に示したデータ線プリチャージ回路６７を設けていない。ライトドライバ６０は、図６に示したトライステートバッファＢ６１，Ｂ６２を含んでいない。ＮチャネルＭＯＳトランジスタＴ６１−Ｔ６８は、接地電圧を受ける接地ノードとＮチャネルＭＯＳトランジスタＴ７１−Ｔ７８との間に接続される。制御回路６８をさらに備える。制御回路６８は、コマンドデコーダ６２からのイネーブル信号ＷＥに応答して活性化し、列アドレスデコーダ６１からの列アドレス信号Ｃ１に応じて活性の信号をＡＮＤ回路ＡＤ６１，ＡＤ６２の入力に与える。ＡＮＤ回路ＡＤ６１は、書き込みデータＤＩＮと制御回路６８からの信号との論理積を出力する。ＡＮＤ回路ＡＤ６２は、書き込みデータＤＩＮの反転データと制御回路６８からの信号との論理積を出力する。上述の点のほかは図６に示したＤＲＡＭと同様である。

＜書き込み動作＞
次に、以上のように構成されたＤＲＡＭの書き込み動作について説明する。ここではメモリセルＭＣ６１にＬレベルのデータを書き込む場合を例に説明する。

書き込みコマンド（ＷＲＩＴＥ）がコマンドデコーダ６２に入力される。書き込みコマンドに応答してコマンドデコーダ６２は活性のイネーブル信号ＷＥを出力する。データを書き込むべきメモリセルＭＣ６１に対応するワード線ＷＬ１が活性化される。また、データを書き込むべきメモリセルＭＣ６１に対応した列アドレス信号が列アドレスデコーダ６１に与えられる。この列アドレス信号に応答して列アドレスデコーダ６１は活性の列アドレス信号Ｃ１を制御回路６８に出力する。これに応答して制御回路６８は活性の信号をＡＮＤ回路ＡＤ６１，ＡＤ６２の入力に出力する。また列アドレスデコーダ６１はアクセスすべきメモリセルに対応する列アドレス信号Ｃ２を列選択回路６３，６４に出力する。

そして書き込みデータＤＩＮがＡＮＤ回路ＡＤ６１，ＡＤ６２に与えられる。書き込みデータＤＩＮの値に応じてＡＮＤ回路ＡＤ６１，ＡＤ６２のいずれか一方の出力が活性化される。すなわちデータ線ＤＬ，／ＤＬのうち一方が活性化される。ここではＡＮＤ回路ＡＤ６１の出力すなわちデータ線ＤＬが活性化されるものとする。活性化されたほうのデータ線ＤＬは電源電圧（ＶＤＤ）レベルまで昇圧される。

データ線ＤＬが電源電圧（ＶＤＤ）レベルに昇圧されることによってＮチャネルＭＯＳトランジスタＴ６１−Ｔ６４がオンになる。列アドレスデコーダ６１からの列アドレス信号Ｃ２に応答して列選択回路６３，６４は、アクセスすべきメモリセルに対応するビット線対に対応する列選択信号ＷＳ１−ＷＳ４，ＷＳ５−ＷＳ８を活性化する。ここでは列選択信号ＷＳ１，ＷＳ５が活性化されるものとする。これによりＮチャネルＭＯＳトランジスタＴ７１がオンになり、ビット線ＢＬ１が接地電圧レベルとなる。一方、ＮチャネルＭＯＳトランジスタＴ６５はオフしているためビット線／ＢＬ１の電位は１／２ＶＤＤのままである。

その後、センスアンプドライバ６６によってセンスアンプＳ６１が活性化され、ビット線対（ＢＬ１，／ＢＬ１）の電位差が増幅されメモリセルＭＣ６１にＬレベルのデータが書き込まれる。

＜効果＞
以上のように、この発明の第４の実施形態によるＤＲＡＭでは、ＮチャネルＭＯＳトランジスタＴ６１−Ｔ６８のオン／オフを制御する信号線としてのみデータ線ＤＬ，／ＤＬを用いるため、図６に示したＤＲＡＭによって得られる効果に加えてさらに以下の効果が得られる。

すなわち、図６に示したＤＲＡＭと比べると回路のレイアウトが容易になり、小面積化を図ることができる
また、データ線ＤＬ，／ＤＬをプリチャージする回路を設ける必要がないため、回路のレイアウト面積および消費電力を小さくすることができる。

＜なお書き＞
なお、ＮチャネルＭＯＳトランジスタＴ６１−Ｔ６８に代えてＰチャネルＭＯＳトランジスタまたはＣＭＯＳ型トランジスタを用いてもよい。

また、図１および図４に示したＤＲＡＭに対してもこの実施形態による技術を適用することができる。

（第５の実施形態）
第３および第４の実施形態ではビット線対のうち一方をプルアップまたはプルダウンすることによって書き込みを行った。第５の実施形態では、このような書き込み動作を行う場合にさらに有効な技術について説明する。以下、図７および図８を参照しつつ説明する。ここでは、Ｌレベルのデータが書き込まれているメモリセルＭＣ６５にＨレベルのデータを書き込む場合を例に説明する。

書き込みコマンド（ＷＲＩＴＥ）がコマンドデコーダ６２に入力される。書き込みコマンドに応答してコマンドデコーダ６２は活性のイネーブル信号ＷＥを出力する。また、データを書き込むべきメモリセルＭＣ６５に対応した列アドレス信号が列アドレスデコーダ６１に与えられる。この列アドレス信号に応答して列アドレスデコーダ６１は活性の列アドレス信号Ｃ１を制御回路６８に出力する。これに応答して制御回路６８は活性の信号をＡＮＤ回路ＡＤ６１，ＡＤ６２の入力に出力する。また列アドレスデコーダ６１は、メモリセルＭＣ６５に対応するビット線対（ＢＬ１，／ＢＬ１）に対応する列アドレス信号Ｃ２を列選択回路６４に出力する。

メモリセルＭＣ６５に対応するワード線ＷＬ２が活性化され、メモリセルＭＣ６５からビット線／ＢＬ１にＬレベルのデータが読み出される。これにより、１／２ＶＤＤレベルにプリチャージされていたビット線／ＢＬ１の電位が低下する。

Ｈレベルの書き込みデータＤＩＮがＡＮＤ回路ＡＤ６１，ＡＤ６２に与えられる。これに応答してＡＮＤ回路ＡＤ６１の出力が活性化され、データ線ＤＬが電源電圧（ＶＤＤ）レベルまで昇圧される。データ線ＤＬが電源電圧（ＶＤＤ）レベルに昇圧されることによってＮチャネルＭＯＳトランジスタＴ６１−Ｔ６４がオンになる。列アドレスデコーダ６１からの列アドレス信号Ｃ２に応答して列選択回路６４，６３は列選択信号ＷＳ１，ＷＳ５を活性化する。これによりＮチャネルＭＯＳトランジスタＴ７１，Ｔ７５がオンになる。この結果、１／２ＶＤＤレベルにプリチャージされていたビット線ＢＬ１が接地電圧レベルにプルダウンされる。

ビット線ＢＬ１が接地電圧レベルまでプルダウンされた後、プリチャージ信号ＰＲ２を所定期間 活性化する。これにより、ビット線ＢＬ１，／ＢＬ１が昇圧される。ビット線／ＢＬ１は１／２ＶＤＤレベル付近まで昇圧され、ビット線ＢＬ１は接地電圧レベルからわずかに昇圧される。

その後、プリチャージ信号ＰＲ２を不活性化する。これにより、ビット線ＢＬ１はふたたび接地電圧レベルまでプルダウンされ、ビット線／ＢＬ１は１／２ＶＤＤレベルに維持される。

その後、センスアンプ活性化信号が活性化される。これに応答してセンスアンプＳ６１が活性化され、ビット線対（ＢＬ１，／ＢＬ１）の電位差が増幅されメモリセルＭＣ６５にＨレベルのデータが書き込まれる。

以上のように、ビット線対のうち一方をプルダウン（またはプルアップ）することによって書き込みを行う方式では、メモリセルから読み出されたデータによって書き込みマージンが小さくなってしまう。これは、電源電圧が低くなりビット線とメモリセルとの容量比が小さくなるにつれ無視できなくなる。

しかし第５の実施形態による書き込み方式では、メモリセルからデータが読み出されたビット線を一度プリチャージレベルまで昇圧するため、少なくとも読み出し動作時のビット線間の電位差を確保でき、十分なマージンを持って書き込み動作を行うことができる。

（第６の実施形態）
＜ＤＲＡＭの全体構成＞
図９は、この発明の第６の実施形態によるＤＲＡＭの全体構成を示すブロック図である。図９に示すＤＲＡＭは、メモリブロックＢＫ０，ＢＫ１と、データ線対（ＤＬ０，／ＤＬ０），（ＤＬ１，／ＤＬ１）と、ワード線ＷＬａ，ＷＬｂと、列選択線ＣＳＬ０，ＣＳＬ１と、リードアンプＲＡ０，ＲＡ１と、トランスファゲートＴＧ１，ＴＧ２と、出力バッファ９０−９２と、データ出力端子ＤＯＵＴ０，ＤＯＵＴ１，ＰＤＯＵＴとを備える。

メモリブロックＢＫ０，ＢＫ１の各々は、行および列に配置された複数のメモリセル（図９では代表的にＭＣａおよびＭＣｂを示す。）と、行に配置された複数のワード線（図９では代表的にＷＬａおよびＷＬｂを示す。）と、列に配置された複数のビット線対（図９では代表的に（ＢＬａ，ＢＬｂ）を示す。）と、ビット線対（ＢＬａ，ＢＬｂ）の電位差を増幅するセンスアンプＳＡと、列選択ゲートＣＳＧとを含む。列選択ゲートＣＳＧは、ビット線対ＢＬａおよびＢＬｂに対応して設けられ、対応するビット線対（ＢＬａ，ＢＬｂ）とデータ線対（ＤＬ０，／ＤＬ０），（ＤＬ１，／ＤＬ１）との間に接続される。

ワード線ＷＬａ，ＷＬｂはメモリブロックＢＫ０，ＢＫ１を縦断するように配置される。列選択線ＣＳＬ０，ＣＳＬ１は、列アドレス信号に応答して対応する列選択ゲートＣＳＧをオン／オフする。

リードアンプＲＡ０は、メインアンプＭＡ０とトライステートバッファＴＢ０とを含む。メインアンプＭＡ０は、活性のイネーブル信号ＲＥ０に応答して活性化し、データ線対（ＤＬ０，／ＤＬ０）上の信号を増幅する。トライステートバッファＴＢ０は、イネーブル信号ＲＥ０が活性のときメインアンプＭＡ０の出力に応じて出力ノードＮ０を駆動し、イネーブル信号ＲＥ０が不活性のとき出力ノードＮ０をＨｉ−Ｚ（ハイインピーダンス）状態にする。具体的にはトライステートバッファＴＢ０は、イネーブル信号ＲＥ０が活性でありかつメインアンプＭＡ０によって増幅されたデータ線対（ＤＬ０，／ＤＬ０）の信号レベルが（Ｈ，Ｌ）レベルであるとき出力ノードＮ０をＨレベル（電源電圧ＶＤＤレベル）に駆動する。一方、トライステートバッファＴＢ０は、イネーブル信号ＲＥ０が活性でありかつメインアンプＭＡ０によって増幅されたデータ線（ＤＬ０，／ＤＬ０）の信号レベルが（Ｌ，Ｈ）レベルであるとき出力ノードＮ０をＬレベル（接地電圧ＶＳＳレベル）に駆動する。

リードアンプＲＡ１は、メインアンプＭＡ１とトライステートバッファＴＢ１とを含む。メインアンプＭＡ１は、活性のイネーブル信号ＲＥ１に応答して活性化し、データ線対（ＤＬ１，／ＤＬ１）上の信号を増幅する。トライステートバッファＴＢ１は、イネーブル信号ＲＥ１が活性のときメインアンプＭＡ１の出力に応じて出力ノードＮ１を駆動し、イネーブル信号ＲＥ１が不活性のとき出力ノードＮ１をＨｉ−Ｚ（ハイインピーダンス）状態にする。具体的にはトライステートバッファＴＢ１は、イネーブル信号ＲＥ１が活性でありかつメインアンプＭＡ１によって増幅されたデータ線対（ＤＬ１，／ＤＬ１）の信号レベルが（Ｈ，Ｌ）レベルであるとき出力ノードＮ１をＨレベル（電源電圧ＶＤＤレベル）に駆動する。一方、トライステートバッファＴＢ１は、イネーブル信号ＲＥ１が活性でありかつメインアンプＭＡ１によって増幅されたデータ線（ＤＬ１，／ＤＬ１）の信号レベルが（Ｌ，Ｈ）レベルであるとき出力ノードＮ１をＬレベル（接地電圧ＶＳＳレベル）に駆動する。

トランスファゲートＴＧ２は、トライステートバッファＴＢ０の出力ノードＮ０とトライステートバッファＴＢ１の出力ノードＮ１との間に接続され、ビット幅選択信号ＢＷＳに応答してオン／オフする。読み出しデータのビット幅が１ビットのとき活性のビット幅選択信号ＢＷＳが与えられる。活性のビット幅選択信号ＢＷＳに応答してトランスファゲートＴＧ２はオンになる。読み出しデータのビット幅が２ビットのとき不活性のビット幅選択信号ＢＷＳが与えられる。不活性のビット幅選択信号に応答してトランスファゲートＴＧ２はオフになる。

出力バッファ９０は、ラッチ回路Ｌ９０とインバータＩＶ９０とを含む。ラッチ回路Ｌ９０は、トライステートバッファＴＢ０の出力ノードＮ０の電圧レベルをラッチしインバータＩＶ９０へ出力する。インバータＩＶ９０は、ラッチ回路Ｌ９０からの出力を反転してデータ出力端子ＤＯＵＴ０へ与える。

出力バッファ９１は、ラッチ回路Ｌ９１とインバータＩＶ９１とを含む。ラッチ回路Ｌ９１は、トライステートバッファＴＢ９１の出力ノードＮ１の電圧レベルをラッチしインバータＩＶ９１へ出力する。インバータＩＶ９１は、ラッチ回路Ｌ９１からの出力を反転してデータ出力端子ＤＯＵＴ１へ与える。

トランスファゲートＴＧ１は、トライステートバッファＴＢ０の出力ノードＮ０とノードＮ２との間に接続され、テストモード信号ＴＥＳＴに応答してオン／オフする。ＤＲＡＭがテストモードのとき活性のテストモード信号ＴＥＳＴが与えられる。活性のテストモード信号ＴＥＳＴに応答してトランスファゲートＴＧ１がオンになる。これによりノードＮ０とノードＮ２とが接続される。ＤＲＡＭが通常モードのとき不活性のテストモード信号ＴＥＳＴが与えられる。不活性のテストモード信号ＴＥＳＴに応答してトランスファゲートＴＧ１がオフになる。これによりノードＮ０とノードＮ２とが非接続状態になる。

出力バッファ９２は、ラッチ回路Ｌ９２とインバータＩＶ９２とを含む。ラッチ回路Ｌ９２は、ノードＮ２の電圧レベルをラッチしインバータＩＶ９２へ出力する。インバータＩＶ９２は、ラッチ回路Ｌ９２からの出力を反転してデータ出力端子ＰＤＯＵＴへ与える。

＜読み出し動作＞
次に、以上のように構成されたＤＲＡＭの読み出し動作について説明する。ここでは、通常モードのときとテストモードのときとに分けて説明する。

（１）通常モードのとき
不活性のテストモード信号ＴＥＳＴが与えられ、トランスファゲートＴＧ１はオフになる。ビット幅選択信号ＢＷＳによって読み出しデータのビット幅が選択される。ここでは２ビットまたは１ビットが選択される。以下、読み出しデータのビット幅が２ビットのときと１ビットのときとに分けて説明する。

（ａ）読み出しデータのビット幅が２ビットのとき
不活性のビット幅選択信号ＢＷＳが与えられ、トランスファゲートＴＧ２がオフになる。行デコーダ（図示せず）によって、行アドレス信号に対応するワード線（ここではＷＬａとする。）が選択される。列デコーダ（図示せず）によって、列アドレス信号に対応する列選択線ＣＳＬ０およびＣＳＬ１が選択される。これにより、列選択線ＣＳＬ０およびＣＳＬ１に対応する列選択ゲートＣＳＧがオンになり、メモリブロックＢＫ０およびＢＫ１内のビット線対（ＢＬａ，ＢＬｂ）とデータ線対（ＤＬ０，／ＤＬ０）および（ＤＬ１，／ＤＬ１）とが接続される。そして、メモリブロックＢＫ０およびＢＫ１内のメモリセルＭＣａからビット線対（ＢＬａ，ＢＬｂ）に読み出されたデータがデータ線対（ＤＬ０，／ＤＬ０）および（ＤＬ１，／ＤＬ１）に転送される。

活性のイネーブル信号ＲＥ０およびＲＥ１がリードアンプＲＡ０およびＲＡ１に与えられ、リードアンプＲＡ０およびＲＡ１が活性化される。これにより、データ線対（ＤＬ０，／ＤＬ０）および（ＤＬ１，／ＤＬ１）に読み出されたデータがメインアンプＭＡ０およびＭＡ１によって増幅される。メインアンプＭＡ０およびＭＡ１によって増幅されたデータに応じてトライステートバッファＴＢ０およびＴＢ１は出力ノードＮ０およびＮ１をＨレベルまたはＬレベルに駆動する。トライステートバッファＴＢ０およびＴＢ１によって駆動されたノードＮ０およびＮ１の電圧がラッチ回路Ｌ９０およびＬ９１によってラッチされ、インバータＩＶ９０およびＩＶ９１によって反転されてデータ出力端子ＤＯＵＴ０およびＤＯＵＴ１から２ビットデータとして外部に出力される。このように、メインアンプＭＡ０およびＭＡ１が活性化されてからデータ出力端子ＤＯＵＴ０およびＤＯＵＴ１にデータが出力されるまでの間 ラッチ回路Ｌ９０およびＬ９１においてタイミング調整がなされることなく高速にデータが出力される。そしてイネーブル信号ＲＥ０およびＲＥ１が不活性化され、トライステートバッファＴＢ０およびＴＢ１と出力ノードＮ０およびＮ１とが等価的に非接続状態（Ｈｉ−Ｚ状態）になる。これにより、ラッチ回路Ｌ９０およびＬ９１によって保持されているデータの破壊を防ぐことができる。また、もし読み出し動作命令が入力された場合でもイネーブル信号ＲＥ０およびＲＥ１が活性化されないかぎり、ラッチ回路Ｌ９０およびＬ９１によって保持されているデータが破壊されることはない。

（ｂ）読み出しデータのビット幅が１ビットのとき
活性のビット幅選択信号ＢＷＳが与えられ、トランスファゲートＴＧ２がオンになる。行デコーダ（図示せず）によって、行アドレス信号に対応するワード線（ここではＷＬａとする。）が選択される。列デコーダ（図示せず）によって、列アドレス信号に対応する列選択線ＣＳＬ０またはＣＳＬ１（ここではＣＳＬ１とする。）が選択される。これにより、列選択線ＣＳＬ１に対応する列選択ゲートＣＳＧがオンになり、メモリブロックＢＫ１内のビット線対（ＢＬａ，ＢＬｂ）とデータ線対（ＤＬ１，／ＤＬ１）とが接続される。そして、メモリブロックＢＫ１内のメモリセルＭＣａからビット線対（ＢＬａ，ＢＬｂ）に読み出されたデータがデータ線対（ＤＬ１，／ＤＬ１）に転送される。

不活性のイネーブル信号ＲＥ０がリードアンプＲＡ０に与えられ、活性のイネーブル信号ＲＥ１がリードアンプＲＡ１に与えられる。不活性のイネーブル信号ＲＥ０に応答してメインアンプＭＡ０およびトライステートバッファＴＢ０が不活性化される。これにより、トライステートバッファＴＢ０と出力ノードＮ０とが等価的に非接続状態（Ｈｉ−Ｚ状態）となる。一方、活性のイネーブル信号ＲＥ１に応答してメインアンプＭＡ１およびトライステートバッファＴＢ１が活性化される。これにより、データ線対（ＤＬ１，／ＤＬ１）に読み出されたデータがメインアンプＭＡ１によって増幅される。メインアンプＭＡ１によって増幅されたデータに応じてトライステートバッファＴＢ１は出力ノードＮ１をＨレベルまたはＬレベルに駆動する。トライステートバッファＴＢ１によって駆動された出力ノードＮ１の電圧がトランスファゲートＴＧ２を介して出力ノードＮ０に転送されラッチ回路Ｌ９０によってラッチされる。ラッチ回路Ｌ９０によってラッチされたデータはインバータＩＶ９０によって反転されてデータ出力端子ＤＯＵＴ０から１ビットデータとして外部に出力される。このように、メインアンプＭＡ１が活性化されてからデータ出力端子ＤＯＵＴ０にデータが出力されるまでの間 ラッチ回路Ｌ９０においてタイミング調整がなされることなく高速にデータが出力される。そしてイネーブル信号ＲＥ１が不活性化され、トライステートバッファＴＢ１と出力ノードＮ１とが等価的に非接続状態（Ｈｉ−Ｚ状態）になる。

なお、読み出しデータのビット幅が１ビットのとき、使用されないラッチ回路Ｌ９１はデータをラッチできないように制御されている。これにより、出力ノードＮ０と出力ノードＮ１とを接続状態にしたときに生じるラッチ回路同士のデータの衝突を防ぐことができる。

以上のように、リードアンプＲＡ０およびＲＡ１は、活性のイネーブル信号ＲＥ０およびＲＥ１に応答して活性化され、データ線対（ＤＬ０，／ＤＬ０）および（ＤＬ１，／ＤＬ１）に読み出されたデータに応じて出力ノードＮ０およびＮ１を駆動し、不活性のイネーブル信号ＲＥ０およびＲＥ１に応答して不活性化され、出力ノードＮ０およびＮ１をＨｉ−Ｚ状態にする。これにより、後段のラッチ回路Ｌ９０およびＬ９１におけるデータラッチおよび出力のタイミングを制御する必要がなくなる。したがって、メインアンプＭＡ０およびＭＡ１が活性化されてからタイミングレスで高速にデータ出力端子ＤＯＵＴ０およびＤＯＵＴ１にデータが出力される。

また、ラッチ回路Ｌ９０およびＬ９１のタイミングを制御する必要がなくイネーブル信号ＲＥ０およびＲＥ１の活性／不活性を制御すればよいため、制御回路のレイアウト面積を小さくすることができる。

また、ラッチ回路Ｌ９０の前段の出力ノードＮ０とラッチ回路Ｌ９１の前段の出力ノードＮ１との間にトランスファゲートＴＧ２を設けたため、読み出しデータのビット幅を変更して使用する場合においてもラッチ回路９０および９１のタイミングを調整する必要がない。

（２）テストモードのとき
活性のテストモード信号ＴＥＳＴが与えられ、トランスファゲートＴＧ１はオンになる。またトランスファゲートＴＧ２もオンになる。メモリブロックＢＫ０またはＢＫ１内のメモリセルからテストデータが読み出され、通常モードのときと同様に、データ線対（ＤＬ０，／ＤＬ０）または（ＤＬ１，／ＤＬ１）に転送される。データ線対（ＤＬ０，／ＤＬ０）または（ＤＬ１，／ＤＬ１）に転送されたテストデータは、通常モードのときと同様に、リードアンプＲＡ０またはＲＡ１によって増幅されて出力ノードＮ０またはＮ１に出力される。出力ノードＮ０またはＮ１に出力されたテストデータはトランスファゲートＴＧ１（およびＴＧ２）を介してノードＮ２に転送され、ラッチ回路Ｌ９２によってラッチされる。ラッチ回路Ｌ９２によってラッチされたテストデータはインバータＩＶ９２によって反転され、テストデータ出力用のデータ出力端子ＰＤＯＵＴから出力される。

図９に示したＤＲＡＭでは、ラッチ回路Ｌ９２の前段のノードＮ２と出力ノードＮ０との間にトランスファゲートＴＧ１を設けたため、複数のノーマル出力を出力端でスイッチなどを使って電気的に束ねて１つのテスト出力として検査する場合に比べて出力バッファの負荷が小さくなり、出力データを受けるシステムへの信号の伝達を通常モードのときと同等にすることができる。

また、ラッチ回路Ｌ９２の前段のノードＮ２と出力ノードＮ０との間にトランスファゲートＴＧ１を設けたため、テストモードにおいて使用するラッチ回路９２のタイミングを調整する必要がない。したがって、メインアンプＭＡ０またはＭＡ１が活性化されてからタイミングレスで高速にデータ出力端子ＰＤＯＵＴにテストデータが出力される。

なお、テストモードのときは出力バッファ９０および９１のラッチ回路Ｌ９０およびＬ９１をラッチできないように制御しておけば、ノードＮ２と出力ノードＮ０およびＮ１とを接続状態にしたときに生じるラッチ回路同士のデータの衝突を防ぐことができる。これにより、テストモードにおけるラッチ回路Ｌ９２のデータ保持特性を通常モードにおけるラッチ回路Ｌ９０およびＬ９１のデータ保持特性と同様にすることができ、また負荷の軽減によるラッチ能力特性の向上も図れる。

（第７の実施形態）
＜ＤＲＡＭの全体構成＞
図１０は、この発明の第７の実施形態によるＤＲＡＭの全体構成を示すブロック図である。図１０に示すＤＲＡＭは、メモリブロックＢＫ０，ＢＫ１と、データ線対（ＤＬ０，／ＤＬ０），（ＤＬ１，／ＤＬ１）と、ワード線ＷＬａ，ＷＬｂと、列選択線ＣＳＬ０，ＣＳＬ１と、リードアンプＲＡ１０，ＲＡ１１と、出力バッファ１００，１１０と、トランスファゲートＴＧ１０と、データ出力端子ＤＯＵＴ０，ＤＯＵＴ１とを備える。

リードアンプＲＡ１０，ＲＡ１１は、活性のイネーブル信号ＲＥ１０，ＲＥ１１に応答して活性化し、データ線対（ＤＬ０，／ＤＬ０），（ＤＬ１，／ＤＬ１）上の信号を増幅する。

出力バッファ１００，１１０は、活性のイネーブル信号ＲＥ１０，ＲＥ１１に応答して活性化し、ビット幅選択信号ＢＷＳに応じた駆動能力でリードアンプＲＡ１０，ＲＡ１１からの出力信号をデータ出力端子ＤＯＵＴ０，ＤＯＵＴ１へ出力する。

トランスファゲートＴＧ１０は、ノードＮ１０とノードＮ１１との間に接続され、ビット幅選択信号ＢＷＳに応答してオン／オフする。ノードＮ１０，Ｎ１１は、出力バッファ１００，１１０の出力ノードとデータ出力端子ＤＯＵＴ０，ＤＯＵＴ１との間のノードである。読み出しデータのビット幅が１ビットのとき活性のビット幅選択信号ＢＷＳが与えられる。活性のビット幅選択信号ＢＷＳに応答してトランスファゲートＴＧ１０はオンになる。読み出しデータのビット幅が２ビットのとき不活性のビット幅選択信号ＢＷＳが与えられる。不活性のビット幅選択信号に応答してトランスファゲートＴＧ１０はオフになる。

＜出力バッファの内部構成＞
図１１は、図１０に示した出力バッファ１００の内部構成を示すブロック図である。図１１を参照して、出力バッファ１００はトライステートバッファＴＢ１０１，ＴＢ１０２を含む。

トライステートバッファＴＢ１０１は、ＮＡＮＤ回路ＮＤ１０１と、ＮＯＲ回路ＮＲ１０１と、ＰチャネルＭＯＳトランジスタＰＴ１０１と、ＮチャネルＭＯＳトランジスタＮＴ１０１とを含む。ＮＡＮＤ回路ＮＤ１０１は、リードアンプＲＡ１０からの出力信号とイネーブル信号ＲＥ１０とのＮＡＮＤを出力する。ＮＯＲ回路ＮＲ１０１は、イネーブル信号ＲＥ１０の反転信号とリードアンプＲＡ１０からの出力信号とのＮＯＲを出力する。ＰチャネルＭＯＳトランジスタＰＴ１０１は、電源ノードと出力ノードＮ１０１との間に接続され、ＮＡＮＤ回路１０１の出力をゲートに受ける。電源ノードは電源電圧ＶＤＤを受ける。ＮチャネルＭＯＳトランジスタＮＴ１０１は、出力ノードＮ１０１と接地ノードとの間に接続され、ＮＯＲ回路ＮＲ１０１の出力をゲートに受ける。接地ノードは接地電圧ＶＳＳを受ける。出力ノードＮ１０１は、図１０に示したノードＮ１０に接続される。

以上のように構成されたトライステートバッファＴＢ１０１は、イネーブル信号ＲＥ１０が活性のとき、リードアンプＲＡ１０からの出力信号に応じて出力ノードＮ１０１を駆動し、イネーブル信号ＲＥ１０が不活性のとき出力ノードＮ１０１をＨｉ−Ｚ（ハイインピーダンス）状態にする。

トライステートバッファＴＢ１０２は、ＮＡＮＤ回路ＮＤ１０２と、ＮＯＲ回路ＮＲ１０２と、ＰチャネルＭＯＳトランジスタＰＴ１０２と、ＮチャネルＭＯＳトランジスタＮＴ１０２とを含む。ＮＡＮＤ回路ＮＤ１０２は、リードアンプＲＡ１０からの出力信号とイネーブル信号ＲＥ１０とビット幅選択信号ＢＷＳとのＮＡＮＤを出力する。ＮＯＲ回路ＮＲ１０２は、ビット幅選択信号ＢＷＳの反転信号とイネーブル信号ＲＥ１０の反転信号とリードアンプＲＡ１０からの出力信号とのＮＯＲを出力する。ＰチャネルＭＯＳトランジスタＰＴ１０２は、電源ノードと出力ノードＮ１０２との間に接続され、ＮＡＮＤ回路ＮＤ１０２の出力をゲートに受ける。ＮチャネルＭＯＳトランジスタＮＴ１０２は、出力ノードＮ１０２と接地ノードとの間に接続され、ＮＯＲ回路ＮＲ１０２の出力をゲートに受ける。出力ノードＮ１０２は、図１０に示したノードＮ１０に接続される。

以上のように構成されたトライステートバッファＴＢ１０２は、ビット幅選択信号ＢＷＳおよびイネーブル信号ＲＥ１０がともに活性のとき、リードアンプＲＡ１０からの出力信号に応じて出力ノードＮ１０２を駆動し、ビット幅選択信号ＢＷＳおよびイネーブル信号ＲＥ１０のうち少なくとも一方が不活性のとき出力ノードＮ１０２をＨｉ−Ｚ（ハイインピーダンス）状態にする。

なお、図１０に示した出力バッファ１１０の内部構成も、図１１に示した出力バッファ１００の内部構成と同様である。

＜読み出し動作＞
次に、以上のように構成されたＤＲＡＭの読み出し動作について図１０および図１１を参照しつつ説明する。このＤＲＡＭでは読み出しデータのビット幅をビット幅選択信号ＢＷＳに応じて２ビットまたは１ビットに切り換えることができる。以下、読み出しデータのビット幅が２ビットのときと１ビットのときとに分けて説明する。

（１）読み出しデータのビット幅が２ビットのとき
不活性のビット幅選択信号ＢＷＳが与えられ、トランスファゲートＴＧ１０がオフになる。また、出力バッファ１００，１１０内のトライステートバッファＴＢ１０２が不活性化され、出力ノードＮ１０２がＨｉ−Ｚ（ハイインピーダンス）状態になる。

行デコーダ（図示せず）によって、行アドレス信号に対応するワード線（ここではＷＬａとする。）が選択される。列デコーダ（図示せず）によって、列アドレス信号に対応する列選択線ＣＳＬ０およびＣＳＬ１が選択される。これにより、列選択線ＣＳＬ０およびＣＳＬ１に対応する列選択ゲートＣＳＧがオンになり、メモリブロックＢＫ０およびＢＫ１内のビット線対（ＢＬａ，ＢＬｂ）とデータ線対（ＤＬ０，／ＤＬ０）および（ＤＬ１，／ＤＬ１）とが接続される。そして、メモリブロックＢＫ０およびＢＫ１内のメモリセルＭＣａからビット線対（ＢＬａ，ＢＬｂ）に読み出されたデータがデータ線対（ＤＬ０，／ＤＬ０）および（ＤＬ１，／ＤＬ１）に転送される。

活性のイネーブル信号ＲＥ１０およびＲＥ１１がリードアンプＲＡ１０およびＲＡ１１ならびに出力バッファ１００および１１０に与えられる。活性のイネーブル信号ＲＥ１０およびＲＥ１１に応答してリードアンプＲＡ１０およびＲＡ１１が活性化され、データ線対（ＤＬ０，／ＤＬ０）および（ＤＬ１，／ＤＬ１）に読み出されたデータがリードアンプＲＡ１０およびＲＡ１１によって増幅される。

活性のイネーブル信号ＲＥ１０およびＲＥ１１に応答して出力バッファ１００および１１０内のトライステートバッファＴＢ１０１が活性化される。トライステートバッファＴＢ１０２は不活性化されたままである。出力バッファ１００および１１０内のトライステートバッファＴＢ１０１は、リードアンプＲＡ１０およびＲＡ１１からの出力信号に応じて出力ノードＮ１０１を駆動する。出力バッファ１００および１１０内のトライステートバッファＴＢ１０１によって駆動された出力ノードＮ１０１の電圧がデータ出力端子ＤＯＵＴ０およびＤＯＵＴ１から２ビットデータとして外部に出力される。

（２）読み出しデータのビット幅が１ビットのとき
活性のビット幅選択信号ＢＷＳが与えられ、トランスファゲートＴＧ１０がオンになる。行デコーダ（図示せず）によって、行アドレス信号に対応するワード線（ここではＷＬａとする。）が選択される。列デコーダ（図示せず）によって、列アドレス信号に対応する列選択線ＣＳＬ０またはＣＳＬ１（ここではＣＳＬ０とする。）が選択される。これにより、列選択線ＣＳＬ０に対応する列選択ゲートＣＳＧがオンになり、メモリブロックＢＫ０内のビット線対（ＢＬａ，ＢＬｂ）とデータ線対（ＤＬ０，／ＤＬ０）とが接続される。そして、メモリブロックＢＫ０内のメモリセルＭＣａからビット線対（ＢＬａ，ＢＬｂ）に読み出されたデータがデータ線対（ＤＬ０，／ＤＬ０）に転送される。

活性のイネーブル信号ＲＥ１０がリードアンプＲＡ１０に与えられ、不活性のイネーブル信号ＲＥ１１がリードアンプＲＡ１１に与えられる。不活性のイネーブル信号ＲＥ１１に応答してリードアンプＲＡ１１および出力バッファ１１０が不活性化される。これにより、出力バッファ１１０内のトライステートバッファＴＢ１０１およびＴＢ１０２の出力ノードＮ１０１およびＮ１０２がＨｉ−Ｚ状態になる。活性のイネーブル信号ＲＥ１０に応答してリードアンプＲＡ１０が活性化され、データ線対（ＤＬ０，／ＤＬ０）に読み出されたデータがリードアンプＲＡ１０によって増幅される。また、活性のイネーブル信号ＲＥ１０に応答して出力バッファ１００内のトライステートバッファＴＢ１０１およびＴＢ１０２が活性化される。出力バッファ１００内のトライステートバッファＴＢ１０１およびＴＢ１０２は、リードアンプＲＡ１０からの出力信号に応じて出力ノードＮ１０１およびＮ１０２を駆動する。すなわち、トライステートバッファＴＢ１０１およびＴＢ１０２によってノードＮ１０が駆動される。読み出しデータのビット幅が１ビットのときにはノードＮ１０とノードＮ１１との間の配線やトランスファゲートＴＧ１０などによってビット幅が２ビットのときよりも出力バッファ１００，１１０の負荷が大きくなる。そこでこのＤＲＡＭでは、読み出しデータのビット幅が１ビットのときはトライステートバッファＴＢ１０１およびＴＢ１０２をともに動作させることによってビット幅が２ビットのときよりも出力バッファ１００，１１０の駆動能力を大きくしている。出力バッファ１００内のトライステートバッファＴＢ１０１およびＴＢ１０２によって駆動されたノードＮ１０の電圧は（トランスファゲートＴＧ１０）−（ノードＮ１１）を介してデータ出力端子ＤＯＵＴ１から１ビットデータとして外部に出力される。

なお、ここではデータ出力端子ＤＯＵＴ１を１ビットデータの出力端子としたけれどもデータ出力端子ＤＯＵＴ０を１ビットデータの出力端子としてもよい。このとき出力バッファ１１０は上述の出力バッファ１００におけるのと同様にして駆動能力を大きくする。

＜効果＞
以上のように第７の実施形態によるＤＲＡＭでは、出力バッファ１００，１１０内にトライステートバッファＴＢ１０１，ＴＢ１０２を設けたため、読み出しデータのビット幅が２ビットのときの出力バッファ１００，１１０の駆動能力よりもビット幅が１ビットのときの出力バッファ１００，１１０の駆動能力を大きくすることができる。これにより、読み出しデータのビット幅が２ビットのときと１ビットのときとでアクセス時間のばらつきを小さくすることができる。

また、読み出しデータのビット幅が１ビットのとき出力バッファ１００または１１０のうちデータの読み出しに関与しない出力バッファは不活性化されるため、データの読み出しに関与する出力バッファの駆動能力を大きくしてもＤＲＡＭ全体の消費電力の増加を抑えることができる。

＜なお書き＞
なお、ここでは読み出しデータのビット幅が２ビット／１ビットの場合について説明したけれどもこれ以外のビット幅の場合にも上述の出力バッファを同様に適用することができる。

また、ここでは出力バッファ１００，１１０内のトライステートバッファの数を２つとしたけれども３つ以上にしてもよい。

また、出力バッファ内のトライステートバッファの制御は、ビット幅に対応して配置されたトライステートバッファをそれぞれ所定のビット幅のときに活性化したり、あるビット幅以下のときに初めて活性化したりする制御でもよい。

また、ビット幅を認識できる外部入力やビット幅に割り当てられたフューズを活用してビット幅選択信号ＢＷＳを制御してもよい。

また、ここではビット幅に応じて駆動能力を変えることができるバッファの適用例の１つとして出力バッファ１００，１１０を説明した。この出力バッファ１００，１１０と同様のバッファを、ビット幅に応じて負荷が変わる入力回路や出力回路などにも適用することができる。

また、ここでは読み出しデータのビット幅に応じて出力バッファ１００，１１０の駆動能力を変えているけれども、実デバイスでアクセス時間など性能に問題が生じた場合にも出力バッファ１００，１１０の駆動能力を変えることができるようにしておけばより最適な半導体記憶装置を提供できる。

（第８の実施形態）
この発明の第８の実施形態によるＤＲＡＭは、図１１に示した出力バッファ１００，１１０に代えて図１２に示す出力バッファ１００，１１０を備え、さらに図１２に示す周波数検知回路１２０を備える。その他の構成は図１０に示したＤＲＡＭと同様である。

図１２を参照して、周波数検知回路１２０は、ＤＲＡＭの動作周波数が所定の周波数以上であるとき活性の判定信号ＦＳを出力し、それ以外のときは不活性の判定信号ＦＳを出力する。

トライステートバッファＴＢ１０２内のＮＡＮＤ回路ＮＤ１０２は、リードアンプＲＡ１０（ＲＡ１１）からの出力信号とイネーブル信号ＲＥ１０（ＲＥ１１）と判定信号ＦＳとのＮＡＮＤを出力する。ＮＯＲ回路ＮＲ１０２は、判定信号ＦＳの反転信号とイネーブル信号ＲＥ１０（ＲＥ１１）の反転信号とリードアンプＲＡ１０（ＲＡ１１）からの出力信号とのＮＯＲを出力する。図１２に示すトライステートバッファＴＢ１０２は、判定信号ＦＳおよびイネーブル信号ＲＥ１０（ＲＥ１１）がともに活性のとき、リードアンプＲＡ１０（ＲＡ１１）からの出力信号に応じて出力ノードＮ１０２を駆動し、判定信号ＦＳおよびイネーブル信号ＲＥ１０（ＲＥ１１）のうち少なくとも一方が不活性のとき出力ノードＮ１０２をＨｉ−Ｚ（ハイインピーダンス）状態にする。

次に、以上のように構成された出力バッファ１００（１１０）の動作について説明する。

ＤＲＡＭの動作周波数が所定の周波数よりも低いとき、周波数検知回路１２０は不活性の判定信号ＦＳを出力する。不活性の判定信号ＦＳに応答してトライステートバッファＴＢ１０２が不活性化され、出力ノードＮ１０２がＨｉ−Ｚ状態になる。これにより、出力バッファ１００（１１０）は、トライステートバッファＴＢ１０１のみによってノードＮ１０（Ｎ１１）を駆動する。

一方、ＤＲＡＭの動作周波数が所定の周波数以上のとき、周波数検知回路１２０は活性の判定信号ＦＳを出力する。これにより、出力バッファ１００（１１０）は、トライステートバッファＴＢ１００およびＴＢ１０１によってノードＮ１０（Ｎ１１）を駆動する。

以上のように出力バッファ１００および１１０は、ＤＲＡＭの動作周波数が所定の周波数よりも低いときトライステートバッファＴＢ１０２を不活性化するため、トライステートバッファＴＢ１０２による消費電力の分だけ全体の消費電力を少なくすることができる。

また、動作周波数に応じて出力バッファの駆動能力を変えることにより、仕様上アクセス時間やサイクル時間を律速させないような場合においては最適な消費電力を自動で設定することができる。

（第９の実施形態）
＜ＤＲＡＭの全体構成＞
図１３は、この発明の第９の実施形態によるＤＲＡＭの全体構成を示すブロック図である。図１３に示すＤＲＡＭは、書き込み回路１３０と、メインブロックＭＢＫ０，ＭＢＫ１と、データ線対（ＤＬ０，／ＤＬ０）−（ＤＬ３，／ＤＬ３）とを備える。

書き込み回路１３０は、インバータＩＶ０−ＩＶ３と、ＮチャネルＭＯＳトランジスタＴ０−Ｔ７と、ＡＮＤ回路ＡＤ１３０−ＡＤ１３７と、制御回路１３１とを含む。ＮチャネルＭＯＳトランジスタＴ０，Ｔ２，Ｔ４，Ｔ６は、ノードＮ１３０−Ｎ１３３とノードＮ１３４−Ｎ１３７との間に接続され、アドレスビットＡ０に応答してオン／オフする。アドレスビットＡ０は、アクセスすべきメモリセルに対応するアドレス信号の一部である。ノードＮ１３０−Ｎ１３３は書き込みデータＤＩ０−ＤＩ３を受ける。インバータＩＶ０−ＩＶ３は、ノードＮ１３０−Ｎ１３３とＮチャネルＭＯＳトランジスタＴ１，Ｔ３，Ｔ５，Ｔ７との間に接続され、書き込みデータＤＩ０−ＤＩ３を反転する。ＮチャネルＭＯＳトランジスタＴ１，Ｔ３，Ｔ５，Ｔ７は、インバータＩＶ０−ＩＶ３の出力ノードとノードＮ１３４−Ｎ１３７との間に接続され、アドレスビットＡ１に応答してオン／オフする。アドレスビットＡ１は、アクセスすべきメモリセルに対応するアドレス信号の一部である。制御回路１３１は、列アドレス信号に応答して制御信号Ｃ１０−Ｃ１３を出力する。ＡＮＤ回路ＡＤ１３０，ＡＤ１３２，ＡＤ１３４，ＡＤ１３６は、ノードＮ１３４−Ｎ１３７に与えられる書き込みデータと制御回路１３１からの制御信号Ｃ１０−Ｃ１３との論理積をデータ線ＤＬ０−ＤＬ３に出力する。ＡＮＤ回路ＡＤ１３１，ＡＤ１３３，ＡＤ１３５，ＡＤ１３７は、ノードＮ１３４−Ｎ１３７に与えられる書き込みデータの反転データと制御回路１３１からの制御信号Ｃ１０−Ｃ１３との論理積をデータ線／ＤＬ０−／ＤＬ３に出力する。

メインブロックＭＢＫ０は、サブブロックＳＢＫ００−ＳＢＫ０３と、列選択回路１４１，１４２と、列選択線ＷＳ１４１−ＷＳ１４８と、ビット線プリチャージ回路１４３と、センスアンプドライバ１４４と、配線ＮＧＡ０，ＮＧＢ０とを含む。配線ＮＧＡ０，ＮＧＢ０の一端は、電源電圧ＶＤＤを受ける電源ノードに接続され、他端はサブブロックＳＢＫ００−ＳＢＫ０３に共通に接続される。サブブロックＳＢＫ００−ＳＢＫ０３はデータ線対（ＤＬ０，／ＤＬ０）−（ＤＬ３，／ＤＬ３）に対応して設けられる。列選択回路１４１，１４２は、アドレスビットＡ０に応答して活性化し、列アドレス信号に対応する列選択線ＷＳ１４１−ＷＳ１４４，ＷＳ１４５−ＷＳ１４８を活性化する。ビット線プリチャージ回路１４３は、プリチャージ信号ＰＲ１０に応答してサブブロックＳＢＫ００−ＳＢＫ０３内のビット線（図示せず）を配線ＳＥＰ，ＳＥＮを介して１／２ＶＤＤレベルにプリチャージする。センスアンプドライバ１４４は、サブブロックＳＢＫ００−ＳＢＫ０３内のセンスアンプ（図示せず）を活性化する。

メインブロックＭＢＫ１は、サブブロックＳＢＫ１０−ＳＢＫ１３と、列選択回路１５１，１５２と、列選択線ＷＳ１５１−ＷＳ１５８と、ビット線プリチャージ回路１５３と、センスアンプドライバ１５４と、配線ＮＧＡ１，ＮＧＢ１とを含む。配線ＮＧＡ１，ＮＧＢ１の一端は、接地電圧ＶＳＳを受ける接地ノードに接続され、他端はサブブロックＳＢＫ１０−ＳＢＫ１３に共通に接続される。サブブロックＳＢＫ１０−ＳＢＫ１３はデータ線対（ＤＬ０，／ＤＬ０）−（ＤＬ３，／ＤＬ３）に対応して設けられる。列選択回路１５１，１５２は、アドレスビットＡ１に応答して活性化され、列アドレス信号に対応する列選択線ＷＳ１５１−ＷＳ１５４，ＷＳ１５５−ＷＳ１５８を活性化する。ビット線プリチャージ回路１５３は、プリチャージ信号ＰＲ１１に応答してサブブロックＳＢＫ１０−ＳＢＫ１３内のビット線（図示せず）を配線ＳＥＰ，ＳＥＮを介して１／２ＶＤＤレベルにプリチャージする。センスアンプドライバ１５４は、サブブロックＳＢＫ１０−ＳＢＫ１３内のセンスアンプ（図示せず）を活性化する。

＜サブブロックＳＢＫ００の内部構成＞
図１４は、図１３に示したサブブロックＳＢＫ００の内部構成を示すブロック図である。図１４を参照して、サブブロックＳＢＫ００は、メモリセルＭＣ１４１−ＭＣ１４８と、ワード線ＷＬ１１，ＷＬ１２と、ビット線対（ＢＬ１１，／ＢＬ１１）−（ＢＬ１４，／ＢＬ１４）と、センスアンプＳ１４１−Ｓ１４４と、ＮチャネルＭＯＳトランジスタＴ１４１−Ｔ１４８，Ｔ１５１−Ｔ１５８とを含む。

メモリセルＭＣ１４１−ＭＣ１４８は行および列に配置される。ワード線ＷＬ１１，ＷＬ１２は行に配置される。ワード線ＷＬ１１はメモリセルＭＣ１４１−ＭＣ１４４に対応して配置される。ワード線ＷＬ１２はメモリセルＭＣ１４５−ＭＣ１４８に対応して配置される。ビット線対（ＢＬ１１，／ＢＬ１１）−（ＢＬ１４，／ＢＬ１４）は列に配置される。ビット線ＢＬ１１−ＢＬ１４はメモリセルＭＣ１４１−ＭＣ１４４に対応して配置される。ビット線／ＢＬ１１−／ＢＬ１４はメモリセルＭＣ１４５−ＭＣ１４８に対応して配置される。

ＮチャネルＭＯＳトランジスタＴ１４１−Ｔ１４４は、配線ＮＧＢ０とＮチャネルＭＯＳトランジスタＴ１５１−Ｔ１５４との間に接続され、データ線ＤＬ０の電圧をゲートに受ける。ＮチャネルＭＯＳトランジスタＴ１５１−Ｔ１５４は、ＮチャネルＭＯＳトランジスタＴ１４１−Ｔ１４４とビット線ＢＬ１１−ＢＬ１４との間に接続され、列選択線ＷＳ１４１−ＷＳ１４４の電圧レベルに応答してオン／オフする。

ＮチャネルＭＯＳトランジスタＴ１４５−Ｔ１４８は、配線ＮＧＡ０とＮチャネルＭＯＳトランジスタＴ１５５−Ｔ１５８との間に接続され、データ線／ＤＬ０の電圧をゲートに受ける。ＮチャネルＭＯＳトランジスタＴ１５５−Ｔ１５８は、ＮチャネルＭＯＳトランジスタＴ１４５−Ｔ１４８とビット線／ＢＬ１１−／ＢＬ１４との間に接続され、列選択線ＷＳ１４５−ＷＳ１４８の電圧レベルに応答してオン／オフする。

センスアンプＳ１４１−Ｓ１４４は、ビット線対（ＢＬ１１，／ＢＬ１１）−（ＢＬ１４，／ＢＬ１４）の電位差を増幅する。

なお、サブブロックＳＢＫ０１−ＳＢＫ０３，ＳＢＫ１０−ＳＢＫ１３の内部構成も図１４に示したサブブロックＳＢＫ００の内部構成と同様である。

＜書き込み動作＞
次に、以上のように構成されたＤＲＡＭの書き込み動作について説明する。このＤＲＡＭでは、１／２ＶＤＤレベルにプリチャージされたビット線対の一方をプルアップまたはプルダウンすることによってデータを書き込む。具体的には、メインブロックＭＢＫ０内のサブブロックＳＢＫ００−ＳＢＫ１３に対してはビット線対の一方をプルアップすることによってデータを書き込み、メインブロックＭＢＫ１内のサブブロックＳＢＫ１０−ＳＢＫ１３に対してはビット線対の一方をプルダウンすることによってデータを書き込む。また、アドレス信号のうちのアドレスビットＡ０によってメインブロックＭＢＫ０が選択され、アドレスビットＡ１によってメインブロックＭＢＫ１が選択される。以下では、メインブロックＭＢＫ０内のメモリセルにデータを書き込む場合とメインブロックＭＢＫ１内のメモリセルにデータを書き込む場合とに分けて説明する。

（１）メインブロックＭＢＫ０内のメモリセルにデータを書き込む場合
サブブロックＳＢＫ００−ＳＢＫ０３内のメモリセルＭＣ１４１にＨレベルのデータＤＩＮ０−ＤＩＮ３を書き込む場合を例に説明する。

最初、サブブロックＳＢＫ００−ＳＢＫ０３内のビット線対（ＢＬ１１，／ＢＬ１１）−（ＢＬ１４，／ＢＬ１４）はビット線プリチャージ回路１４３によって１／２ＶＤＤレベルにプリチャージされている。

アクセスすべきメモリセルに対応するアドレス信号が与えられる。アドレス信号のうちアドレスビットＡ０は活性化され、アドレスビットＡ１は不活性化されている。活性のアドレスビットＡ０に応答して書き込み回路１３０内のＮチャネルＭＯＳトランジスタＴ０，Ｔ２，Ｔ４，Ｔ６がオンになる。一方、不活性のアドレスビットＡ１に応答してＮチャネルＭＯＳトランジスタＴ１，Ｔ３，Ｔ５，Ｔ７はオフになる。Ｈレベルの書き込みデータＤＩＮ０−ＤＩＮ３がＮチャネルＭＯＳトランジスタＴ０，Ｔ２，Ｔ４，Ｔ６を介してＡＮＤ回路ＡＤ１３０−ＡＤ１３７の入力に与えられる。また、アドレス信号に応答して制御回路１３１は活性の制御信号Ｃ１０−Ｃ１３をＡＮＤ回路ＡＤ１３０−ＡＤ１３７に与える。これにより、ＡＮＤ回路ＡＤ１３０，ＡＤ１３２，ＡＤ１３４，ＡＤ１３６の出力は活性化され、ＡＮＤ回路ＡＤ１３１，ＡＤ１３３，ＡＤ１３５，ＡＤ１３７の出力は不活性化される。すなわち、データ線ＤＬ０−ＤＬ３はＨレベル（ＶＤＤレベル）になり、データ線／ＤＬ０−／ＤＬ３はＬレベル（ＶＳＳレベル）になる。この結果、サブブロックＳＢＫ００−ＳＢＫ０３内のＮチャネルＭＯＳトランジスタＴ１４１−Ｔ１４４はオンになり、ＮチャネルＭＯＳトランジスタＴ１４５−Ｔ１４８はオフになる。

アドレス信号に応答してサブブロックＳＢＫ００−ＳＢＫ０３内のワード線ＷＬ１１が活性化される。これにより、サブブロックＳＢＫ００−ＳＢＫ０３内のメモリセルＭＣ１４１からビット線ＢＬ１１にデータが読み出される。また、活性のアドレスビットＡ０に応答して列選択回路１４１，１４２が活性化され、列選択回路１４１，１４２によって列選択線ＷＳ１４１，ＷＳ１４５が活性化される。これにより、サブブロックＳＢＫ００−ＳＢＫ０３内のＮチャネルＭＯＳトランジスタＴ１５１，Ｔ１５５がオンになる。ＮチャネルＭＯＳトランジスタＴ１４１はオンであるため、サブブロックＳＢＫ００−ＳＢＫ０３内のビット線ＢＬ１１と配線ＮＧＢ０とが接続される。配線ＮＧＢ０の他端は電源ノードに接続されている。したがってビット線ＢＬ１１の電位はプリチャージレベルから上昇する。一方、ＮチャネルＭＯＳトランジスタＴ１４５はオフであるため、ビット線／ＢＬ１１の電位は１／２ＶＤＤレベルのままである。そしてセンスアンプＳ１４１が活性化され、ビット線対（ＢＬ１１，／ＢＬ１１）の電位差が増幅される。これにより、ビット線ＢＬ１１の電位はＶＤＤレベル、ビット線／ＢＬの電位はＶＳＳレベルになる。このようにしてサブブロックＳＢＫ００−ＳＢＫ０３内のメモリセルＭＣ１４１にＨレベルのデータＤＩＮ０−ＤＩＮ３が書き込まれる。

（２）メインブロックＭＢＫ１内のメモリセルにデータを書き込む場合
サブブロックＳＢＫ１０−ＳＢＫ１３内のメモリセルＭＣ１４１にＨレベルのデータＤＩＮ０−ＤＩＮ３を書き込む場合を例に説明する。

最初、サブブロックＳＢＫ１０−ＳＢＫ１３内のビット線対（ＢＬ１１，／ＢＬ１１）−（ＢＬ１４，／ＢＬ１４）はビット線プリチャージ回路１５３によって１／２ＶＤＤレベルにプリチャージされている。

アクセスすべきメモリセルに対応するアドレス信号が与えられる。アドレス信号のうちアドレスビットＡ０は不活性化され、アドレスビットＡ１は活性化されている。活性のアドレスビットＡ１に応答して書き込み回路１３０内のＮチャネルＭＯＳトランジスタＴ１，Ｔ３，Ｔ５，Ｔ７がオンになる。一方、不活性のアドレスビットＡ０に応答してＮチャネルＭＯＳトランジスタＴ０，Ｔ２，Ｔ４，Ｔ６はオフになる。Ｈレベルの書き込みデータＤＩＮ０−ＤＩＮ３はインバータＩＶ０−ＩＶ３によって反転され、ＮチャネルＭＯＳトランジスタＴ１，Ｔ３，Ｔ５，Ｔ７を介してＡＮＤ回路ＡＤ１３０−ＡＤ１３７の入力に与えられる。また、アドレス信号に応答して制御回路１３１は活性の制御信号Ｃ１０−Ｃ１３をＡＮＤ回路ＡＤ１３０−ＡＤ１３７に与える。これにより、ＡＮＤ回路ＡＤ１３１，ＡＤ１３３，ＡＤ１３５，ＡＤ１３７の出力は活性化され、ＡＮＤ回路ＡＤ１３０，ＡＤ１３２，ＡＤ１３４，ＡＤ１３６の出力は不活性化される。すなわち、データ線ＤＬ０−ＤＬ３はＬレベル（ＶＳＳレベル）になり、データ線／ＤＬ０−／ＤＬ３はＨレベル（ＶＤＤレベル）になる。この結果、サブブロックＳＢＫ１０−ＳＢＫ１３内のＮチャネルＭＯＳトランジスタＴ１４５−Ｔ１４８はオンになり、ＮチャネルＭＯＳトランジスタＴ１４１−Ｔ１４４はオフになる。

アドレス信号に応答してサブブロックＳＢＫ１０−ＳＢＫ１３内のワード線ＷＬ１１が活性化される。これにより、サブブロックＳＢＫ１０−ＳＢＫ１３内のメモリセルＭＣ１４１からビット線ＢＬ１１にデータが読み出される。また、活性のアドレスビットＡ１に応答して列選択回路１５１，１５２が活性化され、列選択回路１５１，１５２によって列選択線ＷＳ１５１，ＷＳ１５５が活性化される。これにより、サブブロックＳＢＫ１０−ＳＢＫ１３内のＮチャネルＭＯＳトランジスタＴ１５１，Ｔ１５５がオンになる。ＮチャネルＭＯＳトランジスタＴ１４１はオフであるため、ビット線ＢＬ１１の電位は１／２ＶＤＤレベルのままである。一方、ＮチャネルＭＯＳトランジスタＴ１４５はオンであるため、サブブロックＳＢＫ１０−ＳＢＫ１３内のビット線／ＢＬ１１と配線ＮＧＡ１とが接続される。配線ＮＧＡ１の他端は接地ノードに接続されている。したがってビット線／ＢＬ１１の電位はプリチャージレベルから下降する。そしてセンスアンプＳ１４１が活性化され、ビット線対（ＢＬ１１，／ＢＬ１１）の電位差が増幅される。これにより、ビット線ＢＬ１１の電位はＶＤＤレベル、ビット線／ＢＬの電位はＶＳＳレベルになる。このようにしてサブブロックＳＢＫ１０−ＳＢＫ１３内のメモリセルＭＣ１４１にＨレベルのデータＤＩＮ０−ＤＩＮ３が書き込まれる。

＜効果＞
メモリセルアレイや電源線の配置の影響によってビット線のプリチャージレベルが変動することがある。ビット線のプリチャージレベルが１／２ＶＤＤレベルよりも高くなる場合において、ビット線対の一方をプルアップすることによって書き込みを行うときには書き込みマージンが少なくなる。また、ビット線のプリチャージレベルが１／２ＶＤＤレベルよりも低くなる場合において、ビット線対の一方をプルダウンすることによって書き込みを行うときにはマージンが少なくなる。

第９の実施形態によるＤＲＡＭでは、アドレスビットＡ０で認識できるメインブロックＭＢＫ０内のメモリセルへの書き込みはビット線対の一方をプルアップすることによって行い、アドレスビットＡ１で認識できるメインブロックＭＢＫ１内のメモリセルへの書き込みはビット線対の一方をプルダウンすることによって行う。したがって、ビット線のプリチャージレベルが１／２ＶＤＤレベルよりも上昇する箇所にメインブロックＭＢＫ１を配置したり、ビット線のプリチャージレベルが１／２ＶＤＤレベルよりも下降する箇所にメインブロックＭＢＫ０を配置したりすれば、よりマージンのある書き込みを行うことができる。

（第１０の実施形態）
図１５は、この発明の第１０の実施形態によるＤＲＡＭの全体構成を示すブロック図である。図１５に示すＤＲＡＭは、図１３に示したＤＲＡＭに加えてさらに、インバータＩＶ１５１，ＩＶ１５２と、ＮチャネルＭＯＳトランジスタＴ１５１−Ｔ１５４とを備える。インバータＩＶ１５１は、接地電圧ＶＳＳを反転して出力する。ＮチャネルＭＯＳトランジスタＴ１５１は、インバータＩＶ１５１の出力ノードとノードＮ１５１との間に接続され、アドレスビットＡ０に応答してオン／オフする。ＮチャネルＭＯＳトランジスタＴ１５３は、接地電圧ＶＳＳを受ける接地ノードとノードＮ１５１との間に接続され、アドレスビットＡ１に応答してオン／オフする。インバータＩＶ１５２は、接地電圧ＶＳＳを反転して出力する。ＮチャネルＭＯＳトランジスタＴ１５２は、インバータＩＶ１５２の出力ノードとノードＮ１５２との間に接続され、アドレスビットＡ０に応答してオン／オフする。ＮチャネルＭＯＳトランジスタＴ１５４は、接地ノードとノードＮ１５２との間に接続され、アドレスビットＡ１に応答してオン／オフする。

また、配線ＮＧＡ０およびＮＧＡ１の一端はノードＮ１５１に接続され、配線ＮＧＢ０およびＮＧＢ１の一端はノードＮ１５２に接続される。

以上のように構成されたＤＲＡＭでは、アドレスビットＡ０が活性でありかつアドレスビットＡ１が不活性のとき、ＮチャネルＭＯＳトランジスタＴ１５１，Ｔ１５２がオンになり、Ｔ１５３，Ｔ１５４がオフになる。これにより、ノードＮ１５１およびＮ１５２を介して配線ＮＧＡ０，ＭＧＢ０の一端に電源電圧ＶＤＤが与えられる。そして第９の実施形態において説明したのと同様にしてメインブロックＭＢＫ０内のサブブロックＳＢＫ００−ＳＢＫ０３に対してビット線対の一方をプルアップすることによってデータが書き込まれる。

一方、アドレスビットＡ０が不活性でありかつアドレスビットＡ１が活性のとき、ＮチャネルＭＯＳトランジスタＴ１５１，Ｔ１５２はオフになり、ＮチャネルＭＯＳトランジスタＴ１５３，Ｔ１５４はオンになる。これにより、ノードＮ１５１およびＮ１５２を介して配線ＮＧＡ１，ＮＧＢ１の一端に接地電圧ＶＳＳが与えられる。そして第９の実施形態において説明したのと同様にしてメインブロックＭＢＫ１内のサブブロックＳＢＫ１０−ＳＢＫ１３に対してビット線対の一方をプルダウンすることによってデータが書き込まれる。

このように、配線ＮＧＡ０，ＮＧＢ０，ＮＧＡ１，ＮＧＢ１の電圧レベルをアドレスビットＡ０，Ａ１に応じてＶＤＤまたはＶＳＳに制御することができる。

（第１１の実施形態）
図１６は、この発明の第１１の実施形態によるＤＲＡＭの全体構成を示すブロック図である。図１６に示すＤＲＡＭは、図１５に示したＤＲＡＭに加えてさらに周波数検知回路１６０とインバータＩＶ１６１とを備える。周波数検知回路１６０は、ＤＲＡＭの動作周波数が所定の周波数以上であるとき活性の判定信号ＦＳを出力し、それ以外のときは不活性の判定信号ＦＳを出力する。インバータＩＶ１６１は、周波数検知回路１６０からの判定信号ＦＳを反転する。ＮチャネルＭＯＳトランジスタＴ１，Ｔ３，Ｔ５，Ｔ７，Ｔ１５３，Ｔ１５４は、周波数検知回路１６０からの判定信号ＦＳに応答してオン／オフする。ＮチャネルＭＯＳトランジスタＴ０，Ｔ２，Ｔ４，Ｔ６，Ｔ１５１，Ｔ１５２は、インバータＩＶ１６１の出力に応答してオン／オフする。

次に、以上のように構成されたＤＲＡＭの書き込み動作について説明する。

ＤＲＡＭの動作周波数が所定の周波数よりも低いとき、周波数検知回路１６０は不活性の判定信号ＦＳを出力する。不活性の判定信号ＦＳに応答してＮチャネルＭＯＳトランジスタＴ１，Ｔ３，Ｔ５，Ｔ７，Ｔ１５３，Ｔ１５４はオフになる。一方、インバータＩＶ１６１からの活性の信号に応答してＮチャネルＭＯＳトランジスタＴ０，Ｔ２，Ｔ４，Ｔ６，Ｔ１５１，Ｔ１５２はオンになる。これにより、ノードＮ１５１およびＮ１５２を介して配線ＮＧＡ０，ＮＧＡ１，ＭＧＢ０，ＮＧＢ１に電源電圧ＶＤＤが与えられる。そして第９の実施形態において説明したのと同様にしてメインブロックＭＢＫ０内のサブブロックＳＢＫ００−ＳＢＫ０３に対してビット線対の一方をプルアップすることによってデータが書き込まれる。また、メインブロックＭＢＫ０内のサブブロックＳＢＫ００−ＳＢＫ０３に対するのと同様にしてメインブロックＭＢＫ１内のサブブロックＳＢＫ１０−ＳＢＫ１３に対してもビット線対の一方をプルアップすることによってデータが書き込まれる。

ＤＲＡＭの動作周波数が所定の周波数以上のとき、周波数検知回路１６０は活性の判定信号ＦＳを出力する。活性の判定信号ＦＳに応答してＮチャネルＭＯＳトランジスタＴ１，Ｔ３，Ｔ５，Ｔ７，Ｔ１５３，Ｔ１５４はオンになる。一方、インバータＩＶ１６１からの不活性の信号に応答してＮチャネルＭＯＳトランジスタＴ０，Ｔ２，Ｔ４，Ｔ６，Ｔ１５１，Ｔ１５２はオフになる。これにより、ノードＮ１５１およびＮ１５２を介して配線ＮＧＡ０，ＮＧＡ１，ＭＧＢ０，ＮＧＢ１に接地電圧ＶＳＳが与えられる。そして第９の実施形態において説明したのと同様にしてメインブロックＭＢＫ１内のサブブロックＳＢＫ１０−ＳＢＫ１３に対してビット線対の一方をプルダウンすることによってデータが書き込まれる。また、メインブロックＭＢＫ１内のサブブロックＳＢＫ１０−ＳＢＫ１３に対するのと同様にしてメインブロックＭＢＫ０内のサブブロックＳＢＫ００−ＳＢＫ０３に対してもビット線対の一方をプルダウンすることによってデータが書き込まれる。

ＤＲＡＭの動作周波数が低いときにはビット線のプリチャージレベルを１／２ＶＤＤレベルに十分に維持できる。これに対してＤＲＡＭの動作周波数が高くなると、ビット線のプリチャージレベルを１／２ＶＤＤレベルに維持することが電源回路および電源線を強化するだけでは困難になる。その結果、ビット線のプリチャージレベルが１／２ＶＤＤレベルよりも上昇し、書き込みマージンが少なくなる。しかし第１１の実施形態によるＤＲＡＭでは、動作周波数が所定の周波数以上のときはビット線対の一方をプルダウンすることによってデータを書き込む。したがって、動作周波数が高いときにも十分な書き込みマージンを確保できる。なお、ここではＤＲＡＭの動作周波数が高くなるとビット線のプリチャージレベルが上昇し書き込みマージンが少なくなる場合について説明した。これとは逆にＤＲＡＭの動作周波数が高くなるとビット線のプリチャージレベルが下降し書き込みマージンが少なくなる場合も考えられる。この場合には、動作周波数が所定の周波数以上のときはビット線対の一方をプルアップすることによってデータを書き込むようにすればよい。たとえば、周波数検知回路１６０からの判定信号ＦＳの論理を反転させることによって実現できる。

（第１２の実施形態）
図１７は、この発明の第１２の実施形態によるＤＲＡＭの全体構成を示すブロック図である。図１７に示すＤＲＡＭは、図１６に示した周波数検知回路１６０に代えてビット線レベル検知回路１７１および比較器１７２を備える。ビット線レベル検知回路１７１は、サブブロックＳＢＫ００−ＳＢＫ０３，ＳＢＫ１０−ＳＢＫ１３内のビット線のうちいずれかのビット線のプリチャージ状態での電圧レベルを検知し、これをビット線電圧Ｖｂｐとして比較器１７２に出力する。比較器１７２は、ビット線レベル検知回路１７１からのビット線電圧Ｖｂｐと参照電圧Ｖｂｐｒｅｆとを比較し、比較結果に応じた判定信号ＢＳを出力する。参照電圧Ｖｂｐｒｅｆは、あらかじめ設定されたプリチャージレベル（ここでは１／２ＶＤＤ）である。比較器１７２は、ビット線電圧Ｖｂｐが参照電圧Ｖｂｐｒｅｆよりも高いとき活性の判定信号ＢＳを出力し、ビット線電圧Ｖｂｐが参照電圧Ｖｂｐｒｅｆよりも低いとき不活性の判定信号ＢＳを出力する。インバータＩＶ１６１は、ビット線レベル検知回路１７１からの判定信号ＢＳを反転する。ＮチャネルＭＯＳトランジスタＴ１，Ｔ３，Ｔ５，Ｔ７，Ｔ１５３，Ｔ１５４は、ビット線レベル検知回路１７１からの判定信号ＢＳに応答してオン／オフする。

次に、以上のように構成されたＤＲＡＭの書き込み動作について説明する。

ビット線電圧Ｖｂｐが参照電圧Ｖｂｐｒｅｆ（＝１／２ＶＤＤ）よりも高いとき、比較器１７２は活性の判定信号ＢＳを出力する。活性の判定信号ＢＳに応答してＮチャネルＭＯＳトランジスタＴ１，Ｔ３，Ｔ５，Ｔ７，Ｔ１５３，Ｔ１５４はオンになる。一方、インバータＩＶ１６１からの不活性の信号に応答してＮチャネルＭＯＳトランジスタＴ０，Ｔ２，Ｔ４，Ｔ６，Ｔ１５１，Ｔ１５２はオフになる。これにより、ノードＮ１５１およびＮ１５２を介して配線ＮＧＡ０，ＮＧＡ１，ＭＧＢ０，ＮＧＢ１に接地電圧ＶＳＳが与えられる。そして第９の実施形態において説明したのと同様にしてメインブロックＭＢＫ１内のサブブロックＳＢＫ１０−ＳＢＫ１３に対してビット線対の一方をプルダウンすることによってデータが書き込まれる。また、メインブロックＭＢＫ１内のサブブロックＳＢＫ１０−ＳＢＫ１３に対するのと同様にしてメインブロックＭＢＫ０内のサブブロックＳＢＫ００−ＳＢＫ０３に対してもビット線対の一方をプルダウンすることによってデータが書き込まれる。

ビット線電圧Ｖｂｐが参照電圧Ｖｂｐｒｅｆ（＝１／２ＶＤＤ）よりも低いとき、比較器１７２は不活性の判定信号ＢＳを出力する。不活性の判定信号ＢＳに応答してＮチャネルＭＯＳトランジスタＴ１，Ｔ３，Ｔ５，Ｔ７，Ｔ１５３，Ｔ１５４はオフになる。一方、インバータＩＶ１６１からの活性の信号に応答してＮチャネルＭＯＳトランジスタＴ０，Ｔ２，Ｔ４，Ｔ６，Ｔ１５１，Ｔ１５２はオンになる。これにより、ノードＮ１５１およびＮ１５２を介して配線ＮＧＡ０，ＮＧＡ１，ＭＧＢ０，ＮＧＢ１に電源電圧ＶＤＤが与えられる。そして第９の実施形態において説明したのと同様にしてメインブロックＭＢＫ０内のサブブロックＳＢＫ００−ＳＢＫ０３に対してビット線対の一方をプルアップすることによってデータが書き込まれる。また、メインブロックＭＢＫ０内のサブブロックＳＢＫ００−ＳＢＫ０３に対するのと同様にしてメインブロックＭＢＫ１内のサブブロックＳＢＫ１０−ＳＢＫ１３に対してもビット線対の一方をプルアップすることによってデータが書き込まれる。

通常、ビット線のプリチャージレベルは１／２ＶＤＤに設定されている。ところが、メモリセルの“１”レベル電荷保持特性を向上させるためにビット線のプリチャージレベルを１／２ＶＤＤレベルよりも低くする場合がある。この場合には、ビット線対の一方をプルダウンするよりもプルアップすることによって書き込みを行ったほうが書き込みマージンをより多く確保することができる。第１２の実施形態によるＤＲＡＭでは、ビット線電圧Ｖｂｐが参照電圧Ｖｂｐｒｅｆ（＝１／２ＶＤＤ）よりも低いときはビット線対の一方をプルアップすることによってデータを書き込む。したがって、このような場合であっても十分な書き込みマージンを確保できる。また、上述の場合の他にも何らかの原因によってプリチャージ状態のビット線の電圧レベルが１／２ＶＤＤよりも低くなる場合にも同様に十分な書き込みマージンを確保できる。さらに、第１２の実施形態によるＤＲＡＭでは、ビット線電圧Ｖｂｐが参照電圧Ｖｂｐｒｅｆ（＝１／２ＶＤＤ）よりも高いときはビット線対の一方をプルダウンすることによってデータを書き込む。したがって、何らかの原因によってプリチャージ状態のビット線の電圧レベルが１／２ＶＤＤよりも高くなる場合であっても十分な書き込みマージンを確保できる。

（第１３の実施形態）
図１８は、この発明の第１３の実施形態によるＤＲＡＭの全体構成を示すブロック図である。図１８に示すＤＲＡＭは、図１３に示したＤＲＡＭに加えてさらに、ＡＮＤ回路ＡＤ１８１，ＡＤ１８２と、インバータＩＶ１８１−ＩＶ１８７と、ＯＲ回路ＯＲ１８１と、ＮチャネルＭＯＳトランジスタＴ１８１−Ｔ１８８とを備える。

ＡＮＤ回路ＡＤ１８１は、アドレスビットＡ０と制御信号ＥＸＡ０とのＡＮＤを出力する。ＡＮＤ回路ＡＤ１８２は、アドレスビットＡ１と制御信号ＥＸＡ１とのＡＮＤを出力する。ＯＲ回路ＯＲ１８１は、ＡＮＤ回路ＡＤ１８１の出力とＡＮＤ回路ＡＤ１８２の出力とのＯＲを出力する。インバータＩＶ１８１は、ＯＲ回路ＯＲ１８１の出力を反転する。ＮチャネルＭＯＳトランジスタＴ１，Ｔ３，Ｔ５，Ｔ７は、ＯＲ回路ＯＲ１８１の出力に応答してオン／オフする。ＮチャネルＭＯＳトランジスタＴ０，Ｔ２，Ｔ４，Ｔ６は、インバータＩＶ１８１の出力に応答してオン／オフする。

インバータＩＶ１８２は、制御信号ＥＸＡ０を反転する。インバータＩＶ１８３は、接地電圧ＶＳＳを反転して出力する。ＮチャネルＭＯＳトランジスタＴ１８１は、インバータＩＶ１８３の出力ノードとノードＮ１８１との間に接続され、インバータＩＶ１８２の出力に応答してオン／オフする。ＮチャネルＭＯＳトランジスタＴ１８３は、接地電圧ＶＳＳを受ける接地ノードとノードＮ１８１との間に接続され、制御信号ＥＸＡ０に応答してオン／オフする。インバータＩＶ１８４は、接地電圧ＶＳＳを反転して出力する。ＮチャネルＭＯＳトランジスタＴ１８２は、インバータＩＶ１８４の出力ノードとノードＮ１８２との間に接続され、インバータＩＶ１８２の出力に応答してオン／オフする。ＮチャネルＭＯＳトランジスタＴ１８４は、接地ノードとノードＮ１８２との間に接続され、制御信号ＥＸＡ０に応答してオン／オフする。

インバータＩＶ１８５は、制御信号ＥＸＡ１を反転する。インバータＩＶ１８６は、接地電圧ＶＳＳを反転して出力する。ＮチャネルＭＯＳトランジスタＴ１８５は、インバータＩＶ１８６の出力ノードとノードＮ１８３との間に接続され、インバータＩＶ１８５の出力に応答してオン／オフする。ＮチャネルＭＯＳトランジスタＴ１８７は、接地電圧ＶＳＳを受ける接地ノードとノードＮ１８３との間に接続され、制御信号ＥＸＡ１に応答してオン／オフする。インバータＩＶ１８７は、接地電圧ＶＳＳを反転して出力する。ＮチャネルＭＯＳトランジスタＴ１８６は、インバータＩＶ１８７の出力ノードとノードＮ１８４との間に接続され、インバータＩＶ１８５の出力に応答してオン／オフする。ＮチャネルＭＯＳトランジスタＴ１８８は、接地ノードとノードＮ１８４との間に接続され、制御信号ＥＸＡ１に応答してオン／オフする。

また、配線ＮＧＡ０，ＮＧＢ０，ＮＧＡ１，ＮＧＢ１の一端はそれぞれノードＮ１８１−Ｎ１８４に接続される。

次に、以上のように構成されたＤＲＡＭの書き込み動作について説明する。

不活性の制御信号ＥＸＡ０，ＥＸＡ１が外部から与えられると、ＮチャネルＭＯＳトランジスタＴ１８１，Ｔ１８２，Ｔ１８５，Ｔ１８６はオンになり、ＮチャネルＭＯＳトランジスタＴ１８３，Ｔ１８４，Ｔ１８７，Ｔ１８８はオフになる。これにより、ノードＮ１８１−Ｎ１８４を介して配線ＮＧＡ０，ＭＧＢ０，ＮＧＡ１，ＮＧＢ１に電源電圧ＶＤＤが与えられる。アドレスビットＡ０が活性かつアドレスビットＡ１が不活性のとき、書き込み回路１３０内のＮチャネルＭＯＳトランジスタＴ０，Ｔ２，Ｔ４，Ｔ６はオンになりＮチャネルＭＯＳトランジスタＴ１，Ｔ３，Ｔ５，Ｔ７はオフになる。そして第９の実施形態において説明したのと同様にしてメインブロックＭＢＫ０内のサブブロックＳＢＫ００−ＳＢＫ０３に対してビット線対の一方をプルアップすることによってデータが書き込まれる。また、アドレスビットＡ０が不活性かつアドレスビットＡ１が活性のときもメインブロックＭＢＫ０内のサブブロックＳＢＫ００−ＳＢＫ０３に対する書き込みと同様に、メインブロックＭＢＫ１内のサブブロックＳＢＫ１０−ＳＢＫ１３に対してビット線対の一方をプルアップすることによってデータが書き込まれる。

活性の制御信号ＥＸＡ０が外部から与えられると、ＮチャネルＭＯＳトランジスタＴ１８１，Ｔ１８２はオフになり、ＮチャネルＭＯＳトランジスタＴ１８３，Ｔ１８４はオンになる。これにより、ノードＮ１８１，Ｎ１８２を介して配線ＮＧＡ０，ＭＧＢ０に接地電圧ＶＳＳが与えられる。アドレスビットＡ０が活性かつアドレスビットＡ１が不活性のとき、書き込み回路１３０内のＮチャネルＭＯＳトランジスタＴ０，Ｔ２，Ｔ４，Ｔ６はオフになりＮチャネルＭＯＳトランジスタＴ１，Ｔ３，Ｔ５，Ｔ７はオンになる。そして第９の実施形態において説明したメインブロックＭＢＫ１内のサブブロックＳＢＫ１０−ＳＢＫ１３に対する書き込みと同様に、メインブロックＭＢＫ０内のサブブロックＳＢＫ００−ＳＢＫ０３に対してビット線対の一方をプルダウンすることによってデータが書き込まれる。

活性の制御信号ＥＸＡ１が外部から与えられると、ＮチャネルＭＯＳトランジスタＴ１８５，Ｔ１８６はオフになり、ＮチャネルＭＯＳトランジスタＴ１８７，Ｔ１８８はオンになる。これにより、ノードＮ１８３，Ｎ１８４を介して配線ＮＧＡ１，ＭＧＢ１に接地電圧ＶＳＳが与えられる。アドレスビットＡ０が不活性かつアドレスビットＡ１が活性のとき、書き込み回路１３０内のＮチャネルＭＯＳトランジスタＴ０，Ｔ２，Ｔ４，Ｔ６はオフになりＮチャネルＭＯＳトランジスタＴ１，Ｔ３，Ｔ５，Ｔ７はオンになる。そして第９の実施形態において説明したのと同様に、メインブロックＭＢＫ１内のサブブロックＳＢＫ１０−ＳＢＫ１３に対してビット線対の一方をプルダウンすることによってデータが書き込まれる。

以上のように第１３の実施形態によるＤＲＡＭでは、メインブロックＭＢＫ０，ＭＢＫ１内のメモリセルへの書き込みをビット線対の一方をプルアップすることによって行うかプルダウンすることによって行うかを外部から与えられる制御信号ＥＸＡ０，ＥＸＡ１に応じて変えることができる。これにより、チップの検査評価時に、ビット線対の一方をプルアップすることによってデータを書き込むときとプルダウンすることによってデータを書き込むときとでどちらがより書き込みマージンを確保できるかをメインブロックＭＢＫ０，ＭＢＫ１ごとに調べることができる。この結果、メインブロックＭＢＫ０，ＭＢＫ１内のメモリセルへの書き込み方式をそれぞれマージンの多いほうの書き込み方式にすることができる。

この発明の第１の実施形態によるＤＲＡＭの全体構成を示すブロック図である。 図１に示した分周器の動作を説明するためのタイミングチャートである。 図１に示したＤＲＡＭの読み出し動作を説明するためのタイミングチャートである。 この発明の第２の実施形態によるＤＲＡＭの全体構成を示すブロック図である。 図４に示したＤＲＡＭの読み出し動作を説明するためのタイミングチャートである。 この発明の第３の実施形態によるＤＲＡＭの全体構成を示すブロック図である。 この発明の第４の実施形態によるＤＲＡＭの全体構成を示すブロック図である。 この発明の第５の実施形態による書き込み動作を説明するためのタイミングチャートである。 この発明の第６の実施形態によるＤＲＡＭの全体構成を示すブロック図である。 この発明の第７の実施形態によるＤＲＡＭの全体構成を示すブロック図である。 図１０に示した出力バッファの内部構成を示すブロック図である。 この発明の第８の実施形態による出力バッファの内部構成を示すブロック図である。 この発明の第９の実施形態によるＤＲＡＭの全体構成を示すブロック図である。 図１３に示したメモリブロックの内部構成を示すブロック図である。 この発明の第１０の実施形態によるＤＲＡＭの全体構成を示すブロック図である。 この発明の第１１の実施形態によるＤＲＡＭの全体構成を示すブロック図である。 この発明の第１２の実施形態によるＤＲＡＭの全体構成を示すブロック図である。 この発明の第１３の実施形態によるＤＲＡＭの全体構成を示すブロック図である。 ２つのトランジスタと１つのキャパシタとで構成されるメモリセルを有する従来のＤＲＡＭの全体構成を示すブロック図である。

符号の説明

ＭＣａｉ１−ＭＣａｉ４，ＭＣｂｉ１−ＭＣｂｉ４，ＭＣ６１−ＭＣ６８，ＭＣ１４１−ＭＣ１４８ メモリセル
Ｗａｉ１−Ｗａｉ４，Ｗｂｉ１−Ｗｂｉ４，ＷＬ１，ＷＬ２，ＷＬ１１，ＷＬ１２ ワード線
ワード線
Ｂａｉ１，Ｂａｉ２，／Ｂａｉ１，／Ｂａｉ２，Ｂｂｉ１，Ｂｂｉ２，／Ｂｂｉ１，／Ｂｂｉ２ ビット線
（ＢＬ１，／ＢＬ１）−（ＢＬ４，／ＢＬ４），（ＢＬ１１，／ＢＬ１１）−（ＢＬ１４，／ＢＬ１４） ビット線対
ＲＤＢ，ＷＤＢ，ＤＢａ，ＤＢｂ，（ＤＬ，／ＤＬ），（ＤＬ０，／ＤＬ０），（ＤＬ１，／ＤＬ１） データ線対
１４ａｉ−１７ａｉ，１４ｂｉ−１７ｂｉ 列選択スイッチ
ＷＤａｉ，ＷＤｂｉ ワード線ドライバ
ＣＲａｉ，ＣＷａｉ，ＣＲｂｉ，ＣＷｂｉ，６３，６４ 列選択回路
２５ リードアンプ
２６ ライトドライバ
２７ 入出力バッファ
５０−５３，ＴＧ１，ＴＧ２，ＴＧ１０ トランスファゲート
６０ ライトドライバ
６１ 列アドレスデコーダ
Ｔ６１−Ｔ６８，Ｔ７１−Ｔ７８ ＮチャネルＭＯＳトランジスタ
ＭＡ０，ＭＡ１ メインアンプ
ＴＢ０，ＴＢ１，ＴＢ１０１，ＴＢ１０２ トライステートバッファ
Ｌ９０−Ｌ９２ ラッチ回路
ＲＥ０，ＲＥ１ イネーブル信号
１００，１１０ 出力バッファ
１２０ 周波数検知回路
１３０ 書き込み回路

Claims (9)

1. 活性の第１のイネーブル信号に応答して活性化され、第１のメモリセルから読み出されたデータを増幅する第１のメインアンプと、
   前記第１のイネーブル信号が活性のとき、前記第１のメインアンプによって増幅されたデータに応じて自身の出力ノードを駆動し、前記第１のイネーブル信号が不活性のとき、前記出力ノードをハイインピーダンス状態にする第１のトライステートバッファと、
   前記第１のトライステートバッファの出力ノードのデータをラッチし外部へ出力する第１のラッチ回路とを備える
   ことを特徴とする半導体記憶装置。
2. 請求項１に記載の半導体記憶装置において、
   第２のラッチ回路と、
   前記トライステートバッファの出力ノードと前記第２のラッチ回路との間に接続され、テストモードのとき前記トライステートバッファの出力ノードと前記第２のラッチ回路とを接続状態にし、通常モードのとき前記トライステートバッファの出力ノードと前記第２のラッチ回路とを非接続状態にするスイッチとをさらに備える
   ことを特徴とする半導体記憶装置。
3. 請求項１に記載の半導体記憶装置において、
   活性の第２のイネーブル信号に応答して活性化され、第２のメモリセルから読み出されたデータを増幅する第２のメインアンプと、
   前記第２のイネーブル信号が活性のとき、前記第２のメインアンプによって増幅されたデータに応じて自身の出力ノードを駆動し、前記第２のイネーブル信号が不活性のとき、前記出力ノードをハイインピーダンス状態にする第２のトライステートバッファと、
   前記第２のトライステートバッファの出力ノードのデータをラッチし外部へ出力する第２のラッチ回路と、
   前記第１のラッチ回路の出力ノードと前記第２のラッチ回路の出力ノードとの間に接続され、読み出しデータのビット幅に応じてオン／オフするスイッチとをさらに備える
   ことを特徴とする半導体記憶装置。
4. 請求項２または請求項３に記載の半導体記憶装置において、
   前記第１および第２のラッチ回路のうち使用されないラッチ回路をラッチできないように制御する
   ことを特徴とする半導体記憶装置。
5. メモリセルから読み出されたデータを出力端子へ出力する出力バッファを備え、
   前記出力バッファは、
   メモリセルからの読み出しデータに応じて前記出力端子を駆動する第１のバッファと、
   活性状態および不活性状態を有し、活性状態のとき、前記読み出しデータに応じて前記出力端子を駆動する第２のバッファとを含む
   ことを特徴とする半導体記憶装置。
6. 請求項５に記載の半導体記憶装置において、
   前記第２のバッファは、メモリセルからの読み出しデータのビット幅に応じて活性化／非活性化される
   ことを特徴とする半導体記憶装置。
7. 請求項６に記載の半導体記憶装置において、
   前記第２のバッファは、メモリセルからの読み出しデータのビット幅を認識できる外部信号に応じて活性化／非活性化される
   ことを特徴とする半導体記憶装置。
8. 請求項６に記載の半導体記憶装置において、
   前記第２のバッファの活性化／不活性化は、メモリセルからの読み出しデータのビット幅を表すフューズを活用することによって制御される
   ことを特徴とする半導体記憶装置。
9. 請求項５に記載の半導体記憶装置において、
   前記半導体記憶装置の動作周波数を検知する検知回路をさらに備え、
   前記第２のバッファは、前記検知回路によって検知された動作周波数に応じて活性化／不活性化される
   ことを特徴とする半導体記憶装置。

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