DE102006035870A1

DE102006035870A1 - Halbleiterspeicher mit gemeinsam genutzter Schnittstelle

Info

Publication number: DE102006035870A1
Application number: DE102006035870A
Authority: DE
Inventors: John-Hoon Oh
Original assignee: Qimonda AG
Current assignee: Polaris Innovations Ltd
Priority date: 2005-08-05
Filing date: 2006-08-01
Publication date: 2007-03-22
Also published as: US7426607B2; US20070033336A1; CN1924847A

Abstract

Ein Direktzugriffsspeichersystem weist eine Speichersteuerung, eine erste Speichervorrichtung, eine zweite Speichervorrichtung und einen Speicherbus auf. Die Speichersteuerung ist dahingehend konfiguriert, einen Zugriff auf eine Mehrzahl von Speichervorrichtungen zu steuern. Der Speicherbus ist dahingehend konfiguriert, alternativ die Speichersteuerung mit der ersten Speichervorrichtung zu koppeln und die Speichersteuerung mit dem zweiten Speicher zu koppeln.

Description

Hintergrund
Die vorliegende Erfindung bezieht sich auf ein Halbleiterspeichersystem und insbesondere auf ein Speichersystem, das eine gemeinsam genutzte Schnittstelle für Halbleiterspeicher umfasst.

Bei vielen Anwendungen, die Halbleiterspeicher verwenden, werden innerhalb desselben Systems oft ein Flash-Speicher und ein Direktzugriffsspeicher (RAM – random access memory) verwendet. Viele Mobilanwendungen wie z.B. Mobiltelefone verwendeten beispielsweise NAND-Flash-Speicher, um Codes zu speichern, und verwenden einen leistungsarmen RAM, um eine Ausführung bei schnelleren Geschwindigkeiten zu ermöglichen. Beispielsweise kann eine leistungsarme Einzeldatenrate (LP-SDR – low-power single data rate) oder eine leistungsarme Doppeldatenrate (LP-DDR – low-power double data rate) vorgesehen sein, um eine Ausführung bei hoher Geschwindigkeit zu ermöglichen, wohingegen ein NAND- oder NOR-Flash-Speicher vorgesehen sein kann, um Codes zu speichern. Bei vielen Speicherteilsystemen mit Multimedia-Funktionen, die bei vielen Mobilanwendungen immer beliebter werden, ist diese Kombination aus NAND-Flash- und LP-DDR- oder LP-SDR-Speichern mittlerweile sehr häufig.

Bei vielen Anwendungen, einschließlich Mobilanwendungen, gibt es immer mehr Bestrebungen, die Größe aller Komponenten, einschließlich Speicherkomponenten, zu minimieren. Obwohl es Vorteile aufweist, sowohl einen Flash-Speicher als auch LP-SDR- oder LP-DDR-Speicher aufzuweisen, beinhaltete ein Bereitstellen beider Speichertypen üblicherweise eines Bereitstellens eines Zugriffs von einem Hostprozessor auf jede der Speichervorrichtungen über einen externen Speicherbus. Jeder externe Speicherbus nimmt eine Anzahl von Anschlussstiften und Raum auf der gedruckten Schaltungsplatine ein.

Aus diesen und anderen Gründen besteht ein Bedarf an der vorliegenden Erfindung.

Zusammenfassung

Ein Aspekt der vorliegenden Erfindung sieht ein Direktzugriffsspeichersystem mit einer Speichersteuerung, einer ersten Speichervorrichtung, einer zweiten Speichervorrichtung und einem Speicherbus vor. Die Speichersteuerung ist dahin gehend konfiguriert, einen Zugriff auf eine Mehrzahl von Speichervorrichtungen zu steuern. Der Speicherbus ist dahin gehend konfiguriert, die Speichersteuerung alternativ mit der ersten Speichervorrichtung zu koppeln und die Speichersteuerung mit dem zweiten Speicher zu koppeln.

Kurze Beschreibung der Zeichnungen
Die beiliegenden Zeichnungen sind beigefügt, um ein weiteres Verständnis der vorliegenden Erfindung zu liefern, und sie sind in diese Spezifikation integriert und stellen einen Bestandteil derselben dar. Die Zeichnungen veranschaulichen die Ausführungsbeispiele der vorliegenden Erfindung und dienen zusammen mit der Beschreibung dazu, die Prinzipien der Erfindung zu erklären. Andere Ausführungsbeispiele der vorliegenden Erfindung und viele der beabsichtigten Vorteile der vorliegenden Erfindung werden ohne weiteres einleuchten, wenn sie durch Bezugnahme auf die folgende ausführliche Beschreibung besser verstanden werden. Die Elemente der Zeichnungen sind in Bezug aufeinander nicht unbedingt maßstabsgetreu. Gleiche Bezugszeichen bezeichnen entsprechende ähnliche Teile.
1A veranschaulicht ein Blockdiagramm eines Systems, das einen Flash-Speicher und einen RAM aufweist.
1B veranschaulicht ein Blockdiagramm eines Systems, das einen Flash-Speicher und einen RAM aufweist.
2 veranschaulicht ein System, das einen RAM und einen Flash-Speicher mit einer gemeinsam genutzten Schnittstelle gemäß einem Ausführungsbeispiel der vorliegenden Erfindung aufweist.
3 veranschaulicht einen Teil einer Anschlussstiftschnittstelle eines Speicherteilsystems gemäß einem Ausführungsbeispiel der vorliegenden Erfindung.
4 veranschaulicht ein exemplarisches Zeitgebungsdiagramm eines Speicherteilsystems gemäß einem Ausführungsbeispiel der vorliegenden Erfindung.
5 veranschaulicht ein exemplarisches Zeitgebungsdiagramm eines Speicherteilsystems gemäß einem Ausführungsbeispiel der vorliegenden Erfindung.
Ausführliche Beschreibung
In der folgenden ausführlichen Beschreibung wird auf die beiliegenden Zeichnungen Bezug genommen, die einen Bestandteil derselben darstellen und in denen veranschaulichend spezifische Ausführungsbeispiele gezeigt sind, bei denen die Erfindung praktiziert werden kann. Diesbezüglich wird eine richtungsbezogene Terminologie wie z.B. „obere", „untere", „vordere", „hintere", „führende", „letzte" usw. unter Bezugnahme auf die Orientierung der beschriebenen Figur(en) verwendet. Da Komponenten von Ausführungsbeispielen der vorliegenden Erfindung in einer Anzahl unterschiedlicher Orientierungen positioniert sein können, wird die richtungsbezogene Terminologie zu Veranschaulichungszwecken verwendet und ist keinesfalls einschränkend. Es versteht sich, dass andere Ausführungsbeispiele verwendet und dass strukturelle oder logische Änderungen vorgenommen werden können, ohne von dem Schutzumfang der vorliegenden Erfindung abzuweichen. Somit ist die folgende ausführliche Beschreibung nicht in einem einschränkenden Sinn zu verstehen, und der Schutzumfang der vorliegenden Erfindung ist durch die angehängten Patentansprüche definiert.
1A veranschaulicht ein Speicherteilsystem 10. Das Speicherteilsystem 10 umfasst eine Hostspeichersteuerung 12, einen Flash-Speicher 14 und einen Direktzugriffsspeicher (RAM) 16. Der Flash-Speicher 14 ist über einen externen Speicherbus mit der Hostspeichervorrichtung 12 gekoppelt. Ferner ist der Flash-Speicher 14 über einen externen Speicherbus mit dem RAM 16 gekoppelt. In einem Fall ist der Flash-Speicher 14 eine NOR-Flash-Vorrichtung, und der RAM 16 ist ein SRAM. In einem anderen Fall ist der Flash-Speicher 14 eine NAND-Flash-Vorrichtung und/oder der RAM 16 ist ein PSRAM.
Bei einer Anwendung kann das Speicherteilsystem 10 für eine Anwendung in einem Mobiltelefonsegment der unteren bis mittleren Spannweite geeignet sein. In einem derartigen Fall ist eine Anwendungssoftware in Form eines XIP-Codes (XIP = execute-in-place, Ausführung an Ort und Stelle) in dem Flash-Speicher 14 vorhanden. Da der Flash-Speicher tendenziell relativ langsamer ist, nutzt der XIP-Code in dem Flash-Speicher 14 dann den RAM 16 als Arbeitsspeicher, wenn mehr Geschwindigkeit benötigt wird.
1B veranschaulicht das Speicherteilsystem 20. Das Speicherteilsystem 20 umfasst eine Hostspeichersteuerung 22, einen Flash-Speicher 24 und einen Direktzugriffsspeicher (RAM) 26. Die Hostspeichersteuerung 22 ist über einen externen Speicherbus, der in einem Fall eine Parallelverbindung beider Speichervorrichtungen mit der Speichersteuerung 22 liefert, sowohl mit dem Flash-Speicher 24 als auch mit dem RAM 26 gekoppelt. In einem Fall ist der RAM 26 ein leistungsarmer Einzeldatenraten-RAM (LP-SDR-RAM), und der Flash-Speicher 24 ist eine NAND-Flash-Vorrichtung. In einem anderen Fall ist der RAM 26 ein leistungsarmer Doppeldatenraten-RAM (LP-DDR-RAM), und/oder der Flash-Speicher 24 ist eine NOR-Flash-Vorrichtung.
Im Betrieb eignet sich das Speicherteilsystem 20 für eine Anwendung bei Mobiltelefonsegmenten der mittleren bis hohen Spannweite. In einer derartigen Umgebung verwendet das Speichersystem 20 den Flash-Speicher 24, um Anwendungscodes und -daten zu speichern, und verwendet anschließend einen schnelleren RAM 26 zur Ausführung und Arbeit mit den Daten. Bei einer typischen Konfiguration ist die Verbindung zwischen der Hostspeichersteuerung 22 und dem Flash-Speicher 24 relativ zu der Verbindung zwischen der Hoststeuerung 22 und dem RAM 26 langsam. Ein als Speicherteilsystem 20 konfiguriertes System kann eine Abschattungstechnik verwenden, bei der Codes, die in dem Flash-Speicher 24 vorliegen, hauptsächlich mit einem leistungsarmen SDR oder DDR wie z.B. dem RAM 26 arbeiten.
2 veranschaulicht ein Speicherteilsystem 30 gemäß einem Ausführungsbeispiel der vorliegenden Erfindung. Das Speicherteilsystem 30 umfasst eine Hostspeichersteuerung 32, einen Direktzugriffsspeicher (RAM) 34 und einen Flash-Speicher 36. Die Hoststeuerung 32 und der RAM 34 sind über einen externen Speicherbus gekoppelt. Ferner sind der Flash-Speicher 36 und der RAM 34 über denselben externen Speicherbus mit der Hostspeichersteuerung 32 gekoppelt und werden mit der Hostspeichersteuerung 32 multiplexiert. In einem Fall ist der RAM 34 ein leistungsarmer Einzeldatenraten-RAM (LP-SDR-RAM), und der Flash-Speicher 36 ist eine NAND-Flash-Vorrichtung. In einem anderen Fall ist der RAM 34 ein leistungsarmer Doppeldatenraten-RAM (LP-DDR-RAM), und/oder der Flash-Speicher 36 ist eine NOR-Flash-Vorrichtung.
Bei einer Anwendung eignet sich das Speicherteilsystem 30 für eine Anwendung bei Mobiltelefonsegmenten des mittleren bis oberen Bereichs. Bei einem solchen System sind Anwendungssoftware und -daten hauptsächlich in dem Flash-Speicher 36 gespeichert. Die Hostspeichersteuerung 32 greift anschließend über den externen Speicherbus auf diesen Code und jegliche Daten in dem Flash-Speicher 36 zu. Mittels eines Multiplexierens zumindest mancher der Steueranschlussstifte des RAM 34 und des Flash-Speichers 36 kann die Hoststeuerung 32 ferner über denselben externen Speicherbus auch auf den RAM 34 zugreifen und diesen leistungsarmen Hochgeschwindigkeits-RAM dazu verwenden, dort Operationen durchzuführen. Wenn Daten dauerhaft gespeichert werden müssen oder wenn auf zusätzliche Codes zugegriffen werden muss, kann die Hoststeuerung 32 wiederum mittels eines Multiplexierens zu diesen Zwecken auf den Flash-Speicher 36 zugreifen.
Dadurch, dass ein mit dem Flash 36 verbundener separater externer Speicherbus eliminiert wird, kann auf der gedruckten Schaltungsplatine oder an einem anderen Ort, wo sich das Speicherteilsystem 30 befindet, beträchtlich Raum eingespart werden. Zusätzlich können bei einem Speicherteilsystem wie z.B. dem Speicherteilsystem 30 eine Vielzahl von Anschlussstiften eliminiert werden. In einem Fall werden dadurch, dass man den Flash-Speicher 36 und den RAM 34 einen externen Speicherbus mit Multiplexierung gemeinsam nutzen lässt, über 20 Anschlussstifte, die ausschließlich für eine Verwendung zwischen der Hostspeichersteuerung 32 und dem Flash-Speicher 36 vorgesehen sind, eliminiert.
3 veranschaulicht weitere Einzelheiten eines Speicherteilsystems 50 gemäß einem Ausführungsbeispiel der vorliegenden Erfindung. Es ist eine spezifische Anschlussstiftschnittstelle des Speicherteilsystems 50 veranschaulicht. Das Speicherteilsystem 50 umfasst eine Speichersteuerung 52, eine RAM-Schnittstelle 54 und eine Flash-Schnittstelle 56. Ferner sind zwischen der RAM-Schnittstelle 54 und der Flash-Schnittstelle 56 multiplexierte Adress- und Datenlei tungen (MUX A/D) 58 gemäß einem Ausführungsbeispiel der Erfindung veranschaulicht.
Die RAM-Schnittstelle 54 umfasst herkömmliche RAM-Schnittstellenanschlussstifte. Bei einem Ausführungsbeispiel ist die RAM-Schnittstelle 54 eine Schnittstelle für eine RAM-Vorrichtung vom Niedrigleistungs-DDR- oder Niedrigleistungs-SDR-Typ. Bei der Veranschaulichung der 3 umfasst die RAM-Schnittstelle 54 offene Anschlussstifte 1, 2 und 3. Ebenfalls veranschaulicht sind ein Schreibfreigabeanschlussstift (nWE-Anschlussstift), ein Spaltenadressstrobe-Anschlussstift (nCAS-Anschlussstift) und ein Reihenadressstrobe-Anschlussstift (nRAS-Anschlussstift), von denen jeder komplementäre Signale ist. Die RAM-Schnittstelle 54 umfasst ferner einen Chipauswahlsignal-Anschlussstift (nCS-Anschlussstift), einen Takt-Anschlussstift (CLK-Anschlussstift), einen Komplementärtakt-Anschlussstift (nCLK-Anschlussstift) und einen Taktfreigabe-Anschlussstift (CKE-Anschlussstift). Die RAM-Schnittstelle 54 umfasst ferner Schreibmasken- oder Datenmasken-Anschlussstifte (DM-Anschlussstifte) und DQ-Anschlussstifte und DQS-Anschlussstifte für den Echotakt von DQs. Bei einem Ausführungsbeispiel liefern die DQS-Pins rechtzeitig ein rechtes Datenstrobe, das für ein Lesen kantenausgerichtet ist und zum Schreiben mittenausgerichtet ist. In einem Fall beträgt das DQ 16 Bits und in einem anderen beträgt es 32 Bits.
Die Flash-Schnittstelle 56 umfasst ferner herkömmliche Flash-Schnittstellenanschlussstifte. Bei einem Ausführungsbeispiel ist die Flash-Schnittstelle 56 eine Schnittstelle für eine NAND-Flash-Vorrichtung oder eine NOR-Flash-Vorrichtung. Auf der Flash-Schnittstelle 56 sind ein Lesefreigabeanschlussstift (nRE-Anschlussstift), ein Bereit-Anschlussstift (RDY-Anschlussstift), ein Chipfreigabe-Anschlussstift (bCE-Anschlussstift), ein Schreibfreigabe-Anschlussstift (nWE-Anschlussstift), ein Adresslatchfreigabe-Anschlussstift (ALE-Anschlussstift) und ein Befehls latchfreigabe-Anschlussstift (CLE-Anschlussstift) veranschaulicht. Der Lesefreigabe-Anschlussstift (nRE-Anschlussstift), der Bereit-Anschlussstift (RDY-Anschlussstift) und der Chipfreigabe-Anschlussstift (bCE-Anschlussstift) auf der Flash-Schnittstelle 56 sind mit Anschlussstiften 1, 2 bzw. 3 (die dazu verwendet werden können, dort, wo Bedarf besteht, eine zusätzliche Funktionalität zu liefern) auf der RAM-Schnittstelle 54 gekoppelt. Die Schreibfreigabe-Anschlussstifte (nWE-Anschlussstifte) auf der RAM-Schnittstelle 54 und der Flash-Schnittstelle 56 sind miteinander gekoppelt, und der Adresslatchfreigabe-Anschlussstift (ALE-Anschlussstift) und die Befehlslatchfreigabe-Anschlussstifte (CLE-Anschlussstifte) auf der Flash-Schnittstelle 56 sind mit dem Spaltenadressstrobe-Anschlussstift (nCAS-Anschlussstift) bzw. dem Reihenadressstrobe-Anschlussstift (nRAS-Anschlussstift) auf der RAM-Schnittstelle 54 gekoppelt.
Bei einem Ausführungsbeispiel werden Adress- und Daten-Anschlussstifte (A/D-Anschlussstifte) zwischen der Speichersteuerung 52 und der RAM-Schnittstelle 54 und zwischen der Speichersteuerung 52 und der Flash-Schnittstelle 56 mittels MUX A/D 58 multiplexiert. Bei einem Ausführungsbeispiel werden für 16 yte-Anwendungen 16 A/D-Anschlussstifte (A15-A0 und I/015-I/00) multiplexiert. Bei einem anderen Ausführungsbeispiel werden 8 Anschlussstifte A/D-Anschlussstifte (beispielsweise A7-A0 und I/07-I/00) bei 8Byte-Anwendungen verwendet. Bei einem Ausführungsbeispiel des Speicherteilsystems 50 werden zum Koppeln der Flash-Schnittstelle 56 mit der Speichersteuerung 52 keine zusätzlichen Anschlussstifte zu denen benötigt, die bereits zum Koppeln der RAM-Schnittstelle 54 mit der Speichersteuerung 52 verwendet werden, da MUX A/D 58 gemeinsam genutzte Anschlussstift-Verbindungen mit der Speichersteuerung 52 sowohl durch die RAM-Schnittstelle 54 als auch die Flash-Schnittstelle 56 ermöglicht. Dies spart Platz auf der PCB (printed circuit board, gedruckte Schaltungsplatine) und spart in einem Fall über 20 Anschlussstifte auf der Speichersteuerung 52 ein.
4 veranschaulicht ein exemplarisches Zeitgebungsdiagramm eines Speicherteilsystems wie z.B. des Speicherteilsystems 50 gemäß einem Ausführungsbeispiel der vorliegenden Erfindung. Signale sind zeitlich horizontal über die Figur hinweg veranschaulicht, und jedes ist mit dem entsprechenden Anschlussstift oder den entsprechenden Anschlussstiften von dem Speicherteilsystem 50 der 3 markiert.
Im Betrieb des Speicherteilsystems 50 greift die Speichersteuerung 52 nach Bedarf über den MUX A/D 58 alternativ auf die RAM-Schnittstelle 54 und die Flash-Schnittstelle 56 zu. In 4 ist ganz oben in der Figur ein Taktsignal (CLK) veranschaulicht. Bei dem zweiten Taktzyklus in der Veranschaulichung ist ein Lesebefehl für die RAM-Schnittstelle 54 an Anschlussstiften nRAS, nCAS und mWE angelegt, und ein entsprechender Adressbefehl kommt über die A/D-Anschlussstifte von der Speichersteuerung 52 an, wie durch ADR in der Figur angegeben ist. Auf diese Weise stellt die Speichersteuerung 52 die Adresse ein, wo auf den RAM zugegriffen werden soll. Nach einer gewissen Latenzzeit wird anschließend von der spezifizierten Adressposition, wie sie durch die als Q0, Q1, Q2, Q3, Q4 – Qn markierten DQ-Bus-Anschlussstifte angegeben ist, auf Daten zugegriffen.
Während dieses normalen Lesevorgangs des RAM, während dann von dem Speicher aus auf die Daten zugegriffen wird, ist der Adressbus im Ruhezustand, so dass keine Transaktion relativ zu dem RAM erfolgt. Auf diese Weise nutzt das Speichersystem 50 diese Ruhezeit des Adressbusses aus, um auf Befehle für den Flash-Speicher zuzugreifen. Somit veranschaulicht in 4 der mit „Bus taken by NAND" („Bus durch NAND genommen") markierte schattierte Bereich, wie bei einem Ausführungsbeispiel der Daten- und Adressbus Befehle in dem Flash-Speicher über A/D-Anschlussstifte 7/07-I/00 ausführt. Entsprechende Lesebefehle sind auf den Be fehls-CLE-, -ALE-, -nWE-Anschlussstiften angegeben („Read NAND", „Lies NAND") angegeben.
Bei einem Ausführungsbeispiel steuert die Speichersteuerung 52 einen Zugriff auf RAM und Flash-Speicher über eine Chipauswahl (nCS) bzw. eine Chipfreigabe (bCE). Wie in 4 veranschaulicht ist, übernimmt der RAM, wenn die Chipauswahl (nCS) zu niedrig übergeht, die Steuerung des A/D-Busses, und die Befehls- und Adresssignale werden für den RAM angelegt (nach dem zweiten Taktzyklus). Die Chipauswahl (nCS) geht dann zu hoch über, und ein Taktzyklus später geht die Chipfreigabe (bCE) zu niedrig über, so dass die Befehls- und Adresssignale für den Flash-Speicher angelegt werden.
Bei einem Ausführungsbeispiel, wenn die Steuerung des A/D-Busses durch den Flash-Speicher übernommen wird, ist sie asynchron, so dass der Flash-Speicher den Haupttakt nicht nachverfolgen muss. Üblicherweise ist der Takt zu dem RAM, z.B. einem leistungsarmen DDR, relativ schnell, beträgt z.B. 100 MHz oder mehr. Da der Flash-Speicher einen relativ langsameren Zugriff aufrechterhält, z.B. einen Zyklus von 20-25 Nanosekunden, muss die Speichersteuerung 52 diesen Befehl nicht mit dem Haupttakt synchronisieren.
5 veranschaulicht ein weiteres exemplarisches Zeitgebungsdiagramm eines Speicherteilsystems, z.B. des Speicherteilsystems 50, gemäß einem Ausführungsbeispiel der vorliegenden Erfindung. Signale sind zeitlich horizontal über die Figur hinweg veranschaulicht, und jedes ist mit dem entsprechenden Anschlussstift oder den entsprechenden Anschlussstifter von dem Speicherteilsystem 50 der 3 markiert.
Bei dem Zeitgebungsdiagramm der 5 ist ein zusätzliches Beispiel eines Zugreifens auf den Flash-Speicher durch die Speichersteuerung 52 mittels eines Multiplexierens veranschaulicht. In der Veranschaulichung wird gerade auf den Flash-Speicher zugegriffen. Anfänglich ist die Chipauswahl (nCS) hoch, und die Chipfreigabe (nCE) ist niedrig, so dass die Befehls- und Adresssignale für den Flash-Speicher angelegt werden. Eine Steuerung des A/D-Busses ist durch den mit „NAND serial output" („serielle NAND-Ausgabe") markierten schattierten Bereich veranschaulicht. Hier werden Daten wie z.B. Qa, Qa + 1 usw. seriell ausgelesen.
Während dieses Auslesens hat die Speichersteuerung 52 bei einem Beispiel jedoch einen Bedarf daran, auf den RAM zuzugreifen. Auf diese Weise bringt die Steuerung 52 die Lesefreigabe (nRE) hoch. Wenn dann die Lesefreigabe hoch ist, gibt der Flash-Speicher den Adressbus frei. Wenn außerdem die Chipfreigabe (nCE) zu hoch übergeht und die Chipauswahl (nCS) zu niedrig übergeht, übernimmt der RAM die Steuerung des A/D-Busses, und die Befehls- und Adresssignale werden für den RAM angelegt. Der entsprechende Lesebefehl und die entsprechende Adresse werden anschließend so platziert, dass auf den RAM zugegriffen wird. Als Nächstes geht die Chipfreigabe (nCE) zu niedrig über und die Chipauswahl (nCS) geht zu hoch über, so dass der Flash-Speicher weiterhin Daten, Qa + 2, Qa + 3, Qa + 4 usw. während einer Latenzzeit seriell aus dem Flash-Speicher auslesen kann, wenn die Daten Q0, Q1, Q2 und Q3 ansprechend auf den aktivierten Lesebefehl aus dem RAM ausgelesen werden.
Auf diese Weise hat der RAM bei einem Ausführungsbeispiel Priorität und ist Meister über den Flash-Speicher, relativ zu der durch die Speichersteuerung 52 gesteuerten Multiplexierung. Da der RAM in einem Fall bei einer relativ schnellen Rate, beispielsweise bei 100 MHz, getaktet wird, wohingegen der Flash-Speicher eher in der Größenordnung von 5 Mikrosekunden getaktet wird, ist genügend Zeit, einen Großteil des RAM-Vorgangs und der Datensteuerung durchzuführen, während die Steuerung ansonsten auf die NAND-Daten und -Befehle wartet.
Obwohl hierin spezifische Ausführungsbeispiele veranschaulicht und beschrieben wurden, werden Fachleute erkennen, dass die gezeigten und beschriebenen spezifischen Ausführungsbeispiele durch eine Vielzahl von alternativen und/oder äquivalenten Implementierungen ersetzt werden können, ohne von dem Schutzumfang der vorliegenden Erfindung abzuweichen. Diese Anmeldung soll jegliche Adaptationen oder Variationen der hierin erörterten spezifischen Ausführungsbeispiele abdecken. Somit ist beabsichtigt, dass die vorliegende Erfindung lediglich durch die Patentansprüche und die Äquivalente derselben begrenzt ist.

Claims

Ein Direktzugriffsspeichersystem, das folgende Merkmale aufweist: eine Speichersteuerung, die dahin gehend konfiguriert ist, einen Zugriff auf eine Mehrzahl von Speichervorrichtungen zu steuern; eine erste Speichervorrichtung; eine zweite Speichervorrichtung; und einen Speicherbus, der dahin gehend konfiguriert ist, die Speichersteuerung alternativ mit der ersten Speichervorrichtung zu koppeln und die Speichersteuerung mit der zweiten Speichervorrichtung zu koppeln.
Das Direktzugriffsspeichersystem gemäß Anspruch 1, das ferner einen einzigen Adress- und Datenbus aufweist, den die Speichersteuerung sowohl für die erste als auch für die zweite Speichervorrichtung gemeinsam nutzt.
Das Direktzugriffsspeichersystem gemäß Anspruch 2, bei dem die Speichersteuerung den einzigen Adress- und Datenbus zum Zugreifen auf sowohl die erste als auch die zweite Speichervorrichtung multiplexiert.
Das Direktzugriffsspeichersystem gemäß Anspruch 3, bei dem die erste Speichervorrichtung eine Flash-Speichervorrichtung ist und bei dem die zweite Speichervorrichtung eine Direktzugriffsspeichervorrichtung ist.
Das Direktzugriffsspeichersystem gemäß Anspruch 4, bei dem die Flash-Speichervorrichtung eine NAND-Flash-Speichervorrichtung ist und bei dem die Direkt zugriffsspeichervorrichtung eine leistungsarme Doppeldatenraten-Direktzugriffsspeichervorrichtung ist.
Das Direktzugriffsspeichersystem gemäß Anspruch 4, bei dem die Flash-Speichervorrichtung eine NOR-Flash-Speichervorrichtung ist und bei dem die Direktzugriffsspeichervorrichtung eine leistungsarme Einzeldatenraten-Direktzugriffsspeichervorrichtung ist.
Eine elektronische Vorrichtung, die eine Mehrzahl von zugänglichen Speicherkomponenten aufweist, die folgende umfassen: eine Flash-Speicher-Komponente; eine Direktzugriffsspeicher-Komponente; eine Speichersteuerung, die dahin gehend konfiguriert ist, einen Zugriff auf die Flash-Speicher- und die Direktzugriffsspeicher-Komponente zu steuern; und einen einzigen Speicherbus, der dahin gehend konfiguriert ist, alternativ eine Mehrzahl von Steueranschlussstiften sowohl auf der Flash-Speicher- als auch auf der Direktzugriffsspeicher-Komponente mit der Speichersteuerung zu koppeln.
Die elektronische Vorrichtung gemäß Anspruch 7, bei der die Speichersteuerung die Mehrzahl von Steueranschlussstiften sowohl auf der Flash-Speicher- als auch auf der Direktzugriffsspeicher-Komponente multiplexiert, derart, dass ein alternativer Zugriff sowohl auf die Flash-Speicher- als auch auf die Direktzugriffsspeicher-Komponente über den einzigen Speicherbus geliefert wird.
Die elektronische Vorrichtung gemäß Anspruch 7, wobei die elektronische Vorrichtung ein Mobiltelefon ist.
Das Direktzugriffsspeichersystem gemäß Anspruch 7, bei dem die Flash-Speicher-Komponenten eine NAND-Flash-Speichervorrichtung ist und bei dem die Direktzugriffsspeicher-Komponenten eine leistungsarme Doppeldatenrate-Direktzugriffsspeichervorrichtung ist.
Ein Direktzugriffsspeichersystem, das folgende Merkmale aufweist: eine Flash-Speicher-Komponente; eine Direktzugriffsspeicher-Komponente; eine Einrichtung zum Steuern eines Zugriffs auf die Flash-Speicher- und die Direktzugriffsspeicher-Komponente durch Multiplexieren einer Mehrzahl von Steueranschlussstiften auf sowohl der Flash-Speicher- als auch der Direktzugriffsspeicher-Komponente zu der Speichersteuerung.
Das Direktzugriffsspeichersystem gemäß Anspruch 11, das ferner einen einzigen Adress- und Datenbus aufweist, den sowohl die Flash-Speicher-Komponente als auch die Direktzugriffsspeicher-Komponente gemeinsam nutzen.
Das Direktzugriffsspeichersystem gemäß Anspruch 12, bei dem zumindest Adresssteueranschlussstifte sowohl für die Flash-Speicher- als auch die Direktzugriffsspeicher-Komponente über den einzigen Adress- und Datenbus multiplexiert werden.
Das Direktzugriffsspeichersystem gemäß Anspruch 13, bei dem die Direktzugriffsspeicher-Komponente separate Datenleitungen aufweist.
Ein Verfahren zum Steuern einer Mehrzahl von Halbleiterspeichervorrichtungen in einem Speichersystem, das folgende Schritte umfasst: Bereitstellen einer Flash-Speicher-Komponente; Bereitstellen einer Direktzugriffsspeicher-Komponente; Koppeln eines Adress- und Datenbusses mit einer Mehrzahl von Steueranschlussstiften sowohl auf der Flash-Speicher- als auch auf der Direktzugriffsspeicher-Komponente; Aktivieren eines Lesebefehls auf der Direktzugriffsspeicher-Komponente und gleichzeitiges Anlegen einer Adresse für die Direktzugriffsspeicher-Komponente an den Adress- und Datenbus; und Aktivieren eines Lesebefehls auf der Flash-Speicher-Komponente und gleichzeitiges Anlegen einer Adresse für die Flash-Speicher-Komponente an den Adress- und Datenbus.
Das Verfahren gemäß Anspruch 15, das ferner ein Multiplexieren von aktivierten Adressen sowohl für die Direktzugriffsspeicher-Komponente als auch für die Flash-Speicher-Komponente über denselben Adress- und Datenbus umfasst.
Das Verfahren gemäß Anspruch 15, bei dem Daten über einen Bus, der auf den Lesebefehl und die Adresse, die für die Direktzugriffsspeicher-Komponente angelegt wird, anspricht, von der Direktzugriffsspeicher-Komponente wiedergewonnen werden.
Das Verfahren gemäß Anspruch 17, bei dem die Adresse für die Flash-Speicher-Komponente an den Adress- und Datenbus angelegt wird, während die Daten über den Da tenbus aus der Direktzugriffsspeicher-Komponente wiedergewonnen werden.
Ein Verfahren zum Steuern einer Mehrzahl von Halbleiterspeichervorrichtungen in einem Speichersystem, das folgende Schritte umfasst: Bereitstellen einer ersten Speicherkomponente; Bereitstellen einer zweiten Speicherkomponente; Multiplexieren aktivierter Adressen sowohl für die erste als auch für die zweite Speicherkomponente über einen einzigen Adress- und Datenbus.
Das Verfahren gemäß Anspruch 19, bei dem die erste Speicherkomponente eine Direktzugriffsspeicher-Komponente ist und bei dem die zweite Speicherkomponente eine Flash-Speicher-Komponente ist.
Das Verfahren gemäß Anspruch 20, bei dem Daten über einen Bus, der auf eine für die Direktzugriffsspeicher-Komponente angelegte Adresse anspricht, aus der Direktzugriffsspeicher-Komponente wiedergewonnen werden.
Das Verfahren gemäß Anspruch 21, bei dem die Adresse für die Flash-Speicher-Komponente an den einzigen Adress- und Datenbus angelegt wird, während die Daten über den Datenbus aus der Direktzugriffsspeicher-Komponente wiedergewonnen werden.