CN1924847A - 共享接口半导体存储器 - Google Patents

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Abstract

一种随机存取存储系统，具有存储控制器、第一存储设备、第二存储设备和存储器总线。所述存储控制器配置成控制访问多个存储设备。存储器总线配置成可交替地使存储控制器耦合到第一存储设备以及使存储控制器耦合到第二存储器。

Description

共享接口半导体存储器
技术领域
本发明涉及一种半导体存储系统，尤其涉及包括用于半导体存储器的共享接口的存储系统。
背景技术
在许多利用半导体存储器的应用中，在同一个系统中经常利用闪存存储器和随机存取存储器(RAM)。例如，许多移动应用(例如蜂窝电话)使用NAND闪存存储器来存储代码，而使用低功率RAM来允许较快速地执行。例如，可以提供低功率单数据率(LP-SDR)或低功率双倍数据率(LP-DDR)以允许快速执行，同时可以提供NAND或NOR闪存存储器来存储代码。在许多具有多媒体功能的存储器子系统(它们在许多移动应用中越来越流行)中，NAND闪存和LP-DDR或LP-SDR存储器的这种组合变得非常通用。
在许多应用中，包括移动应用中，存在着不断增长的推动以使所有部件(包括存储器部件)的尺寸最小化。尽管包括闪存存储器和LP-SDR或LP-DDR存储器这两者是有利的，但是提供这两种类别存储器典型地要涉及在外存总线上提供从主处理器到每一个所述存储设备的访问。每个外存总线都会占用印刷电路板上的一些引线和空间。
由于这样和其他的原因，存在对本发明的需要。
概要
本发明的一个方面提供了一个具有存储控制器、第一存储设备、第二存储设备和存储器总线的随机存取存储系统。所述存储控制器被配置成用于控制对多个存储设备的访问。所述存储器总线被配置成用于交替地将存储控制器耦合到第一存储设备，以及将存储控制器耦合到第二存储器。
附图的简要说明
包括了相应的附图以提供对本发明的进一步的理解，而且该附图被结合在内和构成本说明书的一部分。附图示出了本发明的实施例，以及与说明书一起用于解释本发明的原理。由于通过参考下面的详细描述可以使本发明变得更好理解，因此可以很容易地意识到本发明的其它实施例和本发明预定的许多优点。附图的元件并不必需相互之间相对地定尺度。相同的参考数字指定相应类似的部分。
图1A示出了具有闪存存储器和RAM的系统的框图。
图1B示出了具有闪存存储器和RAM的系统的框图。
图2示出了依据所述本发明的一个实施例的具有共享接口的RAM和闪存存储器的系统。
图3示出了依据本发明的一个实施例的存储器子系统的一部分引线接口。
图4示出了依据本发明的一个实施例的存储器子系统的示范的时序图。
图5示出了依据本发明的一个实施例的存储器子系统的示范的时序图。
详细说明
在下面的详细描述中，参考相应的附图，这些图形成了说明书的一部分，其中示出了可以实现本发明的示例特定实施例的方式。在这一点上，方向性的术语，例如“顶部”、“底部”、“前面”、“后面”、“在前的”、“在后的”等，被用于参考描述的附图的方向。由于本发明的实施例的组件可以位于许多不同方向，因此该方向性的术语被用作描述的目的而绝不是限制。应该理解的是，可以利用其它实施例，且可以进行结构和逻辑的变化，而不脱离本发明的范围。因此，以下的详细描述不是限制性的，且本发明的范围由所附的权利要求限定。
附图1A示出了存储器子系统10。存储器子系统10包括主存储控制器12、闪存存储器14和随机存取存储器(RAM)16。闪存存储器14经外存总线与主存储设备12耦合。闪存存储器14进一步经外存总线与RAM 16耦合。在一种情况中，闪存存储器14是NOR闪存装置，并且RAM 16是SRAM。在另一种情况中，闪存存储器14是NAND闪存装置，和/或RAM 16是PSRAM。
在一种应用中，存储器子系统10可以适合于在低到中范围的蜂窝电话段中的应用。在一种这样的情况中，应用软件以在位执行(XIP，即execute-in-place)代码的形式驻留于闪存存储器14中。因为闪存存储器倾向于较为慢速，所以当需要更快速度时，在闪存存储器14中的XIP代码利用RAM 16作为工作存储器。
附图1B示出了存储器子系统20。存储器子系统20包括主存储控制器22、闪存存储器24和随机存取存储器(RAM)26。经外存总线，主存储控制器22同时与闪存存储器24和RAM 26耦合，其在一种情况中该外存总线提供两个存储设备到存储控制器22的并联连接。在一种情况中，RAM 26是低功率单数据率(LP-SDR)RAM，且闪存存储器24是NAND闪存装置。在另一种情况中，RAM 26是低功率双倍数据率(LP-DDR)RAM，和/或闪存存储器24是NOR闪存装置。
在操作中，存储器子系统20适合于中到高范围的蜂窝电话段中的应用。在一种这样的环境中，存储系统20利用闪存存储器24存储应用代码和数据，然后使用更快速的RAM 26来执行，并操作该数据。在典型的配置中，相对于主机控制器22和RAM 26之间的连接，主存储控制器22和闪存存储器24之间的连接是慢速的。一个被配置为存储器子系统20的系统可以利用遮蔽技术，其中驻留在闪存存储器24中的代码主要利用低功率SDR或DDR例如RAM 26来操作。
图2示出了依据所述本发明的一个实施例的存储器子系统30。存储器子系统30包括主存储控制器32、随机存取存储器(RAM)34和闪存存储器36。主机控制器32经外存总线和RAM 34耦合。此外，经同一个外存总线，闪存存储器36和RAM 34与主存储控制器32耦合，并复用主存储控制器32。在一种情况中，RAM 34是低功率单数据率(LP-SDR)RAM，而闪存存储器36是NAND闪存装置。在另一种情况中，RAM 34是低功率双倍数据率(LP-DDR)RAM，和/或闪存存储器36是NOR闪存装置。
在一种应用中，存储器子系统30适合于中到高端蜂窝电话段中的应用。在这样的系统中，应用软件和数据主要存储在闪存存储器36中。经所述外存总线，主存储控制器32于是访问这个代码以及闪存存储器36中的任何数据。此外，通过RAM 34和闪存存储器36的至少某些控制引线的多路转换，主机控制器32也可以经同一个外存总线访问RAM 34，且在那里利用这种低功率高速RAM执行操作。当需要永久存储数据或需要访问的辅助码时，主机控制器32同样经多路转换可以访问用于这些目的的闪存存储器36。
通过去除连接闪存36的分离的外存总线，在印刷电路板上或存储器子系统30所在的其它位置上可以节省不少空间。此外，许多引线可以从存储器子系统例如存储器子系统30中排除。在一种情况中，通过闪存存储器36和RAM34利用多路转换共享外存总线，可以消除超过20个在主存储控制器32和闪存存储器36之间专用的引线。
图3示出了依据本发明的一个实施例的存储器子系统50的进一步的细节。示出了存储器子系统50的特定引线接口。存储器子系统50包括存储控制器52、RAM接口54和闪存的接口56。进一步，示出了依据本发明的一个实施例的在RAM接口54和闪存接口56之间多路复用的地址和数据线(MUX A/D)58。
RAM接口54包括常规的RAM接口引线。在一种实施例中，RAM接口54是用于低功率DDR的或低功率SDR类型的RAM装置的接口。如附图3中所描述的，RAM接口54包括开放引线1、2和3。同样示出的是写允许(nWE)引线、列地址选通(nCAS)引线和行地址选通(nRAS)引线，它们的每一个是问候(complimentary)信号。RAM接口54也包括芯片选择信号(nCS)引线、时钟(CLK)引线、问候时钟(nCLK)引线和时钟允许(CKE)引线。RAM接口54也包括写掩码或数据掩码(DM)引线，以及DQs的回波时钟的DQ引线和DQS引线。在一个实施例中，DQS引线为读出提供时间边缘对准和为写入提供中心对准的正确的数据选通脉冲。在一种情况中，所述DQ是16位的，且在另一种情况中，其是32位的。
闪存接口56也包括常规的闪存接口引线。在一个实施例中，闪存接口56是用于NAND闪存装置或NOR闪存装置的接口。在闪存接口56上示出的是读允许(nRE)引线、就绪(RDY)引线、芯片允许(bCE)引线、写允许(nWE)引线、地址锁存允许(ALE)引线和指令锁存允许(CLE)引线。在闪存接口56上的读允许(nRE)引线、就绪(RDY)引线和芯片允许(bCE)引线被分别耦合到在RAM接口54上的引线1、2和3(在需要的地方它们可以用于提供附加的功能)。在RAM接口54和闪存接口56上的写允许(nWE)引线被耦合在一起，且闪存接口56上的地址锁存允许(ALE)引线和指令锁存允许(CLE)引线被分别耦合到在RAM接口54上的列地址选通(nCAS)引线和行地址选通(nRAS)引线。
在一个实施例中，在存储控制器52和RAM接口54之间的，以及在存储控制器52和闪存接口56之间的地址和数据(A/D)引线经MUX A/D 58而被复用。在一个实施例中，对16个字节的应用，16个A/D引线(A15-A0和I/O15-I/O0)是被多路复用的。在另一个实施例中，8个引线的A/D引线(例如A7-A0和I/O7-I/O0)被用于8个字节的应用中。在存储器子系统50的一个实施例中，因为MUX A/D 58允许由RAM接口54和闪存接口56共享引线与存储控制器52连接，因此除了已经用来耦合RAM接口54到存储控制器52的以外，不需要额外的引线来耦合闪存接口56到存储控制器52。这样节约了PCB上的空间，在一种情况中，在存储控制器52上节约了超过20个引线。
附图4示出了根据本发明的一个实施例的存储器子系统(例如存储器子系统50)的典型时序图。通过所述附图，以水平方向作为时间示出了信号，且每一个信号都标以相应的引线或图3中的存储器子系统50的引线。
存储器子系统50的操作中，存储控制器52可如所需的那样通过MUX A/D58交替地访问RAM接口54和闪存接口56。图4中，在附图的顶部示出了时钟信号(CLK)。在所示的第二个时钟周期上，用于RAM接口54的读指令加到引线nRAS、nCAS和mWE，且相应的寻址命令从存储控制器52通过A/D引线而到来，如附图中的ADR所表示的。以此方式，存储控制器52规定了访问RAM的地址。在某个等待时间后，数据就从指定的地址位置(如标有Q0、Q1、Q2、Q3、Q4-Qn的DQ总线引线所指示的)被访问。
在RAM的这个正常读操作期间，这时数据从存储器被访问，地址总线是空闲的，从而没有与RAM的相关处理。以此方式，存储系统50利用地址总线的空闲时间以访问用于闪存存储器的指令。由此，在附图4中，带阴影的区域(被标注为″由NAND占用的总线″)说明了在一个实施例中数据和地址总线如何经A/D引线I/O7-I/O0而执行闪存存储器中的指令。相应的读指令在指令CLE、ALE、nWE引线上被标注为(“读NAND”)。
在一个实施例中，分别通过芯片选择(nCS)和芯片允许(bCE)，存储控制器52控制对RAM和闪存存储器的访问。如图4中示出的，当芯片选择(nCS)转换为低时，RAM控制A/D总线，且指令和地址信号加到RAM(在第二个时钟周期后)。芯片选择(nCS)接着转换为高，且一个时钟周期后，芯片允许(bCE)转换为低，以便把指令和地址信号加到闪存存储器。
在一个实施例中，当由闪存存储器控制A/D总线时，它是异步的，以便闪存存储器不需要跟踪主时钟。典型的，RAM的时钟(例如低功率DDR)是相对快速的，例如100兆赫或更高。因为闪存存储器保持相对更慢速的访问，例如20-25毫微秒周期，存储控制器52不需要使这个指令与主时钟同步。
附图5示出了根据本发明的一个实施例的存储器子系统(例如存储器子系统50)的另一个示范时序图。在附图中，以水平方向作为时间示出了信号，且每一个信号都标以图3中的存储器子系统50的相应的引线。
附图5的时序图中，示出了经多路转换由存储控制器52访问闪存存储器30的另一个例子。在该描述中，访问的是闪存存储器。初始地，芯片选择(nCS)是高的，且芯片允许(nCE)是低的，以便把指令和地址信号加到闪存存储器。通过被标注为“NAND串行输出”的带阴影区域示出了对A/D总线的控制。这里，例如Qa、Qa+1等等的数据是串行读出的。
然而，在这个读出期间，在一个实施例中，存储控制器52然后需要访问RAM。这样，控制器52使读允许(nRE)为高。然后随着读允许为高，闪存存储器释放了地址总线。进一步，当芯片允许(nCE)转换为高且芯片选择(nCS)转换为低时，RAM控制了A/D总线，并且把指令和地址信号加到RAM。接着设置适当的读指令和地址以访问RAM。接着，当响应于确立的读指令而从RAM读取数据Q0、Q1、Q2和Q3时，芯片允许(nCE)转换为低且芯片选择(nCS)转换为高，以便闪存存储器可以在等待时间期间继续串行地从闪存存储器中读出数据Qa+2、Qa+3、Qa+4等。
以此方式，在一个实施例中，RAM相对于受存储控制器52控制的多路转换具有优先权并且相对于闪存存储器是占主导地位的。因为在一种情况中，RAM的时钟是相对快速的，例如100兆赫，而闪存存储器的时钟更多是5微秒的量级，所以有充裕时间去完成大多数RAM操作和数据控制，而否则控制器就要等待NAND数据和指令。
尽管已经在此示例和说明了具体的实施例，本领域一般技术人员可以意识到有大量的替换或等同的实施可以替换已示出并说明的实施例而没有超出本发明的范围。本申请意在包括在此所讨论的具体实施例的任何适用和改动。因此，意即只通过权利要求及其等同方式限定本发明。

Claims (22)

1、一种随机存取存储系统包括：
一存储控制器，配置成控制对多个存储设备的访问；
一第一存储设备；
一第二存储设备；以及
一存储器总线，配置成可交替地把存储控制器耦合到第一存储设备和把存储控制器耦合到第二存储设备。
2、如权利要求1所述的随机存取存储系统，进一步包括单独一个地址和数据总线，从而存储控制器为第一和第二存储设备所共享。
3、如权利要求2所述的随机存取存储系统，其中存储控制器多路复用该单一的地址和数据总线，以访问第一和第二存储设备。
4、如权利要求3所述的随机存取存储系统，其中第一存储设备是闪存存储设备，而其中第二存储设备是随机存取存储设备。
5、如权利要求4所述的随机存取存储系统，其中闪存存储设备是NAND闪存存储设备，而其中随机存取存储设备是低功率双倍数据率随机存取存储设备。
6、如权利要求4所述的随机存取存储系统，其中闪存存储设备是NOR闪存存储设备，而其中随机存取存储设备是低功率单数据率随机存取存储设备。
7、一种电子设备，具有多个可存取的存储器部件，包括：
一闪存存储器部件；
一随机存取存储器部件；
一存储控制器，配置成控制对闪存存储器和随机存取存储器部件的访问；以及
一单一的存储器总线，配置成可交替地把闪存存储器和随机存取存储器部件上的多个控制引线耦合到存储控制器。
8、如权利要求7所述的电子设备，其中存储控制器多路复用在闪存存储器和随机存取存储器部件上的多个控制引线，以便通过该单一的存储器总线提供对闪存存储器和随机存取存储器部件交替的访问。
9、如权利要求7所述的电子设备，其中电子设备是蜂窝电话。
10、如权利要求7所述的随机存取存储系统，其中闪存存储器部件是NAND闪存存储设备，且其中随机存取存储器部件是低功率双倍数据率随机存取存储设备。
11、一种随机存取存储系统，包括：
一闪存存储器部件；
一随机存取存储器部件；
用于通过多路复用该闪存存储器和随机存取存储器部件上的多个到存储控制器的控制引线从而控制对闪存存储器和随机存取存储器部件的访问的装置。
12、如权利要求11所述的随机存取存储系统，进一步包括单一的地址和数据总线，它由闪存存储器和随机存取存储器部件所共享。
13、如权利要求12所述的随机存取存储系统，其中至少在单一地址和数据总线上多路复用闪存存储器和随机存取存储器部件的地址控制引线。
14、如权利要求13所述的随机存取存储系统，其中随机存取存储器部件具有分开的数据线。
15、一种在存储系统中控制多个半导体存储设备的方法，包括：
提供闪存存储器部件；
提供随机存取存储器部件；
把地址和数据总线耦合到闪存存储器和随机存取存储器部件的多个控制引线上；
在随机存取存储器部件上建立读指令，同时在地址和数据总线上加上随机存取存储器部件的地址；以及
在闪存存储器部件上建立读指令，同时在地址和数据总线上加上闪存存储器部件的地址；
16、如权利要求15所述的方法，进一步包括在同一个地址和数据总线上为随机存取存储器部件和为闪存存储器部件多路复用已建立的地址。
17、如权利要求15所述的方法，其中响应加到随机存取存储器部件的读指令和地址，通过数据总线从随机存取存储器部件取回数据。
18、如权利要求17所述的方法，其中从随机存取存储器部件通过数据总线取回数据的同时，在地址和数据总线上加上闪存存储器部件的地址。
19、一种在存储系统中控制多个半导体存储设备的方法，包括：
提供第一存储器部件；
提供第二存储器部件；
在单一的地址和数据总线上多路复用第一和第二存储器部件的已建立的地址。
20、如权利要求19所述的方法，其中第一存储器部件随机存取存储器部件是随机存取存储器部件，而其中第二存储器部件是闪存存储器部件。
21、如权利要求20所述的方法，其中响应加到随机存取存储器部件的地址，通过数据总线从随机存取存储器部件取回数据。
22、如权利要求21所述的方法，其中从随机存取存储器部件通过数据总线取回数据的同时，在单一地址和数据总线上加上闪存存储器部件的地址。
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