CN1337718A - 存储器控制技术 - Google Patents

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Abstract

本发明公开了存储器控制器,具有多用途性能和增强的扩展性,而允许支持不同类型的存储器设备。这种存储器控制器具有第一缓存器,用于在时间控制信号的上升沿捕捉数据,和第二缓存器,用于在时间控制信号的下降沿捕捉数据。模式控制器根据SDRAM模式与DDR模式中的一个,控制时间控制信号。在SDRAM模式中,时钟信号只提供给第一缓存器。在DDR模式中,数据选通信号同时提供给第一和第二缓存器。

Description

存储器控制技术
本发明涉及存储器控制器，并且特别涉及支持多个不同规范的随机存储器的存储器控制技术。
随着CPU速度的增加，增加了对高速动态RAM(DRAM)的需求，由此各种类型的DRAM已经得到发展并投入使用。众所周知类型的DRAM是同步DRAM(SDRAM)，它与外部时钟信号同步传输数据。在SDRAM中，用于读取操作和写入操作的数据传输时间，与外部时钟信号的上升沿同步。当前的信息、处理系统，如PC系统被典型地设计来使用SDRAM。
作为下一代的DRAM，已经考虑了用于个人计算机的Rumbus DRAM，和用于服务器的双数据速率(DDR)SDRAM。在DDR SDRAM中，用于读取操作和写入操作的数据传输时间，与时钟信号或数据选通信号的上升沿和下降沿同步。由于SDRAM采用时钟信号的上升沿，为SDRAM设计的存储器控制器不能应用于DDR SDRAM中。由此，需要在相同的系统内，同时对SDRAM和DDR SDRAM提供兼容性。
为了提供这样的兼容性，以单数据速率(SDR)模式和DDR模式选择操作的半导体存储器设备，已经在日本未经审查的专利申请第10-302465号中揭示。更特别地，半导体存储器设备提供有操作控制器，它根据外部调整信号，选择SDR模式与DDR模式之一。当选择SDR模式时，在相应于系统时钟信号一个边缘的时间产生脉冲。在选择DDR模式的情况下，在相应于系统时钟信号两个边缘的时间产生脉冲。
然而，传统的模式选择机构集成在半导体存储器设备内。由此，存储器生产步骤变得复杂，导致生产成本的增加。考虑存储器领域内技术创新的过程，有必要增强存储器控制器的多用途性能和可扩展性，来处理可能在将来发展的不同类型的存储器。
本发明的目的是提供存储器控制器和控制方法，具有多用途性能和增强的可扩展性，允许支持不同类型的存储器设备。
根据本发明，与存储器设备分离而被控制的存储器控制器，提供有支持不同类型存储器设备的功能。
根据本发明的一方面，用于控制与存储器设备进行数据通信的存储器控制器包括：时间调整器，用于根据时间控制信号，调整存储器设备与数据总线之间数据传输的时间；和模式控制器，用于根据从外部输入的模式选择信号，控制时间控制信号，来满足存储器设备的时间要求。
存储器控制器可以进一步包括电平调整器，用于根据存储器设备的类型，调整存储器设备与数据总线之间数据传输的电平。
根据本发明的另一方面，存储器控制器包括：第一缓存器，用于在时间控制信号的上升沿捕捉数据；第二缓存器，用于在时间控制信号的下降沿捕捉数据；和模式控制器，用于根据从外部输入的模式选择信号，控制时间控制信号，来满足存储器设备的时间要求。
模式控制器可以根据模式选择信号，选择时钟信号与数据选通信号之一，作为时间控制信号。在存储器设备是同步RAM(随机存取存储器)的情况下，模式控制器选择时钟信号，而将它作为时间控制信号提供给第一缓存器。在存储器设备是双数据速率(DDR)同步RAM的情况下，模式控制器选择数据选通信号，而将它作为时间控制信号提供给第一缓存器和第二缓存器。
存储器控制器可以进一步包括电平调整器，用于根据存储器设备的类型，调整存储器设备与数据总线之间数据传输的电平。
根据本发明的另一方面，通过总线连接处理器与存储器设备的接口设备包括：存储器控制器，用于控制与存储器设备的数据通信；时间调整器，用于根据时间控制信号，调整存储器设备与数据线之间数据传输的时间；和模式控制器，用于根据从外部输入的模式选择信号，控制时间控制信号，来满足存储器设备的时间要求。
根据本发明的又一方面，用于控制与存储器设备数据通信的控制方法，包括步骤：a)在时间控制信号的上升沿，将数据存储在第一缓存器中；b)在时间控制信号的下降沿，将数据存储在第二缓存器中；和c)根据从外部输入的模式选择信号，控制时间控制信号，来满足存储器设备的时间要求。
图1是示意图，显示了根据本发明的模式选择操作；
图2是方块图，显示了信息处理系统的例子，采用了根据本发明实施例的存储器控制器；
图3是方块图，显示了根据本实施例的存储器控制器的内部电路；
图4是方块图，显示了图3的存储器控制器中数据缓存器的内部电路；
图5A-5D是时间曲线，显示了本实施例中的DDR模式读取操作；
图6A-6C是时间曲线，显示了本实施例中的SDRAM模式读取操作；
图7A-7D是时间曲线，显示了本实施例中的DDR模式写入操作；而
图8A-8C是时间曲线，显示了本实施例中的SDRAM模式写入操作。
参考图1，根据本发明的存储器控制器被设计来支持多个存储器A，B，…，它们设计成支持不同的规范，例如单数据速率同步RAM，如SDRAM，双数据速率RAM，如DDR SDRAM、静态RAM(SRAM)、DDR SRAM等等。存储器控制器可以根据从外部接收模式选择信号，而设置为选择的多个内部状态之一，其中每个相应于不同类型的存储器。此后将描述存储器控制器的细节，作为同时支持SDRAM和DDR SDRAM情况的例子。系统结构
参考图2，信息处理系统包括接口部分1、CPU2、存储器3和闪速存储器4。接口部分1由根据本发明的存储器控制器11、到CPU2的设备接口、闪速存储器4、PCI总线和寄存器组成，其中寄存器用于功能设置、因数指示及相似。CPU2通过接口部分1，执行存储器3和闪速存储器4的数据读取和写入。在这个例子中，存储器3是SDRAM与DDR SDRAM之一，这可以用作系统中的工作存储器。闪速存储器4可以预先存储必要的数据，如程序和各种控制数据。
接口部分1和CPU2可以形成为单一半导体基底上的集成电路。接口部分1和CPU2可以独立形成为集成电路。如前所述，存储器控制器11提供有模式选择信号。例如，当模式选择信号为高时，存储器控制器11的内部状态改变为SDRAM模式，而当低时，改变为DDR模式。
由此，即使存储器3从SDRAM改变为DDR SDRAM，存储器控制器11也允许与存储器3的数据通信，而不改变CPU和DDR SDRAM的规范。存储器控制器
参考图3，延迟锁定循环电路12为存储器控制器11提供必要的内部时钟信号。进一步，电源电路(未画出)为存储器控制器11提供电源电压。
存储器控制器11提供有控制信号发生器31，它响应于从选择器32和刷新电路33接收的控制数据，将各自的控制信号提供给地址/数据开关35、地址信号发生器34和数据缓存器36。选择器32从地址/数据总线上的数据和地址数据，确定访问模式，而将访问模式控制数据输出到控制信号发生器31。刷新电路33从地址/数据总线上的数据和地址数据，产生刷新时间控制数据，并将它输出给控制信号发生器31。
CPU2将数据和地址数据通过地址/数据总线，提供给选择器32、刷新电路33和地址/数据开关35。地址/数据开关35根据从控制信号发生器31来的控制信号，将地址/数据总线上的数据和地址数据，各自分到数据缓存器36和地址信号发生器34。地址信号发生器34从地址数据开关35输入地址数据，而根据从控制信号发生器31接收的控制信号，产生地址信号。地址信号输出到存储器3。
数据缓存器36从外部接收模式转换信号，并进一步从控制信号发生器31接收时钟信号和数据选通信号。数据缓存器36具有双向数据接口和双向数据选通接口，它们通过电平调整器37连接到存储器3上。数据缓存器36根据选择SDRAM模式与DDR模式中的一个，执行数据输入/输出时间调整，这将在后面描述。从而，数据缓存器36可以称为时间调整器。这里，当模式转换信号为高时，数据缓存器36设置为SDRAM模式，允许SDRAM的数据读取和写入。当模式转换信号为低时，数据缓存器36设置为DDR模式，允许DDRSDRAM的数据读取和写入。
电平调整器37包括两对输入和输出放大器，两对各自相应于数据缓存器36的双向数据端口和双向数据选通端口。根据连接SDRAM与DDR SDRAM中的一个作为存储器3，每对输入和输出放大器提供有I/O电源电压。在存储器3是SDRAM的情况下，与I/O信号相关的电压关系设置为LVTTL(低压晶体管的晶体管逻辑)的电平。另一方面，在存储器3是DDR SDRAM的情况下，与I/O信号相关的电压关系设置为SSTL-2(序列剩余终端逻辑-2)的电平。同时支持LVTTL和SSTL-2这样的电平接口电路，已经在日本未经审查的专利申请第11-88146号中揭示。
在SDRAM模式的写入操作中，数据从地址/数据开关35输出到数据缓存器36，其中调整数据的输出时间，来满足SDRAM模式的要求。从数据缓存器36输出的数据的电平，被电平调整器37调整为LVTTL电平，然后数据写到存储器3上(这里是SDRAM)。
在DDR模式的写入操作中，数据从地址/数据开关35输出到数据缓存器36，其中调整数据的输出时间，来满足DDR模式的要求。从数据缓存器36输出的数据和数据选通的电平，被电平调整器37调整为SSTL-2电平。此后，数据和数据选通信号输出到存储器3(这里是DDR SDRAM)。以这种方式，数据写入到存储器3上。
在SDRAM模式的读取操作中，从存储器3(这里是SDRAM)读出的数据，其电压在电平调整器37调整到CPU侧的电平，然后其时间在数据缓存器36调整。时间调整的数据通过地址/数据开关35和地址/数据总线，从数据缓存器36输出到CPU2。
在DDR模式的读取操作中，从存储器3(这里是DDR SDRAM)读出的数据和数据选通信号，其电压在电平调整器37调整为到CPU侧的电平，根据数据缓存器36的数据选通信号，调整数据的时间。时间调整的数据通过地址/数据开关35和地址/数据总线，从数据缓存器36输出到CPU2。数据缓存器
参考图4，数据缓存器36包括模式控制器41、上升沿缓存器42和下降沿缓存器43。模式控制器41从控制信号发生器31输入时钟信号和数据选通信号，并且进一步从外部输入模式转换信号。
当模式转换信号为高时，也就是在SDRAM模式中，模式控制器41将时钟信号只提供给上升沿缓存器42。由此，从CPU2接收的数据在时钟信号的上升沿被捕捉，并且存储在上升沿缓存器42中，允许传输被调整数据的时间，来满足SDRAM的要求。
当模式转换信号为低时，也就是在DDR模式中，模式控制器41将时钟信号同时提供给上升沿缓存器42和下降沿缓存器43，并通过电平调整器37进一步将它作为输出数据选通，输出到存储器3。由此，从CPU2接收的数据在数据选通信号的上升沿被捕捉，并且存储在上升沿缓存器42中，而且在数据选通信号的下降沿被捕捉，并且存储在下降沿缓存器43中，允许传输被调整数据的时间，来满足DDR SDRAM的要求。
如上所述的模式转换操作，可以被模式转换程序实现，其中模式转换程序运行在程序控制的处理器上。操作
此后，将参考图5-8，描述本实施例的读取与写入操作和模式转换操作，作为CAS(列地址选通)延迟CL为2而突发长度BL为4情况的例子。CAS延迟CL定义为在读取命令发布的时间点上，直到数据被发布所需的时钟数。突发长度BL定义为连续数据的数量。DDR模式读取操作
参考图5A-5D，当在时钟时间t0发布读取(R)命令时，从DDR存储器3来的数据选通信号，在时间t2，开始部分变低，因为CL＝2，它是读取命令发布后的两个时钟。在一个时钟下降后，数据选通信号在时钟时间t3变高。在数据选通信号的上升沿，从DDR存储器3来的第一数据D0被捕捉，并且存储在数据缓存器36的上升沿缓存器42中。然后，当数据选通信号在t3与t4之间变低时，从DDR存储器3来的第二数据D1被捕捉，并且存储在数据缓存器36的下降沿缓存器43中。
相似地，在数据选通信号对于时钟时间t4的下一个上升沿，从DDR存储器3来的第三数据D2被捕捉，并且存储在数据缓存器36的上升沿缓存器42中。然后，当数据选通信号在t4与t5之间变低的下一个下降沿，从DDR存储器3来的第四数据D3被捕捉，并且存储在数据缓存器36的下降沿缓存器43中。SDRAM模式读取操作
参考图6A-6C，在SDRAM模式中，不使用数据选通信号。只有时钟信号的上升沿用于从SDRAM存储器3读取数据。由此，在SDRAM模式中不使用下降沿缓存器43。
更特别地，当在时钟时间t0发布读取(R)命令时，第一数据D0在时钟时间t2从DDR存储器3输出，因为CL＝2，它是读取命令发布后的两个时钟。在时钟时间t3，第一数据D0被捕捉并且存储在上升沿缓存器42中。相似地，在时钟时间t4，第二数据D1被捕捉并且存储在上升沿缓存器42中，然后，在时钟时间t5和t6，第三数据D2和第四数据D3各自被捕捉，并且存储在上升沿缓存器42中。DDR模式写入操作
参考图7A-7D，当在时钟时间t0发布写入(W)命令时，输入数据选通信号在时间t1，开始部分变低。在一个时钟的下降后，与时钟时间t2同步，数据选通信号变高，并且第一数据D0从数据缓存器36的上升沿缓存器42，输出到DDR存储器3。然后，当数据选通信号在t2与t3之间变低时，第二数据D1从数据缓存器36的下降沿缓存器43，输出到DDR存储器3。以这种方式，预定数量的数据D0-D3(这里BL＝4)写入到DDR存储器3上，而使数据选通信号与时钟信号同步。SDRAM模式写入操作
参考图8A-8C，在SDRAM模式中，不使用数据选通信号。由此，当在时钟时间t0发布写入(W)命令时，第一数据D0从数据缓存器36的上升沿缓存器42，输出到DDR存储器3。相似地，与时钟信号的时钟时间t1到t3同步，第二到第四数据D1-D3顺序地写入到DDR存储器3上。
如上所述，在SDRAM模式中，不使用数据选通信号，从而模式控制器41不将数据选通信号提供给上升沿和下降沿缓存器42和43。由此，不必屏蔽控制数据选通信号。
在上面的实施例中，描述了DRAM的情况。然而，因为提供了DDR-SRAM，本发明还可以应用于SRAM的情况。进一步，本发明可以应用于三个或更多类型存储器的情况。

Claims (14)

1.一种存储器控制器，用于控制与存储器设备的数据通信，包括：
时间调整器，用于根据时间控制信号，调整存储器设备与数据总线之间数据传输的时间；和
模式控制器，用于根据从外部输入的模式选择信号，控制时间控制信号来满足存储器设备的时间要求。
2.根据权利要求1的存储器控制器，进一步包括：
电平调整器，用于根据存储器设备的类型，调整在存储器设备与数据总线之间数据传输的电平。
3.一种存储器控制器，用于控制与存储器设备的数据通信，包括：
第一缓存器，用于在时间控制信号的上升沿捕捉数据；
第二缓存器，用于在时间控制信号的下降沿捕捉数据；和
模式控制器，用于根据从外部输入的模式选择信号，控制时间控制信号来满足存储器设备的时间要求。
4.根据权利要求3的存储器控制器，其中模式控制器根据模式选择信号，选择时钟信号与数据选通信号之一，作为时间控制信号。
5.根据权利要求4的存储器控制器，其中存储器设备是同步RAM(随机存取存储器)，其中模式控制器选择时钟信号，而将它作为时间控制信号提供给第一缓存器。
6.根据权利要求4的存储器控制器，其中存储器设备是双数据速率(DDR)同步RAM(随机存取存储器)，其中模式控制器选择数据选通信号，而将它作为时间控制信号提供给第一和第二缓存器。
7.根据权利要求3-6任何之一的存储器控制器，进一步包括：
电平调整器，用于根据存储器设备的类型，调整存储器设备与数据总线之间数据传输的电平。
8.一种接口设备，通过总线连接到处理器和存储器设备上，包括：
存储器控制器，用于控制与存储器设备的数据通信，
其中存储器控制器包括：
时间调整器，用于根据时间控制信号，调整存储器设备与数据总线之间数据传输的时间；和
模式控制器，用于根据从外部输入的模式选择信号，控制时间控制信号来满足存储器设备的时间要求。
9.根据权利要求8的接口设备，其中接口设备和处理器形成在单一半导体芯片上，作为集成电路。
10.一种用于控制与存储器设备的数据通信的控制方法，，包括步骤：
a)在时间控制信号的上升沿将数据存储在第一缓存器中；
b)在时间控制信号的下降沿将数据存储在第二缓存器中；并且
c)根据从外部输入的模式选择信号，控制时间控制信号来满足存储器设备的时间要求。
11.根据权利要求10的控制方法，其中在步骤(c)中，根据模式选择信号，选择时钟信号与数据选通信号之一，作为时间控制信号。
12.根据权利要求11的控制方法，其中存储器设备是同步RAM(随机存取存储器)，其中选择时钟信号，而将它作为时间控制信号提供给第一缓存器。
13.根据权利要求11的控制方法，其中存储器设备是双数据速率(DDR)同步RAM(随机存取存储器)，其中选择数据选通信号，而将它作为时间控制信号提供给第一和第二缓存器。
14.根据权利要求10-13任何之一的控制方法，进一步包括步骤：
根据存储器设备的类型，调整存储器设备与数据总线之间数据传输的电平。
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