KR101128253B1 - 스트림 데이터 처리 장치 및 방법 - Google Patents

Abstract

본 발명은 스트림(Stream) 데이터(Data) 처리시스템에 관한 것으로, SDR 모드 뿐만 아니라 스트림 데이터의 전송대역폭 향상을 위해 DDR (Double Data Rate) Mode를 구비하므로써, 1 Clock당 복수개의 서로 다른 위상의 데이터가 제어부의 제어에 의해 각각의 레지스터에 동시에 저장(Latch) 가능한 스트림 처리 시스템을 제공하며, SDR (Single 데이터 Rate) 모드인 경우에는 1 Clock당 1개의 데이터가 각각의 레지스터에 교번적으로 저장된다.

따라서 같은 Clock frequency에서 두배의 전송 대역폭을 구현 할 수 있으며, 또한 종래의 SDR(single data rate) mode를 동시에 지원함으로 호환성을 유지 할 수 있다.

스트림, SDR, DDR, 레지스터

Description

스트림 데이터 처리 장치 및 방법 {Apparatus and Method for disposing stream data}

도 1a는 종래 스트림 데이터 처리시스템의 구성이 도시된 제 1 블록도,

도 1b는 종래에 따른 스트림 데이터 처리시스템의 구성이 도시된 제 2블록도,

도 1c는 도 1b의 컨트롤러의 구성이 도시된 블록도,

도 1d는 제어부의 제어에 의해 레지스터에 저장되는 블록을 나타낸 도면.

도 1e는 상기 1d의 하나의 블록구간을 확대한 타이밍도.

도 2는 본 발명에 의한 스트림 데이터 처리 시스템 블록도.

도 3은 스트림 데이터 포멧

도 4는 SDR 모드의 타이밍도

도 5는 DDR 모드의 타이밍도

도 6은 본 발명에 따른 스트림 데이터 처리방법의 흐름도.

본 발명은 스트림(Stream) 데이터(Data) 처리시스템에 관한 것으로, 특히 스트림 데이터의 전송대역폭 향상을 위해 DDR (Double Data Rate) Mode를 구비하고, 1 Clock당 복수개의 서로 다른 위상의 데이터가 제어부의 제어에 의해 각각의 레지스터에 동시에 저장(Latch) 가능한 스트림 처리 장치와 그에 따른 스트림 포멧 및 처리 방법에 관한 것이다.

또한 본 발명은 SDR (Single 데이터 Rate) 모드가 지원 가능하며, 이때에는 1Clock당 1개의 데이터가 각각의 레지스터에 교번적으로 저장된다.

이하 종래 및 관련 발명에 대해 설명한다.

일반적으로 스트림 데이터 처리 시스템은, 스트림 형태로 출력되는 데이터를 입력받아 후위 처리부로 가공 및 배분하는 시스템이다. 스트림 데이터를 출력하는 장치는 고속/대용량으로 데이터를 출력할 수 있으며 이 경우 후위에는 복수개의 연산장치가 따라온다. 이때 스트림 데이터 처리 시스템은 제어부의 제어에 의해 선택적으로 데이터를 배분하여 연산/처리 할 수 있게 한다.

최근 들어 대용량의 스트림 데이터를 전송하는 화상 처리장치나 통신장비가 많이 등장하고 있다. 특히, 상기의 화상처리장치는 보다 정밀한 영상을 획득할 수 있도록 개발되는데, 획득하고자 하는 영상이 정밀할수록 그에 따른 데이터의 용량을 커지게 된다. 그러므로, 정밀한 화상 처리장치의 경우 획득한 영상에 따른 대용량의 스트림 데이터를 복수개의 CPU로 전송하여 상기 복수개의 CPU에서 각각 데이터가 처리되도록 한다.

상기 화상 처리장치나 통신장비와 같이 대용량의 스트림 데이터를 출력하는 스트림 데이터 출력장치에서 데이터를 처리하는 복수개의 연산장치(3)로 스트림 데이터를 전송하는 시스템의 구조는 도 1a에 도시된 바와 같다.

먼저, 스트림 데이터 출력장치(1)는 복수개의 연산장치(3a-3d)와 연결된 버스 라인을 통해 대용량의 스트림 데이터를 상기 복수개의 연산장치로 전송한다.

이러한, 경우, 상기 복수개의 연산장치(3a-3d)는 데이터(data) 핀을 통해 인가되는 스트림 데이터 중, 스트림 데이터 제어부(2)에서 출력된 제어신호에 따라 선택적으로 스트림 데이터를 처리한다.

여기서, 상기 스트림 데이터 제어부(2)는 상기 복수개의 연산장치(3a-3d)와 연결되어, 상기 각각의 연산장치(3a-3d)가 처리하여야 하는 스트림 데이터에 관한 정보와 상기 스트림 데이터 출력장치(1)의 프레임(Frame) 핀, 블록(Bloc

k) 핀, 유효여부(Valid) 핀에서 출력된 스트림 데이터에 관한 정보를 비교하고, 각 연산장치(3a-3d)가 처리하여야 하는 스트림 데이터가 인가된 경우에 각 연산장치(3a-3d)의 허가(Enable) 핀으로 제어신호를 전송하여, 상기 각 연산장치(3a-3d)에서 스트림 데이터가 처리되도록 한다.

그러나 상기와 같은 종래 도 1a의 스트림 데이터 시스템에서는, 스트림 데이터의 용량이 방대해져 그 프레임과 블록의 수가 증가하고 연산장치가 많아지게 되면, 상기 스트림 데이터 제어부를 구현하기가 복잡해지게 된다.

즉, 화상 처리장치 등에서 처리해야 하는 데이터의 용량이 증가할수록 연산장치와, 스트림 데이터 제어부의 전체적인 레이아웃(Layout)이 복잡하게 되므로 그 구현이 힘들게 된다.

또한, 복수개의 연산장치(3a-3d)가 모두 상기 스트림 데이터 제어부의 제어신호에 따라 스트림 데이터를 처리하는데 있어, 상기 스트림 데이터 제어부에서 수행하는 기능이 방대해지고 부하가 발생함에 따라 효율적인 데이터 전송이 이루어질 수 없다는 문제점이 발생한다.

도 1b는 상기 도 1a의 문제점을 해결하기 위해, 출력장치에서 전송된 데이터중 처리해야할 스트림 데이터를 선택하는 컨트롤러(30)를 내장된 연산장치(50)를 포함하는 스트림 데이터 처리시스템의 블록도이다.

도 1b에 나타난 바와 같이, 획득한 데이터가 처리되도록 스트림 데이터를 출력하는 스트림 데이터 출력장치(10)와, 상기 데이터 출력장치에서 출력된 스트림 데이터를 처리하는 복수개의 연산장치(D1-Dn)(50)로 구성되며, 상기 연산장치는 상기 출력장치가 인가한 스트림 데이터 중 상기 연산장치(D1-Dn)가 처리하여야 하는 데이터를 선택하여 상기 선택한 데이터가 상기 연산장치에서 처리되도록 제어 하는 컨트롤러(30)를 포함하여 구성된다.

부연하여 설명하면, 화상 처리장치 혹은 통신장비와 같이 대용량의

스트림 데이터를 출력하는 스트림 데이터 출력장치(10)와, 상기 스트림 데이터 출력장치(10)에서 출력한 스트림 데이터 중 내장된 컨트롤러 (30)(C1~Cn)의 비교판단에 따라 처리하여야 하는 스트림 데이터를 처리하는 복수개의 연산장치(50)(D

1~Dn)로 구성된다.

여기서, 상기 출력장치(10)는 데이터 핀을 통해 스트림 데이터를 출력함과 동시에 상기 출력하는 스트림 데이터의 프레임, 블록, 유효여부에 관한 정보를 각각 프레임 핀, 블록 핀, 유효여부 핀을 통해 상기 컨트롤러(C1~Cn)(30)로 출력한다.

도 1c는 상기 도 1b의 컨트롤러(30)의 구성을 나타낸 블록도이다.

도 1c에 나타난 바와 같이, 상기 출력장치(10)를 통해 출력된 스트림 데이터의 프레임, 블록의 넘버를 카운팅하고 그 유효여부를 인지하는 카운터부(31)와, 상기 각 연산장치(D1-Dn)에서 처리하여야 하는 스트림 데이터의 프레임 넘버, 블록 넘버에 관한 정보가 저장되는 레지스터부(32)와, 상기 카운터부(31)에서 카운팅한 프레임 및 블록의 넘버와, 상기 레지스터부(32)의 프레임 및 블록 넘버의 동일성 여부를 비교하고 상기 카운터부(31)에서 상기 스트림 데이터가 유효하다고 인지하는 경우, 상기 컨트롤러(30)를 내장한 연산장치(D1-Dn)(50) 해당 연산장치(D1-Dn)가 Enable (40) 되어, 스트림 데이터가 처리되도록 판단하는 비교판단부(33)로 구성된다.

여기서, 상기 레지스터부(32)에는 각각의 연산장치가 처리하여야 하는 스트림 데이터의 프레임과 블록에 관한 정보가 초기에 저장되어 있을 수도 있으나, 경우에 따라 도 1c에 도시된 바와 같이, 상기 레지스터부(32)는 마스터 컨트롤러(2

0)와 연결되어, 상기 마스터 컨트롤러(20)가 상기 레지스터부(32)에 저장한 스트림 데이터의 프레임, 블록에 관한 정보를 입력할 수 있도록 구성된다.

또한, 상기 레지스터부(32)에는 연산장치가 처리할 스트림 데이터의 프레임 및 블록의 넘버가 저장될 수 있으나, 도 1d에 나타난 바와 같이, 경우에 따라 전 (Pre)오프셋(preoffset) 레지스터, 블록길이 레지스터, 오프셋 레지스터로 이루어져 하나의 프레임이 시작된 경우, 전오프셋 레지스터에 기록된 넘버만큼 데이터를 무시하다가 블록길이 레지스터에 기록된 넘버만큼 데이터를 처리하고, 오프셋 레지스터 길이만큼 데이터를 무시하다가 다시 블록길이 레지스터에 기록된 넘버만큼 데이터를 처리하는 과정이 반복되게 할 수도 있다.

상기와 같이 구성된 종래의 스트림 데이터 처리 장치의 동작을 설명한다.

종래의 스트림 데이터 처리 시스템은, 도 1b의 스트림 데이터 출력장치(10)에서 출력된 데이터를 마스터 컨트롤러(20)에 의해 설정된 정보를 바탕으로 컨트롤러(C1-Cn)(30)을 설정하면, 원하는 Block 만큼 각 연산장치 (50)(D1~Dn) 에 선택적으로 입력된다.

도 1d에 나타난 바와 같이, 컨트롤러 (30)은 Pre offset (A), Block (B),

Offset (C)이라는 register를 가지는데 이 3개의 register로 D1-Dn (50)에 전달할 데이터 블록을 결정한다.

만약 Pre offset=2, Block=2, offset=1이라면, 도 1d의 Block 구간 (B) D1-Dn(50)에 전달된다.

상기에서 설명한 바와 같이, Pre offset은 초기에 무시할 구간,offset은 Block 사이의 무시할 구간을 나타낸다.

일반적으로 데이터 Frame은 복수개의 블록으로 이루어진 연관된 블록의 집합이다.

도 1e는 상기 도 1d의 1개의 블록 구간을 확대해서 나타낸 도면이다.

도 1e에 나타난 바와 같이, 하나의 Block에 전달되는 데이터의 수가 2개 (D0, D1)인 경우이다. Valid 신호는 Block 구간에서 실제로 데이터가 유효한 구간을 나타내는 신호이다. 매 Clock 상승 edge 마다 Block이 유효(Low 구간)한 구간에서 valid가 low 일때 데이터를 전송한다.

그러나 상기와 같은 종래의 스트림 데이터 처리 장치 및 방법은 1Clock 사이클당 하나의 데이터만을 전송 (SDR Mode) (Single 데이터 Rate Mode)한다.

본 발명은 스트림 데이터의 전송 대역폭 향상을 위해 DDR(Double 데이터 Rate) Mode를 사용하고, 스트림 데이터 제어부에 의해 상기 Mode로 출력되는 스트림 데이터를 선택적으로 처리할 수 있는 것을 제공한다.

본 발명은 상기 기술한 선택 가능한 SDR/DDR Mode의 스트림 데이터의 처리에 관한 구조 및 이를 위한 스트림 데이터 Format을 제공한다.

본 발명은 스트림 데이터를 출력하는 스트림 데이터 출력장치와, 상기 출력장치에서 출력된 스트림 데이터를 처리하는 연산장치를 포함하는 시스템에 있어서,

상기 연산장치는 서로 다른 위상 Clock이 입력되는 제 1 레지스터부와; 상기 레지스터부의 출력값이 다중화부를 통해 제 2 레지스터부의 각각의 레지스터로 동시 또는 교번적으로 인가 되도록 제어하는 제어부;및 상기 제 2 레지스터부의 저장 값이 기록되는 메모리부;를 포함하여 동작된다.

본 발명의 하나의 실시예로써, 1Clock당 하나의 데이터를 전송하는 SDR모드인 경우에는, 입력Clock신호와 동기된 Clock신호에 따른 데이터가 제 1 레지스터부에 저장/출력되며, Clock 사이클별로 다중화부를 통해 교번적으로 제 2 레지스터부의 각각의 레지스터에 저장된다.

본 발명의 하나의 실시예로써, 1Clock당 복수개의 데이터를 전송하는 DDR모드인 경우에는, 입력 Clock 신호와 동기 및 바뀐 Clock' 신호에 따른 데이터가 제 1 레지스터부의 각각의 레지스터에 저장/출력되며, Clock 사이클별로 동시에 다중화부를 통해 제 2 레지스터부의 각각의 레지스터에 저장된다.

또한 본 발명의 스트림 데이터 처리 방법은, Clock당 전송가능한 데이터에 따라 전송모드를 각각 설정하는 단계; 현재 설정된 전송모드에 따라, 하나이상의 레지스터에서의 출력값이 제어부의 제어에 의거 교번적 또는 동시에 저장되는 단계; 및 상기 저장된 복수개의 데이터를 메모리 저장하는 단계;를 포함하여 동작한다.

이하 본 발명의 스트림 데이터 처리 장치 및 방법에 대한 바람직한 실시 예를 첨부 도면을 참조하여 상세히 설명한다.

먼저, 본 발명을 개괄적으로 설명한다.

종래의 스트림 데이터 전송방법은 1 Clock cycle당 하나의 데이터를 전송(SDR Mode: single data Rate Mode)했으나, 본 발명은 DDR(double data rate) Mode를 사용하여 1Clock cycle당 2개이상의 data를 전송하여, 같은 Clock 주파수에서 2배이상의 대역폭 향상의 효과가 있다.

또한 종래의 SDR Mode도 함께 지원하여 호환성을 유지하여 효과적인 Mode를 선택하여 동작 시킬 수 있다.

도 2는 본 발명의 스트림 데이터 처리 장치에서, 2개이상의 레지스터부, 제어부 및 다중화부를 포함하는 연산장치와 주변장치를 나타낸 블록도 이다.

도 3은 SDR/DDR 모드를 지원하는 멀티 채널 스트림 데이터 포멧을 나타낸 도면이다.

도 4는 SDR 모드 일때의 타이밍도 이다.

도 5는 DDR 모드 일때의 타이밍도 이다.

이하 상기 각 도면을 인용하여 본 발명의 데이터 스트림 처리 장치를 설명한다.

먼저 도 2에 나타난 바와 같이, 스트림 데이터 출력장치 (미도시)에서의 n bit의 데이터 스트림 데이터가 출력되며, 상기 출력장치에서 출력된 스트림 데이터를 처리하는 연산장치 (500)를 포함하는 시스템에 있어서, 상기 연산장치는 서로 다른 위상 Clock이 입력되는 제 1 레지스터부 (502)와; 상기 레지스터부의 출력값이 다중화부 (506)를 통해 제 2 레지스터부 (504)의 각각의 레지스터로 동시 또는 교번적으로 인가 되도록 제어하는 제어부 (501); 및 상기 제 2 레지스터부의 저장값이 기록되는 메모리부 (505);가 포함되어 동작 된다.

상기와 같이 구성된 본 발명에서, 도 2에 나타난 바와 같이, N bit의 데이터가 ClockIN (Clock IN) 신호에 동기 되어 입력되면, DLL(Delay Locked loop) (508) 을 이용하여 ClockIN과 위상이 같은 Clock 신호와, 위상이 바뀐 Clock' 신호를 생성하여 내부 Clock 신호로 사용한다.

일반적으로 도 3에 나타난 Clock 주기에서, Clock의 상승에지 (Rising edge) 에서 데이터를 REG A (502a)에 Latch(Latch)하고, 하강에지(Falling Edge)에서 REG A'(502b)에 데이터를 Latch한다.

상기 하강에지에서 REG A'(502b)에 Latch된 데이터는, Reg S (507)에서 다시 Clock의 상승에지와 동기 시킨다.

이후 Reg A(502a)와 Reg S(507)출력 데이터 값을, Clock 상승에지에서 Reg B(503a)와 B'(503b)에 동시에 Latch 시킨다.

본 발명의 동작에서, SDR Mode에서는 Reg A'(502b), Reg S(507) 및 Reg B' (503b)의 데이터 경로는 사용하지 않는다. 즉 Reg C' (504b)의 입력데이터 경로가 SDR/DDR 다중화부(Multiplexer)(506)에 의해 Reg B (503a) 출력에 연결되게 된다.

한편, 본 발명의 동작에서 DDR Mode 에서는 Reg B'(503b)의 출력값이 Reg C' (504b)에 입력된다.

Reg C (504a) 또는/및 Reg C' 로의 데이터 Latch Enable은 SDR/DDR Mode 설정값과 스트림 controller (501a)의 상태에 따라서 결정되게 된다.

예를 들어, SDR Mode에서는 도 3 및 4에 나타난 바와 같이, 스트림 controller가 유효한(Valid) Block 구간 일때, 1 Clock cycle 동안은 Reg C(504a)에 DA0이 Latch되고, 그 다음 cycle은 Reg C'(504b)에 DB0이 Latch된다.

즉 교번적으로 1 Clock cycle 동안은 Reg C(504a)에 DA0이 Latch되고, 그 다 음 cycle은 Reg C'(504b)에 DB0이 Latch된다.

스트림 controller (501a)의 기본적인 동작은 초기화 후, pre offset register에서 설정된 값만큼 Block 신호의 유효구간 개수(Block 신호의 상승에지)만큼 데이터를 무시하고, Block register에서의 설정된 값만큼 데이터를 FIFO (505)에 기록(master controller에 전달)하고, 다시 Offset register에 기록된 수 만큼 데이터를 무시하고, 다시 Block register에 설정된 값만큼 FIFO (505)에 기록하는 과정을 반복한다. 이때 원하는 데이터 channel을 channel register(501c)를 통해 선택할 수도 있다.

한편, DDR Mode에서는 유효한 Block 구간일 때 Reg B (503a)와 Reg B' (503b) 출력값이 Reg C (504a)와 Reg C' (504b)에 동시에 Latch(DA0/DA1) 된다.

이후 SDR/DDR Mode에 따라 Reg C와 Reg C'의 데이터 2n bit를 동시에 스트림 conroller(501a)가 FIFO (505)에 기록한다.

상기 기술한 SDR/DDR Mode를 지원하는 multi channel 스트림 데이터 format

은 도면 3에 나타내었다.

도 3에 나타난 바와 같이, CH는 스트림 데이터의 channel 정보로서 복수개의 source를 하나의 데이터 Bus 상에 전송하기 위해 time multiplexing 한 것이다.

CH,Block,valid 신호는 Clock의 상승 에지에서 동기되므로, SDR Mode와 DDR Mode에서 동일하다. DDR Mode에서는 같은 CH의 데이터가 하나의 Clock cycle에서 두개(DA0/DA1)가 연속적으로 출력된다.

상기와 같은 데이터 format을 사용하므로, 도면 2와 같은 스트림 데이터 처 리에서 SDR/DDR Mode를 효과적으로 공용할 수 있다.

도면 4는 SDR Mode 일때의 timing 예시이다.

SDR Mode 일때는 상기에서 설명 설명한 것과 같이 REG A'(502b) 및 REG B'(503b)는 사용하지 않는다.

REG C (504a)에는 상기 도면 2의 EN0,EN1과 같이 2 cycle에 한번씩 데이터가 Latch된다. 또한 2 사이클에 한번씩 REG C'(504b)에 데이터가 Latch되어, 2n bit를 한 번에 FIFO (505)에 기록된다. 즉 1사이클 동안에는 REG C(504a)에, 다른 1사이클 동안에는 REG C' (504b)에 교번적으로 Latch 된다.

도면 5는 DDR Mode 일때의 timing 예시이다.

도 5에 나타난 바와 같이, Block과 valid 신호는 active low 신호이고 EN0,EN1은,WE 는 active high 이다.

Block,valid 신호는 Clock의 상승에지시에 동기되고, data만 valid가 low일때 DDR mode (D0/D1)로 동작한다.

Valid 신호가 low일때 Clock의 high 구간에서 D0(n bit)가 입력되고, Clock의 low구간에서 D1(n bit)입력되면, 이미 설명한 도 2의 REG A,A'/ REG B,B'/REG C,C'를 거쳐 2nbit가 FIFO (505)에 기록된다.

도 6은 본 발명에 의한 스트림 데이터가 각 모드별로 처리되는 것을 나타낸 흐름도이다.

도 6에 나타난 바와 같이, 사용자에 의거 1 Clock당 전송 가능한 데이터에 따라 전송모드 (SDR/DDR)를 설정한다. (S 601).

현재 설정된 전송모드를 확인하여, DDR 모드인 경우에는, 도 2의 서로 다른 레지스터 (502a/502b)(503a/503b)에서 출력된 데이터가 다중화부(506)를 통해, 제어부(501)의 제어로 각각의 레지스터(504a/504b)에 동시에 인가된다. (S 602, 603).

한편, 현재 설정모드가 SDR 모드인 경우에는, 도 2의 정상 Clock에 의한 레지스터 (502a)(503a)에서 출력된 데이터가 다중화부(506)를 통해, 제어부(501)의 제어로 각각의 레지스터(504a/504b)에 교번적으로 인가된다. (S 604).

이후 상기 레지스터에 Latch된 복수개의 데이터가 메모리에 저장한다. (S 605).

상기한 바와 같이, 본 발명은 스트림 데이터의 전송대역폭 향상을 위해 DDR (Double Data Rate) Mode를 구비하고, 1 Clock당 복수개의 서로 다른 위상의 데이터가 제어부의 제어에 의해 각각의 레지스터에 동시에 저장(Latch) 가능한 스트림 처리 장치와 그에 따른 스트림 포멧 및 처리 방법에 관한 것이다.

또한 본 발명은 SDR (Single 데이터 Rate) 모드가 지원 가능하며, 이때에는 1Clock당 1개의 데이터가 각각의 레지스터에 교번적으로 저장된다.

이상에서 본 발명의 바람직한 실시 예를 설명하였으나, 본 발명은 다양한 변화와 변경 및 균등물을 사용할 수 있다.

본 발명은 상기 실시 예를 적절히 변형하여 동일하게 응용할 수 있음이 명확하다. 따라서 상기 기재 내용은 하기 특허청구범위의 한계에 의해 본 발명의 범위가 한정되는 것이 아니다.

따라서 본 발명에 의하면, 대용량 stream data를 처리하는 시스템에 있어서, stream data의 전송 대역폭 향상을 위해 DDR(doubleData rate) mode를 제어부의 제어에 의해 사용하므로써, 같은 Clock frequency에서 두배의 전송 대역폭을 구현 할

수 있으며, 또한 종래의 SDR(single data rate) mode를 동시에 지원함으로 호환성을 유지 할 수 있다.

Claims (4)

1. 스트림 데이터를 출력하는 스트림 데이터 출력장치와, 상기 출력장치에서 출력된 스트림 데이터를 처리하는 연산장치를 포함하는 시스템에 있어서,

   상기 연산장치는 서로 다른 위상 Clock이 입력되는 제 1 레지스터부;

   상기 레지스터부의 출력값이 다중화부를 통해 제 2 레지스터부의 각각의 레지스터로 동시 또는 교번적으로 인가 되도록 제어하는 제어부; 및

   상기 제 2 레지스터부의 저장값이 기록되는 메모리부를 포함하고,

   1Clock당 하나의 데이터를 전송하는 SDR모드인 경우에는, 입력Clock신호와 동기된 Clock신호에 따른 데이터가 상기 제 1 레지스터부에 저장/출력되며, Clock 사이클별로 다중화부를 통해 교번적으로 상기 제 2 레지스터부의 각각의 레지스터에 저장되는 것을 특징으로 하는 스트림 데이터 처리 장치.
2. 스트림 데이터를 출력하는 스트림 데이터 출력장치와, 상기 출력장치에서 출력된 스트림 데이터를 처리하는 연산장치를 포함하는 시스템에 있어서,

   상기 연산장치는 서로 다른 위상 Clock이 입력되는 제 1 레지스터부;

   상기 레지스터부의 출력값이 다중화부를 통해 제 2 레지스터부의 각각의 레지스터로 동시 또는 교번적으로 인가 되도록 제어하는 제어부; 및

   상기 제 2 레지스터부의 저장값이 기록되는 메모리부를 포함하고,

   1Clock당 복수개의 데이터를 전송하는 DDR모드인 경우에는, 입력 Clock 신호와 동기 및 바뀐 Clock' 신호에 따른 데이터가 제 1 레지스터부의 각각의 레지스터에 저장/출력되며, Clock 사이클별로 동시에 다중화부를 통해 제 2 레지스터부의 각각의 레지스터에 저장되는 것을 특징으로 하는 스트림 데이터 처리 장치.
3. 데이터를 처리하는데 있어서,

   Clock당 전송가능한 데이터에 따라 전송모드를 각각 설정하는 단계;

   현재 설정된 전송모드에 따라, 1Clock당 하나의 데이터를 전송하는 SDR모드인 경우에는, 제어부의 제어에 의거 입력Clock신호와 동기된 Clock신호에 따른 데이터가 제 1 레지스터부에 저장/출력되며, Clock 사이클별로 다중화부를 통해 교번적으로 제 2 레지스터부의 각각의 레지스터에 저장되는 단계; 및

   상기 저장된 데이터를 메모리 저장하는 단계를 포함하는 것을 특징으로 하는 스트림 데이터 처리 방법.
4. 데이터를 처리하는데 있어서,

   Clock당 전송가능한 데이터에 따라 전송모드를 각각 설정하는 단계;

   현재 설정된 전송모드에 따라, 1Clock당 복수개의 데이터를 전송하는 DDR모드인 경우에는, 제어부의 제어에 의거 입력 Clock 신호와 동기 및 바뀐 Clock' 신호에 따른 데이터가 제 1 레지스터부의 각각의 레지스터에 저장/출력되며, Clock 사이클별로 동시에 다중화부를 통해 제 2 레지스터부의 각각의 레지스터에 저장되는 단계; 및

   상기 저장된 데이터를 메모리 저장하는 단계를 포함하는 것을 특징으로 하는 스트림 데이터 처리 방법.

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