DE112004001660T5

DE112004001660T5 - Echotakt auf Speichersystem mit Warteinformationen

Info

Publication number: DE112004001660T5
Application number: DE112004001660T
Authority: DE
Inventors: Jong-Hoon Oh
Original assignee: Infineon Technologies AG
Current assignee: Polaris Innovations Ltd
Priority date: 2003-09-30
Filing date: 2004-09-16
Publication date: 2006-07-13
Also published as: US6996016B2; WO2005041055A2; CN1860460A; US20050068812A1; WO2005041055A3

Abstract

Ein Verfahren zum Betreiben einer Doppeldatenraten-Speichervorrichtung, mit folgenden Schritten:
Bereitstellen einer bidirektionalen Leitung in einem Systembus der Speichervorrichtung, um ein WAIT_DQS-Signal zu übertragen, wobei das WAIT_DQS-Signal die Funktionalität von (i) einem WAIT-Signal, das in einem Lesezyklus anzeigt, wann gültige Daten auf einem Datenbus vorliegen, und in einem Schreibzyklus, wann ein Speicher bereit ist, um Daten anzunehmen, und (ii) einem Datenübernahme- (DQS-) Signal, das als ein Zeitgebungssignal für gültige Daten dient, aufweist; und
Weiterleiten des WAIT_DQS-Signals in einer bidirektionalen Leitung in einem Systembus der Speichervorrichtung, wobei die bidirektionale Leitung mit dem Speicher und einer Systemsteuerung gekoppelt ist.

Description

Hintergrund der Erfindung
Gebiet der Erfindung
Die vorliegende Erfindung bezieht sich allgemein auf Integrierte-Schaltung-Speichervorrichtungen und insbesondere auf pseudostatische Direktzugriffsspeicher- (PSRAM-) Vorrichtungen, die in einem Burst-Zugriffsmodus arbeiten („Burst- bzw. Hochgeschwindigkeits-PSRAM").
Beschreibung der verwandten Technik
In tragbaren Anwendungen, wie z. B. Handvorrichtungen oder drahtlosen Vorrichtungen, ist die Verwendung eines Speichers mit geringem Leistungsverbrauch wesentlich. Eine PSRAM-Vorrichtung erfüllt sowohl einen geringen Leistungsverbrauch als auch hohe Dichteanforderungen. Ein PSRAM, wie ein herkömmlicher dynamischer Direktzugriffsspeicher (DRAM), beinhaltet dynamische Speicherzellen, besitzt jedoch in Bezug auf Schnittstelle und Häusung das Erscheinungsbild eines statischen Direktzugriffsspeichers (SRAM). In dem PSRAM wird eine Auffrischoperation, die üblicherweise erforderlich ist, um die gespeicherten Informationen in dynamischen Speicherzellen beizubehalten, unter Verwendung einer internen Einrichtung ermöglicht und ist als solche transparent für eine Systemsteuerung des Speichers. Ferner könnte ein PSRAM in einem Burst-Modus arbeiten. Der Burst-Modus verbessert die Geschwindigkeit eines Speicherns und Wiedergewinnens von Informationen (oder „Daten"). In dem Burst-Modus müssen spezifische Funktionen in einer vorbestimmten Sequenz auftreten. Derartige Funktionen werden allgemein ansprechend auf Befehlssignale durchgeführt, die durch eine Systemsteuerung der PSRAM-Vorrichtung erzeugt werden. Die Zeitgebung der Befehlssignale wird durch ein Taktsignal (CLK) bestimmt und wird entweder mit einer Flanke des Taktsignals ausgerichtet oder tritt zu einer vorbestimmten Zeit nach der Flanke auf. Um Datenübertragungsraten weiter zu erhöhen, könnte die PSRAM-Vorrichtung in einem Burst-Modus arbeiten, wenn ein interner Adresszähler eine Anfangsadresse inkrementiert, um serielle Spaltenorte zu erzeugen. Zusätzlich könnte in dem Burst-Modus die Burst-PSRAM-Vorrichtung in Modi mit fester und mit variabler Latenz arbeiten, wo ein Wert der Latenz eine minimale Anzahl von Taktzyklen bestimmt, die vergehen, bevor eine gültige Datenausgabe auf einem Datenbus vorliegt.
In einer Einzeldatenraten- (SDR-) Burst-PSRAM-Vorrichtung könnte entweder eine ansteigende Flanke oder eine abfallende Flanke des Taktsignals als ein Datenauslöserpunkt für die Lese- und Schreiboperationen verwendet werden. Hierin sind derartige Operationen darstellend mit der ansteigenden Flanke des Taktsignals synchronisiert. Ein Erhalten einer hohen Datenübertragungsrate erfordert ein Erhöhen der Taktfrequenz oder ein Erweitern einer Breite eines Systembus der Burst-PSRAM-Vorrichtung. In einem Modus mit fester Latenz erzeugt der Burst-PSRAM die gültigen Daten immer in der programmierten Latenz, unabhängig von der internen Bedingung der Vorrichtung. In einem Modus mit variabler Latenz verwenden die Burst-PSRAM-Vorrichtungen ein WAIT- bzw. Warten-Signal, das der Systemsteuerung in einem Lesezyklus anzeigt, wann gültige Daten auf einem Datenbus vorliegen, und in einem Schreibzyklus, wann der Speicher bereit ist, um Daten anzunehmen. In dem Fall, dass ein Lese- oder Schreibzyklus mit der Ausführung einer internen Auffrischoperation kollidiert, nimmt der Burst-PSRAM einige Taktzyklen von WAIT-Zuständen bis zu einer Fertigstellung der Auffrischoperation an. Andernfalls würde der Lese- oder Schreibzugriff in der schnellsten Zeit stattfinden. Das WAIT-Signal ermöglicht es, dass die Datenausgabe- und Dateneingabefunktion zu einer optimalen Zeit stattfinden und so eine Betriebsgeschwindigkeit der Burst-PSRAM-Vorrichtung erhöhen.
8 stellt eine Serie darstellender Zeitdiagramme von Signalen dar, die in einem Lesezyklus auf entsprechenden Übertragungsleitungen eines Systems und Datenbussen der SDR-Burst-PSRAM-Vorrichtung, die in einem Modus mit variabler Latenz arbeitet, auftreten könnten. In 8 ist die Latenz darstellend gleich drei Taktzyklen. Teilserien 802 und 804 umfassen Bahnen des CLK-Signals, eines Adresssignals, eines Adresse-Gültig- (ADV-) Signals und eines Chipauswahl- (CS-) Signals und beziehen sich auf einen regulären Lesezyklus bzw. den Lesezyklus, der nach der Auffrischoperation durchgeführt wird.
In einer Doppeldatenraten- (DDR-) SDRAM-Vorrichtung sind sowohl die ansteigende als auch die abfallende Flanke des Taktsignals Auslöserpunkte für Lese- und Schreiboperationen. Die DDR-DRAM-Vorrichtung verdoppelt die Spitzendatenrate einer vergleichbaren Einzeldatenraten- (SDR-) SDRAM-Vorrichtung, die die gleiche Taktfrequenz verwendet. Um die gestiegenen Zeitgebungsgenauigkeitsanforderungen anzugehen, wird ein Differenztaktschema in den DDR-SDRAM-Vorrichtungen eingesetzt. Der DDR-SDRAM verwendet ein DQS-Signal, dessen Schaltphase flankenausgerichtet mit einer Datenausgabe in Lesezyklen und mittenausgerichtet mit einer Dateneingabe in Schreibzyklen ist, um als ein Zeitgebungssignal für gültige Daten zu dienen.
Die 9 und 10 stellen eine Serie darstellender Zeitdiagramme von Signalen dar, die in Lese- bzw. Schreibzyklen auf entsprechenden Übertragungsleitungen eines Systems und Datenbussen einer DDR-SDRAM-Vorrichtung, die in einem Modus mit fester Latenz arbeitet, auftreten könnten. In den 9 und 10 ist die Latenz beispielhaft gleich drei Taktzyklen, ein komplementäres Taktsignal ist mit gestrichelten Linien gezeigt und NOP, t_DQSS(nom) und DM entsprechen „keiner Operation". Die ansteigenden und die abfallenden Flanken des DQS-Signals sind in einem Lesezyklus mit der Flanke von Datenausgaben bzw. in einem Schreibzyklus mit der Mitte der Dateneingaben ausgerichtet. Vor den ersten gültigen Dateneingaben oder -ausgaben, sowie nach den letzten Dateneingaben oder -ausgaben aktiviert das DQS-Signal einen logisch niedrigen Zustand und bereitet Puffer bzw. Zwischenspeicher in dem Speicher oder der Systemsteuerung zum Aufnehmen der Daten vor.
Zum Ermöglichen eines DDR-Merkmals in einer Speichervorrichtung, die in der Lage ist, in einem Modus mit variabler Latenz zu arbeiten, indem das WAIT-Signal verwendet wird, wie z. B. einem PSRAM, braucht die Speichervorrichtung das Signal, das eine Funktionalität des DQS-Signals aktivieren könnte. Eine Hinzufügung des DQS-Signals erhöht jedoch den Anschlussstiftzählwert des Speichers und der Systemsteuerung und eine Breite des Systembus und könnte eine Zeitgebungsbeziehung zwischen dem Datenübernahmesignal und den Daten beeinträchtigen.
Deshalb besteht in der Technik ein Bedarf nach einem verbesserten Verfahren und einer verbesserten Schaltungskonfiguration zum Implementieren eines Doppeldatenratenmerkmals in einer Speichervorrichtung, die in einem Modus mit variabler Latenz arbeiten kann, wie z. B. einer Burst-PSRAM-Vorrichtung.
Zusammenfassung der Erfindung
Ein Verfahren zum Betreiben einer Doppeldatenraten- (DDR-) Burst-PSRAM-Speichervorrichtung in einem Modus mit variabler Latenz in einem Lesezyklus und einem Modus mit fester Latenz in einem Schreibzyklus oder in dem Modus mit variabler Latenz bei sowohl Lese- als auch Schreibzyklen. Das Verfahren verwendet ein WAIT_DQS-Signal, das Funktionen eines Datenübernahme- (DQS-) Signals und eines WAIT-Signals kombiniert, das einer Systemsteuerung der DDR-Burst-PSRAM- Speichervorrichtung in einem Lesezyklus anzeigt, wann gültige Daten auf einem Datenbus vorliegen, und in dem Schreibzyklus, wann der Speicher bereit ist, um Daten aufzunehmen.
Bei einem Ausführungsbeispiels des Verfahrens wird das WAIT_DQS-Signal in einem Lesezyklus eines Modus mit variabler Latenz durch den Speicher initiiert und in einem Schreibzyklus eines Modus mit fester Latenz durch die Systemsteuerung.
Bei einem weiteren Ausführungsbeispiel des Verfahrens initiieren in einem Schreibzyklus eines Modus mit variabler Latenz der Speicher und die Systemsteuerung aufeinanderfolgend das WAIT_DQS-Signal.
Bei wiederum einem weiteren Ausführungsbeispiel weist eine Schaltungskonfiguration zum Betreiben einer DDR-Burst-PSRAM-Speichervorrichtung einen Speicher, eine Systemsteuerung, eine Datenbus und einen Systembus zwischen dem Speicher und der Systemsteuerung auf, wobei der Systembus eine bidirektionale Leitung aufweist, die ein WAIT_DQS-Signal überträgt.
Kurze Beschreibung der Zeichnungen
Die Lehren der vorliegenden Erfindung können durch ein Betrachten der folgenden detaillierten Beschreibung in Verbindung mit den beigefügten Zeichnungen besser verstanden werden. Es zeigen:
1 ein vereinfachtes Funktionsblockdiagramm einer DDR-Burst-PSRAM-Vorrichtung gemäß einem Ausführungsbeispiel der vorliegenden Erfindung;
2 einen Abschnitt eines Systembus der DDR-Burst-PSRAM-Vorrichtung aus 1;
3 eine Serie darstellender Zeitdiagramme von Signalen, die auf entsprechenden Übertragungsleitungen eines Systems und Datenbussen der DDR-Burst-PSRAM-Vorrichtung aus 1 in einem Lesezyklus eines Modus mit variabler Latenz auftreten können;
4 eine Serie darstellender Zeitdiagramme von Signalen, die auf entsprechenden Übertragungsleitungen eines Systems und Datenbussen der DDR-Burst-PSRAM-Vorrichtung aus 1 in einem Schreibzyklus eines Modus mit fester Latenz auftreten könnten;
5 eine Serie darstellender Zeitdiagramme von Signalen, die auf entsprechenden Übertragungsleitungen eines Systems und Datenbussen der DDR-Burst-PSRAM-Vorrichtung aus 1 in einem Schreibzyklus eines Modus mit variabler Latenz bei einem Ausführungsbeispiel der vorliegenden Erfindung auftreten könnten;
6 eine Serie darstellender Zeitdiagramme von Signalen, die auf entsprechenden Übertragungsleitungen eines Systems und Datenbussen der DDR-Burst-PSRAM-Vorrichtung aus 1 in einem Schreibzyklus eines Modus mit variabler Latenz bei einem weiteren Ausführungsbeispiel der vorliegenden Erfindung auftreten könnten;
7 eine Serie darstellender Zeitdiagramme von Signalen, die auf entsprechenden Übertragungsleitungen eines Systems und Datenbussen der DDR-Burst-PSRAM-Vorrichtung aus 1 in einem Schreibzyklus eines Modus mit variabler Latenz bei wiederum einem weiteren Ausführungsbeispiel der vorliegenden Erfindung auftreten könnten;
8 eine Serie darstellender Zeitdiagramme von Signalen, die in einem Lesezyklus auf entsprechenden Übertragungsleitungen eines Systems und Datenbussen einer SDR-Burst-PSRAM-Vorrichtung, die in einem Modus mit variabler Latenz arbeitet, auftreten könnten;
9 eine Serie darstellender Zeitdiagramme von Signalen, die in einem Lesezyklus auf entsprechenden Übertragungsleitungen eines Systems und Datenbussen einer DDR-SDRAM-Vorrichtung, die in einem Modus mit fester Latenz arbeitet, auftreten könnten; und
10 eine Serie darstellender Zeitdiagramme von Signalen, die in einem Schreibzyklus auf entsprechenden Übertragungsleitungen eines Systems und Datenbussen einer DDR-SDRAM-Vorrichtung, die in einem Modus mit fester Latenz arbeitet, auftreten könnten.
Um ein Verständnis zu erleichtern, wurden identische Bezugszeichen, wo dies möglich ist, verwendet, um identische Elemente zu bezeichnen, die in den Figuren gemeinsam sind.
Es wird jedoch darauf verwiesen, dass die beigefügten Zeichnungen nur exemplarische Ausführungsbeispiele dieser Erfindung darstellen und deshalb nicht als Einschränkung ihres Schutzbereichs aufgefasst werden sollen, weil die Erfindung andere gleichermaßen wirksame Ausführungsbeispiele zulassen könnte.
Detaillierte Beschreibung
Die vorliegende Erfindung stellt allgemein Verfahren und Schaltungskonfigurationen zum Implementieren eines Doppel datenratenmerkmals in Speichervorrichtungen, die in der Lage sind, in Lese- und/oder Schreibzyklen in einem Modus mit variabler Latenz zu arbeiten, wie z. B. Burst-PSRAM-Vorrichtungen, bereit.
1 stellt ein vereinfachtes Funktionsblockdiagramm eines Systems 100, das eine Burst-PSRAM-Vorrichtung 104 verwendet, dar. Bei einem Ausführungsbeispiel weist das System 100 allgemein eine Systemsteuerung 102, einen Speicher 104, einen Adress-/Befehls- (d. h. System-) Bus 106 und einen Daten- (d. h. DQ-) Bus 108 auf. Der Speicher 104 könnte einen oder mehrere Komponentenspeicher (unten Bezug nehmend auf 2 erläutert) aufweisen, wobei jeder Komponentenspeicher mit den Bussen 106 und 108 gekoppelt ist. Der Systembus 106 könnte unidirektionale und bidirektionale Übertragungsleitungen aufweisen, während der DQ-Bus bidirektionale Übertragungsleitungen umfasst. Die Systemsteuerung 102 ist üblicherweise unter Verwendung einer anwendungsspezifischen Schnittstelle 112 mit einem Prozessor einer externen Elektronikvorrichtung 110 (z. B. Computer, Mobiltelefon und dergleichen) gekoppelt.
Bei einem Ausführungsbeispiel der Erfindung weist der Systembus 106 eine bidirektionale Leitung 114 (in Phantomdarstellung gezeigt), die ein WAIT_DQS-Signal überträgt, und eine Mehrzahl unidirektionaler Übertragungsleitungen, die herkömmliche Steuer- und Befehlssignale weiterleiten, auf. Derartige herkömmliche Steuer- und Befehlssignale weisen unter anderen derartigen Signalen ein Takt- (CLK-) Signal, ein Adress- (z. B. 21-Bit-Adresswort A20-A0) Signal, ein Adresse-Gültig- (ADV-) Signal, ein Schreib-Freigabe- (WE-) Signal und ein Chipauswahl- (CS-) Signal (alle unten Bezug nehmend auf die 3–7 erläutert) auf.
Bei einem Ausführungsbeispiel ist das WAIT_DQS-Signal ein digitales Dreizustandssignal, das Funktionen eines WAIT-Signals und eines Datenübernahme- (DQS-) Signals kombi niert. In den Burst-Speichervorrichtungen wird das WAIT-Signal verwendet, um der Systemsteuerung 102 in einem Lesezyklus anzuzeigen, wann gültige Daten auf dem DQ-Bus 108 vorhanden sind, und in einem Schreibzyklus, wann der Speicher 104 bereit ist, um von dem DQ-Bus 108 Daten anzunehmen. Entsprechend wird das DQS-Signal in den Doppeldatenraten- (DDR-) SDRAM-Vorrichtungen in Lese- und Schreibzyklen verwendet, um als ein Zeitgebungssignal für gültige Daten auf dem DQ-Bus 108 zu dienen. Bei der vorliegenden Erfindung werden die WAIT- und DQS-Signale deaktiviert oder nicht an den Systembus 106 geliefert.
Um eine Breite (d. h. Anzahl von Übertragungsleitungen) des Systembus 106 zu reduzieren, könnte die bidirektionale Leitung 114 die Leitung ersetzen, die andernfalls verwendet werden könnte, um das WAIT-Signal zu übertragen. Die bidirektionale Leitung 114 könnte die Leitungen, die das WAIT-Signal übertragen, und die Leitungen, die das DQS-Signal übertragen, ersetzen.
Bei einem Ausführungsbeispiel sind die Belastungsbedingungen der bidirektionalen Leitung 114 ausgewählt, um mit den Belastungsbedingungen des DQ-Bus 108 übereinzustimmen und in Betrieb eine übereinstimmende Zeitgebungsbeziehung zwischen dem WAIT_DQS-Signal und Daten zu ermöglichen. Wenn das WAIT_DQS-Signal unter Verwendung einer Übertragungsleitung übertragen wird, die anfänglich entworfen wurde, um das WAIT-Signal zu übertragen, ist unter Umständen keine Modifizierung der Belastungsbedingungen für diese Übertragungsleitung erforderlich.
2 stellt einen Abschnitt des Systembus 106 des Systems 100 dar, bei dem der Speicher 104 darstellend eine Mehrzahl von Komponentenspeichern 200 aufweist. In 2 sind einzelne Komponentenspeicher unter Verwendung des gleichen Bezugszeichens identifiziert, mit der Ausnahme, dass das Suffix „K", wobei K eine Ganzzahl von 1 bis N ist, hinzugefügt wurde, um zwischen den Komponentenspeichern zu unter scheiden. Die bidirektionale Leitung 114 ist mit Anschlüssen 202 und 204_K der Systemsteuerung 102 bzw. der Komponentenspeicher 200_K gekoppelt. Bei einem exemplarischen Ausführungsbeispiel stellt die bidirektionale Leitung 114 außerdem eine verdrahtete Logisch-ODER-Verbindung zwischen der Systemsteuerung 102 und Komponentenspeichern 200_K bereit. Darstellend könnte eine derartige verdrahtete Logisch-ODER-Verbindung unter Verwendung eines Pull-up-Widerstands 206, der mit einer Leistungsleitung 208 des Systems 100 gekoppelt ist, ermöglicht werden. Bei einem weiteren exemplarischen Ausführungsbeispiel könnten die Anschlüsse 202 und 204_K Anschlüsse der deaktivierten oder nicht bereitgestellten WAIT- und DQS-Signale ersetzen.
Die 3–7 stellen eine Serie darstellender Zeitdiagramme von Signalen dar, die auf entsprechenden Übertragungsleitungen des Systembus 106 und dem Datenbus 108 der DDR-SDRAM-Vorrichtung aus 1 in einem Lesezyklus eines Modus mit variabler Latenz und in einem Schreibzyklus von Modi mit fester und variabler Latenz auftreten könnten. Zu Darstellungszwecken sind in den 3–7 die gleichen herkömmlichen Zeitgebungsbeziehungen zwischen dem Takt-(CLK-), Adress- (A20-A0-), Adresse-Gültig- (ADV#-), Schreibfreigabe- (WE#-) und Chipauswahl- (CS#-) Signal (Graphen 1, 2, 3, 4 bzw. 5) gezeigt. Hier zeigt das Zeichen „#" an, dass in einem aktiven Zustand ein Signal einen logisch niedrigen Zustand annimmt. Die Signale ADV#, WE# und CS# nehmen für einen Taktzyklus einen aktiven (d. h. logisch niedrigen) Zustand an, wobei eine Adresse (Ai) auf dem Systembus 106 bereitgestellt wurde. Das CS#-Signal kehrt eine halben Taktzyklus von einem Ende des Datenburst in einen inaktiven (d. h. logisch hohen) Zustand zurück. Bei den dargestellten Ausführungsbeispielen beträgt eine exemplarische Burstlänge 4, die Latenz (LAT) in Lese- und Schreibzyklen von sowohl festen als auch variablen Modi beträgt 2. Die Adresse (Ai) wird durch die Signale ADV# und CS# zeitlich geplant, während eines ersten Taktzyklus angelegt und danach in dem Zyklus (d. h. Lese- oder Schreibzyklus) ignoriert. Adress- (A20-A0-) und Daten(DQ15-DQ0-) Signale erscheinen auf einem exemplarischen 21-Bit-Adressabschnitt des Systembus 106 bzw. des exemplarischen 16-Bit-DQ-Bus 108. Gültige Datensignale weisen darstellend eine Sequenz (d. h. Burst) von vier Datenausgaben (Lesezyklus) oder Dateneingaben (Schreibzyklus) D0–D3 (Graph 7) auf, die unter Verwendung des WAIT_DQS-Signals abgetastet werden (Graph 6). Bei alternativen Ausführungsbeispielen könnten die Burstlänge und die Latenz jeweils größer oder kleiner als in den dargestellten Ausführungsbeispielen sein, außerdem könnten die Burstlänge und die Latenz sich für Lesezyklen und Schreibzyklen unterscheiden. In den 3–7 sind die X-Achsen und Y-Achsen der jeweiligen Graphen 1–7 üblicherweise nicht gezeigt.
3 stellt eine Serie darstellender Zeitdiagramme von Signalen dar, die auf entsprechenden Übertragungsleitungen des Systembus 106 und des Datenbus 108 der DDR-Burst-PSRAM-Vorrichtung aus 1, die in einem Lesezyklus in einem Modus mit variabler Latenz arbeitet, erscheinen könnten. Insbesondere stellt 3 die Signale CLK, A20-A0, ADV#, CS#, WAIT_DQS und DQ15-DQ0 (Graphen 1–3 bzw. 5–7) gegenüber einer Zeit dar. Das WE#-Signal nimmt in einem Lesezyklus einen logischen Hochzustand an und ist als solches nicht gezeigt. Das WAIT_DQS-Signal wird durch den Speicher 104 oder einen der Komponentenspeicher (z. B. Komponentenspeicher 200_K ) initiiert (d. h. getrieben) und weist eine Anfangs- bzw. Präambelperiode T(1), eine Datenvalidierungsperiode T(2) und eine Nachspann- bzw. Postambel-Periode T(3) auf. Vor der Anfangsperiode T(1) nimmt das WAIT_DQS-Signal einen Hochimpedanzzustand an. Während der Anfangsperiode T(1) nimmt das WAIT_DQS-Signal für eine Dauer eines Taktzyklus bei einem Taktsignal, das dem Taktsignal vorausgeht, wenn die Latenz LAT verstreicht oder der Speicher bereit ist, um die erste gültige Datenausgabe D0 auszugeben, einen logischen Niedrigzustand an. Der logisch niedrige Pegel des WAIT_DQS-Signals zeigt der Systemsteuerung 102 an, dass gültige Datenausgaben D0–D3 kommen.
Dann ist während der folgenden Datenvalidierungsperiode T(2) das WAIT_DQS-Signal flankenausgerichtet mit einer Datenausgabe und schaltet bei jeder Phase von Datenausgaben zwischen einem logischen Niedrig- und einem logischen Hochzustand um, um es zu ermöglichen, dass die Systemsteuerung 102 gültige Daten übernehmen kann. Schließlich nimmt während der Nachspannperiode T(3) das WAIT_DQS-Signal einen logischen Niedrigzustand für eine Dauer eines Taktzyklus nach der Ausgabe der letzten gültigen Daten D3 an und geht dann für den Rest des Lesezyklus zurück in den Hochimpedanzzustand. Da der Burst-PSRAM in dem Modus mit variabler Latenz arbeitet, könnte die Zeit (d. h. Taktzyklus), zu der die ersten gültigen Daten auf dem Datenbus erscheinen, von der bestimmten Latenz verzögert sein, abhängig von der internen Situation der Burst-PSRAM-Vorrichtung, wie z. B. einer Auffrischoperation.
4 stellt eine Serie darstellender Zeitdiagramme von Signalen dar, die auf entsprechenden Übertragungsleitungen des Systembus 106 und dem Datenbus 108 der DDR-Burst-PSRAM-Vorrichtung aus 1, die in einem Schreibzyklus in einem Modus mit fester Latenz arbeitet, erscheinen könnten. In dem Modus mit fester Latenz wird die erste Dateneingabe D0 immer zu der gleichen Zeit nach einem Burstbefehl, unabhängig von einem internen Zustand des Speichers 104, benötigt. Insbesondere stellt 4 die Signale CLK, A20-A0, ADV#, WE#, CS#, WAIT_DQS und DQ15-DQ0 (jeweilige Graphen 1–7) gegenüber einer Zeit dar. Das WAIT_DQS-Signal wird durch die Systemsteuerung 102 initiiert und weist eine Anfangsperiode T(4), eine Datenvalidierungsperiode T(5) und eine Nachspannperiode T(6) auf. Vor der Anfangsperiode T(4) bleibt das WAIT_DQS-Signal in dem Hochimpedanzzustand. Während der Anfangsperiode T(4) nimmt das WAIT_DQS-Signal bei einem Taktsignal, das dem Taktsignal vorausgeht, wenn die Latenz LAT verstreicht oder der Speicher bereit ist, um sich für eine erste gültige Dateneingabe D0 fertig zu machen, einen logischen Niedrigzustand an. Der niedrige Pegel des WAIT_DQS-Signal bereitet den Speicher 102 (oder den Komponentenspeicher 200_K ) auf Dateneingaben D0–D3 vor. Dann ist während der folgenden Datenvalidierungsperiode T(5) das WAIT_DQS-Signal mittenausgerichtet mit Dateneingaben und schaltet zwischen einem logischen Niedrig- und einem logischen Hochzustand hin und her, um es zu ermöglichen, dass der Speicher 104 (oder der Komponentenspeicher 200_K ) gültige Eingangsdaten übernehmen kann. Schließlich nimmt während der Nachspannperiode T(6) das WAIT_DQS-Signal für eine Dauer eines Taktzyklus nach der Eingabe der letzten gültigen Daten D3 einen logischen Niedrigzustand an und nimmt dann für den Rest des Schreibzyklus einen logischen Hochzustand an.
5 stellt eine Serie darstellender Zeitdiagramme von Signalen dar, die auf entsprechenden Übertragungsleitungen des Systembus 106 und dem Datenbus 108 der DDR-Burst-PSRAM-Vorrichtung aus 1, die in einem Schreibzyklus in einem Modus mit variabler Latenz arbeitet, bei einem Ausführungsbeispiel der vorliegenden Erfindung erscheinen könnten. Insbesondere stellt 5 die Signale CLK, A20-A0, ADV#, WE#, CS#, WAIT_DQS und DQ15-DQ0 (jeweilige Graphen 1–7) gegenüber einer Zeit dar. Das WAIT_DQS-Signal weist eine Anzeigeperiode T(7), eine Anfangsperiode T(8), eine Datenvalidierungsperiode T(9) und eine Nachspannperiode T(10) auf. Während der Anzeigeperiode T(7) wird das WAIT_DQS-Signal durch den Speicher 104 oder eine der Komponentenspeicher 200 (z. B. Komponentenspeicher 200_K ) initiiert. Dann wird während der Anfangsperiode T(8), der Datenvalidierungsperiode T(9) und der Nachspannperiode T(10) das WAIT_DQS-Signal durch die Systemsteuerung 102 initiiert. Vor der Anzeigeperiode T(7) bleibt das WAIT_DQS-Signal in dem Hochimpedanzzustand. Während der Anzeigeperiode T(7) nimmt das WAIT_DQS-Signal für eine Dauer eines Taktzyklus beginnend bei zwei Taktzyklen vor einem Anfang der Anfangsperiode T(8) einen logischen Niedrigzustand an. Sobald die Systemsteuerung 102 einen Niedrigzustand des WAIT_DQS-Signals abtastet, startet diese nach einem Taktzyklus die Anfangsperiode und das WAIT_DQS-Signal nimmt für eine Dauer eines Taktzyklus bei einem Taktsignal einen logischen Niedrigzustand an. Bei diesem Ausführungsbeispiel sind das Zeitdiagramm des WAIT_DQS-Signals und Operationen während der Datenvalidierungsperiode T(9) und der Nachspannperiode T(10) ähnlich wie denjenigen während der entsprechenden Perioden T(5) bzw. T(6), die oben Bezug nehmend auf 4 beschrieben wurden.
6 stellt eine Serie darstellender Zeitdiagramme von Signalen dar, die auf entsprechenden Übertragungsleitungen des Systembus 106 und dem Datenbus 108 der DDR-Burst-PSRAM-Vorrichtung aus 1, die in einem Schreibzyklus in einem Modus mit variabler Latenz arbeitet, bei einem weiteren Ausführungsbeispiel der vorliegenden Erfindung auftreten könnten. Bei diesem Ausführungsbeispiel sind die Zeitdiagramme 1–7 und Operationen ähnlich wie diejenigen, die oben Bezug nehmend auf 5 erläutert wurden, während der Anzeigeperiode jedoch nimmt das WAIT_DQS-Signal für eine Dauer eines Taktzyklus beginnend bei einem Taktzyklus vor einem Anfang der Anfangsperiode T(8) einen logischen Niedrigzustand an. So könnte der Speicher 104 (oder Komponentenspeicher 200_K ) etwa einen Taktzyklus schneller für Dateneingaben D0 bis D3 bereit sein.
7 stellt eine Serie darstellender Zeitdiagramme von Signalen dar, die auf entsprechenden Übertragungsleitungen des Systembus 106 und dem Datenbus 108 der DDR-Burst-PSRAM-Vorrichtung aus 1, die in einem Schreibzyklus in einem Modus mit variabler Latenz arbeitet, bei wiederum einem weiteren Ausführungsbeispiel der vorliegenden Erfindung erscheinen könnten. Bei diesem Ausführungsbeispiel sind die Zeitdiagramme 1–7 und Operationen ähnlich wie diejenigen, die oben Bezug nehmend auf 5 erläutert wurden, das WAIT_DQS-Signal jedoch nimmt einen logischen Niedrigzustand an, wenn das Chipauswahlsignal (CS#) aktiviert ist, und nimmt bis zu einem Anfang der Anfangsperiode T(8) einen logischen Hochzustand an, wenn der Speicher 104 (oder Komponentenspeicher 200_K ) bereit für eine Dateneingabe ist.
Obwohl die vorstehende Erläuterung sich auf DDR-Burst-PSRAM-Vorrichtungen bezog, können andere Speichervorrichtungen (z. B. DRAM-Vorrichtungen) und integrierte Schaltungen von der Erfindung profitieren.
Während Vorstehendes auf Ausführungsbeispiele der vorliegenden Erfindung gerichtet ist, könnten weitere und andere Ausführungsbeispiele der Erfindung entwickelt werden, ohne von dem Basisschutzbereich derselben abzuweichen, und der Schutzbereich derselben ist durch die folgenden Ansprüche bestimmt.
Zusammenfassung
Ein Verfahren und eine Schaltungskonfiguration zum Implementieren eines Doppeldatenratenmerkmals in einer Speichervorrichtung, die in der Lage ist, in einem Modus mit variabler Latenz zu arbeiten. Die Speichervorrichtung könnte ein WAIT_DQS-Signal einsetzen, das die Funktionalität eines WAIT-Signals, das in einem Lesezyklus anzeigt, wann gültige Daten auf einem Datenbus vorliegen, und in einem Schreibzyklus, wann der Speicher bereit ist, um Daten anzunehmen, und eines Datenübernahme- (DQS-) Signals kombiniert.

Claims

Ein Verfahren zum Betreiben einer Doppeldatenraten-Speichervorrichtung, mit folgenden Schritten: Bereitstellen einer bidirektionalen Leitung in einem Systembus der Speichervorrichtung, um ein WAIT_DQS-Signal zu übertragen, wobei das WAIT_DQS-Signal die Funktionalität von (i) einem WAIT-Signal, das in einem Lesezyklus anzeigt, wann gültige Daten auf einem Datenbus vorliegen, und in einem Schreibzyklus, wann ein Speicher bereit ist, um Daten anzunehmen, und (ii) einem Datenübernahme- (DQS-) Signal, das als ein Zeitgebungssignal für gültige Daten dient, aufweist; und Weiterleiten des WAIT_DQS-Signals in einer bidirektionalen Leitung in einem Systembus der Speichervorrichtung, wobei die bidirektionale Leitung mit dem Speicher und einer Systemsteuerung gekoppelt ist.
Das Verfahren gemäß Anspruch 1, bei dem der Speicher zumindest einen Komponentenspeicher aufweist, der konfiguriert ist, um das WAIT_DQS-Signal zu initiieren und auf das empfangene WAIT_DQS-Signal anzusprechen.
Das Verfahren gemäß Anspruch 1, bei dem: der zumindest eine Komponentenspeicher ferner einen Anschluss zum Übertragen des WAIT_DQS-Signals an die bidirektionale Leitung aufweist; und wobei die bidirektionale Leitung elektrisch vorgespannt ist, um eine logische ODER-Verbindung zwischen der Systemsteuerung und dem zumindest einen Komponentenspeicher zu ermöglichen.
Das Verfahren gemäß Anspruch 1, bei dem die Speichervorrichtung während eines Lesezyklus in einem Modus mit variabler Latenz arbeitet.
Das Verfahren gemäß Anspruch 1, das ferner folgenden Schritt aufweist: Initiieren des WAIT_DQS-Signals in dem Speicher.
Das Verfahren gemäß Anspruch 5, bei dem das WAIT_DQS-Signal ferner folgende Merkmale aufweist: eine Anfangsperiode; eine Datenvalidierungsperiode; und eine Nachspannperiode.
Das Verfahren gemäß Anspruch 6, bei dem während der Anfangsperiode das WAIT_DQS-Signal für eine Dauer eines Taktzyklus bei einem Taktsignal, das dem Taktsignal vorausgeht, wenn die Latenz verstreicht oder der Speicher bereit ist, erste gültige Daten auszugeben, einen logischen Niedrigzustand annimmt.
Das Verfahren gemäß Anspruch 6, bei dem während der Datenvalidierungsperiode das WAIT_DQS-Signal flankenausgerichtet mit einer Datenausgabe ist und bei jeder Phase einer Datenausgabe zwischen einem logischen Niedrig- und einem logischen Hochzustand hin- und herschaltet, um es zu ermöglichen, dass die Systemsteuerung gültige Daten übernehmen kann.
Das Verfahren gemäß Anspruch 6, bei dem während der Nachspannperiode das WAIT_DQS-Signal für eine Dauer eines Taktzyklus nach einer Ausgabe der letzten gültigen Daten einen logischen Niedrigzustand annimmt.
Das Verfahren gemäß Anspruch 1, bei dem die Speichervorrichtung in der Lage ist, während eines Schreibzyklus in einem Modus mit fester oder variabler Latenz zu arbeiten.
Das Verfahren gemäß Anspruch 1, das ferner folgenden Schritt aufweist: Initiieren des WAIT_DQS-Signals in der Systemsteuerung.
Das Verfahren gemäß Anspruch 11, bei dem das WAIT_DQS-Signal ferner folgende Merkmale aufweist: eine Anfangsperiode; eine Datenvalidierungsperiode; und eine Nachspannperiode.
Das Verfahren gemäß Anspruch 12, bei dem während der Anfangsperiode das WAIT_DQS-Signal bei einem Taktsignal, das dem Taktsignal vorausgeht, wenn die Latenz verstreicht oder der Speicher bereit ist, um sich für eine erste gültige Dateneingabe fertig zu machen, einen Logikzustand annimmt.
Das Verfahren gemäß Anspruch 12, bei dem während der Datenvalidierungsperiode das WAIT_DQS-Signal mittenausgerichtet mit einer Dateneingabe ist und zwischen einem logischen Niedrig- und einem logischen Hochzustand hin- und herschaltet, um es zu ermöglichen, dass der Speicher gültige Eingangsdaten übernehmen kann.
Ein System zum Steuern eines Speichers, der in der Lage ist, in einem Doppeldatenratenmodus zu arbeiten, mit folgenden Merkmalen: einem Speicher; einer Systemsteuerung; einem Datenbus zwischen dem Speicher und der Systemsteuerung; und einem Systembus zwischen dem Speicher und der Systemsteuerung, wobei der Systembus eine bidirektionale Leitung zum Übertragen eines WAIT_DQS-Signals aufweist, das die Funktionalität eines Datenübernahmesignals und eines Wartesignals kombiniert, das während eines Lesezyklus anzeigt, wann gültige Daten auf dem Datenbus vorliegen, und während eines Schreibzyklus, wann der Speicher bereit ist, um Daten anzunehmen.
Das System gemäß Anspruch 15, bei dem zu unterschiedlichen Zeiten das WAIT_DQS-Signal durch den Speicher oder die Systemsteuerung initiiert wird.
Das System gemäß Anspruch 15, bei dem das WAIT_DQS-Signal die Funktionalität von (i) einem WAIT-Signal, das in einem Lesezyklus anzeigt, wann gültige Daten auf einem Datenbus vorliegen, und in einem Schreibzyklus, wann der Speicher bereit ist, um Daten anzunehmen, und (ii) einem Datenübernahme- (DQS-) Signal, das das Vorliegen gültiger Daten anzeigt, aufweist.
Das System gemäß Anspruch 15, bei dem die bidirektionale Leitung zumindest eine einer Leitung, die das DQS-Signal weiterleitet, und einer Leitung, die das WAIT-Signal weiterleitet, ersetzt.
Das System gemäß Anspruch 15, bei dem das WAIT_DQS-Signal ein digitales Dreizustandssignal ist, das einen logisch niedrigen aktiven Zustand aufweist.
Das System gemäß Anspruch 15, bei dem der Speicher zumindest einen Komponentenspeicher aufweist, der konfiguriert ist, um das WAIT_DQS-Signal zu initiieren und auf das empfangene WAIT_DQS-Signal anzusprechen.
Eine Speichervorrichtung, die in der Lage ist, in einem Modus mit variabler Latenz zu arbeiten, mit folgenden Merkmalen: einer oder mehreren Speicherzellen; einer oder mehreren Datenleitungen zum Kommunizieren mit einer Speichersteuerung über einen Datenbus; und einer oder mehreren Steuerleitungen zum Kommunizieren mit der Speichersteuerung über einen Befehlsbus, wobei die eine oder die mehreren Steuerleitungen eine bidirektionale Leitung zum Übertragen eines WAIT_DQS-Signals an die Steuerung und Empfangen eines WAIT_DQS-Signals von der Speichersteuerung aufweisen, wobei das WAIT_DQS-Signal die Funktionalität eines Datenübernahmesignals und eines Wartesignals kombiniert, das während eines Lesezyklus anzeigt, wann gültige Daten auf dem Datenbus vorliegen, und während eines Schreibzyklus, wann die Speichervorrichtung bereit ist, um Daten anzunehmen.
Die Speichervorrichtung gemäß Anspruch 21, bei der die bidirektionale Leitung elektrisch vorgespannt ist, um eine logische ODER-Verbindung zwischen der Systemsteuerung und zumindest einer anderen Speichervorrichtung zu ermöglichen.
Die Speichervorrichtung gemäß Anspruch 21, wobei die Speichervorrichtung in einem Lesezyklus in einem Modus mit variabler Latenz arbeitet.
Die Speichervorrichtung gemäß Anspruch 23, bei der das WAIT_DQS-Signal ferner folgende Merkmale aufweist: eine Anfangsperiode; eine Datenvalidierungsperiode; und eine Nachspannperiode.
Die Speichervorrichtung gemäß Anspruch 24, bei der während der Anfangsperiode die Speichervorrichtung das WAIT_DQS-Signals für eine Dauer eines Taktzyklus bei einem Taktsignal, das dem Taktsignal vorausgeht, wenn die Latenz verstreicht oder die Speichervorrichtung bereit ist, um erste gültige Daten auszugeben, in einen Niedrigzustand gibt.
Die Speichervorrichtung gemäß Anspruch 24, bei der während der Datenvalidierungsperiode das WAIT_DQS-Signal flankenausgerichtet mit einer Datenausgabe ist und bei jeder Phase der Datenausgabe zwischen einem logischen Niedrig- und einem logischen Hochzustand hin- und herschaltet, um zu ermöglichen, dass die Speichervorrichtung gültige Daten übernehmen kann.
Die Speichervorrichtung gemäß Anspruch 24, bei der während der Nachspannperiode die Speichervorrichtung das WAIT_DQS-Signal für eine Dauer eines Taktzyklus nach einer Ausgabe der letzten gültigen Daten in einen Niedrigzustand gibt.
Die Speichervorrichtung gemäß Anspruch 21, wobei die Speichervorrichtung in einem Schreibzyklus in einem Modus mit fester Latenz arbeitet.
Die Speichervorrichtung gemäß Anspruch 28, bei der das WAIT_DQS-Signal ferner folgende Merkmale aufweist: eine Anfangsperiode; eine Datenvalidierungsperiode; und eine Nachspannperiode.
Die Speichervorrichtung gemäß Anspruch 29, bei der während der Anfangsperiode das WAIT_DQS-Signal bei einem Taktsignal, das dem Taktsignal vorausgeht, wenn die Latenz verstreicht oder der Speicher bereit ist, um sich für eine erste gültige Dateneingabe fertig zu machen, einen Logikzustand annimmt.
Die Speichervorrichtung gemäß Anspruch 29, bei der, während der Datenvalidierungsperiode das WAIT_DQS-Signal mittenausgerichtet mit einer Dateneingabe ist und zwischen einem logischen Niedrig- und einem logischen Hochzustand hin- und herschaltet, um zu ermöglichen, das der Speicher gültige Eingangsdaten übernehmen kann.
Die Speichervorrichtung gemäß Anspruch 29, bei der während der Nachspannperiode das WAIT_DQS-Signal für eine Dauer eines Taktzyklus nach einer Eingabe der letzten gültigen Daten einen logischen Niedrigzustand annimmt.
Die Speichervorrichtung gemäß Anspruch 21, wobei die Speichervorrichtung in einem Schreibzyklus in einem Modus mit variabler Latenz arbeitet.
Die Speichervorrichtung gemäß Anspruch 33, bei der das WAIT_DQS-Signal ferner folgende Merkmale aufweist: eine Anzeigeperiode; eine Anfangsperiode; eine Datenvalidierungsperiode; und eine Nachspannperiode.
Die Speichervorrichtung gemäß Anspruch 34, die konfiguriert ist, um in einem Schreibzyklus: das WAIT_DQS-Signal während der Anzeigeperiode zu initiieren; und das WAIT_DQS-Signal während der Anfangsperiode, der Datenvalidierungsperiode und der Nachspannperiode von der Systemsteuerung zu empfangen.
Die Speichervorrichtung gemäß Anspruch 34, bei der während der Anzeigeperiode die Speichervorrichtung das WAIT_DQS-Signal für eine Dauer eines Taktzyklus beginnend zwei Taktzyklen vor einem Anfang der Anfangsperiode in einen Niedrigzustand gibt.
Die Speichervorrichtung gemäß Anspruch 34, bei der während der Anzeigeperiode die Speichervorrichtung das WAIT_DQS-Signal für eine Dauer eines Taktzyklus beginnend bei einem Taktzyklus vor einem Anfang der Anfangsperiode in einen Niedrigzustand gibt.
Die Speichervorrichtung gemäß Anspruch 34, bei der während der Anfangsperiode die Speichervorrichtung das WAIT_DQS-Signal für eine Dauer eines Taktzyklus bei einem Taktsignal, das dem Taktsignal vorausgeht, wenn die Latenz verstreicht oder die Speichervorrichtung bereit ist, um eine erste gültige Dateneingabe zu empfangen, in einen Niedrigzustand gibt.
Die Speichervorrichtung gemäß Anspruch 34, bei der während der Datenvalidierungsperiode das WAIT_DQS-Signal mittenausgerichtet mit einer Dateneingabe ist und zwischen einem logischen Niedrig- und einem logi schen Hochzustand hin- und herschaltet, um zu ermöglichen, dass der Speicher gültige Eingangsdaten übernehmen kann.
Die Speichervorrichtung gemäß Anspruch 34, wobei während der Nachspannperiode die Speichervorrichtung das WAIT_DQS-Signal für eine Dauer eines Taktzyklus nach einer Eingabe der letzten gültigen Daten in einen Niedrigzustand gibt.