DE102005050595B4 - Speichersystem, Speichervorrichtung und Verfahren dafür - Google Patents

Speichersystem, Speichervorrichtung und Verfahren dafür Download PDF

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Abstract

Speichersystem aufweisend:
eine Speichersteuervorrichtung (31, 41, 800) zum Steuern von zumindest einer Speichervorrichtung (33, 35, 43, 600, 700);
eine Datenbusleitung (DQ), die die zumindest eine Speichervorrichtung (33, 35, 43, 600, 700) und die Speichersteuervorrichtung (31, 41, 800) zum Übertragen von Daten verbindet; und
eine bidirektionale Data-Strobe-Busleitung (DQS), die die zumindest eine Speichervorrichtung (33, 35, 43, 600, 700) und die Speichersteuervorrichtung (31, 41, 800) zum Übertragen von zumindest einem Data-Strobe-Signal verbindet, wobei die zumindest eine Speichervorrichtung (33, 35, 43, 600, 700) ein erstes Umschalten des zumindest einen Data-Strobe-Signals während eines Standby-Zustands in einen gültigen Logik-Pegel durchführt, wobei der gültige Logik-Pegel weniger als die Hälfte einer Leistungsversorgungsspannung entsprechend einem höheren Impedanz-Zustand beträgt, und wobei nach einem Lesevorgang der gültige Logik-Pegel aufrechterhalten wird oder nach einem Schreibvorgang ein zweites Umschalten des zumindest einem Data-Strobe-Signal in den höheren Impedanz-Zustand durchgeführt wird.

Description

  • HINTERGRUND DER ERFINDUNG
  • 1. Gebiet der Erfindung
  • Die vorliegende Erfindung betrifft im allgemeinen ein Speichersystem, eine Speichervorrichtung und ein Verfahren hierfür, und insbesondere ein Speichersystem und eine Speichervorrichtung, mit einem reduzierten Leistungsverbrauch sowie ein Verfahren hierfür.
  • 2. Beschreibung des Stands der Technik
  • 1 stellt ein herkömmliches Speichersystem 100 mit einem Mittelpunktanschluß (center tap termination = CTT) dar. Das herkömmliche Speichersystem 100 kann eine Busleitung 15 enthalten, die einen Sender 11 und einen Empfänger 13 miteinander verbindet. Die Busleitung 15 kann mit einer Abschlußspannung Vtt abgeschlossen sein, welche der Hälfte der Leitungsversorgungsspannung VDD entspricht. Somit kann die Busleitung 15 einen reduzierten Pegel von VDD/2 während einer Standby-Zeitdauer ohne Datenübertragungen aufrechterhalten. Ein auf der Busleitung 15 erzeugtes Rauschen (z. B. während der Standby-Zeitdauer) kann in Abhängigkeit von einer Sensibilität des Empfängers 13 als ein Signalübergang auf der Busleitung 15 interpretiert werden.
  • Gemäß 1 kann der Empfänger 13 eine Speichervorrichtung und der Sender 11 eine Speichersteuervorrichtung (memory controller) sein. Alternativ kann der Empfänger 13 eine Speichersteuervorrichtung und der Sender 11 eine Speichervorrichtung sein.
  • Gemäß 1 kann der Empfänger 13 in seiner Funktion gestört sein, falls der Empfänger 13 das Rauschen auf der Busleitung 15 als einen Signalübergang fehlinterpretiert, Um derartige Fehler bei der Signalerkennung zu kompensieren, kann der Empfänger 13 einen empfangenen Signalpegel für eine Zeitdauer aufrechterhalten bzw. bewahren, bevor der Treiber des Senders 11 einen Signalübergang bzw. einen Signalwechsel initiiert. Außerdem kann der Empfänger 13 bis zum Ende der Zeitdauer warten, bevor er den Signalpegel auf der Busleitung 15 für das Erfassen eines Signalwechsels wieder interpretiert. Jedoch kann die Leistungsfähigkeit des herkömmlichen Speichersystems 100 mit zunehmender Zeitdauer sich verschlechtern (z. B. aufgrund von Übertragungsverzögerungen).
  • 2A zeigt ein Zeit-Signal-Diagramm, das einen herkömmlichen DDR-SDRAM während eines Schreibvorgangs darstellt.
  • Gemäß 2A kann die Verschlechterung auf der DQS-Busleitung durch ein Eingeben bzw. Anlegen des Data-Strobe-Signals DQS synchron zu einem Taktsignal CK während des Schreibvorgangs verringert werden. Beispielsweise kann ein herkömmlicher DDR-SDRAM gemäß dem bekannten tDQSS-Protokoll betrieben werden. Demgemäß kann der herkömmliche DDR-SDRAM einen Signalwechsel des Data-Strobe-Signals DQS teilweise durch Zählen der Taktzyklen nach dem Empfang des Schreibbefehls interpretieren.
  • 2B ist ein Zeit-Signal-Diagramm, das das herkömmliche DDR-SDRAM der 2A während eines Lesevorgangs darstellt.
  • Gemäß 2B kann der herkömmliche DDR-SDRAM Daten synchron zu dem Taktsignal CK unter Verwendung einer Verzögerungsschleife (Delay-Locked-Loop = DLL) ausgeben, so daß ein Memory Controller bzw. eine Speichersteuervorrichtung eine Ankunftszeit für die Ausgabedaten an der Speichersteuervorrichtung (z. B. dem Empfänger 13, dem Sender 11 usw.) abschätzen bzw. bestimmen kann. Der herkömmli che DDR-SDRAM kann dabei die Anzahl an Taktzyklen zum Ausgeben einer Verzögerungsabweichung tDQSCK unter Verwendung der DLL in dem Schreibvorgang verringern. Jedoch kann die DLL den Leistungsverbrauch des herkömmlichen Speichersystems 100 erhöhen.
  • WO 97/08702 A1 offenbart ein verbessertes Speicherinterface für DRAM. Dabei enthält eine Speicherschaltung Speicherzellen zum Speichern von Daten. Die Speicherschaltung kann durch ein externes System, wie etwa einem Mikroprozessor oder einem eingebetteter Logik-Chipsatz ausgelesen oder beschrieben werden. Der Mikroprozessor sieht Speicherzellenadressdaten für die Speicherschaltung vor und kann die Mikroprozessorschaltung veranlassen, Daten auf ihren Ausgabeleitungen zum Auslesen vorzusehen. Die Speicherschaltung verringert dabei die für das Auslesen von gespeicherten Daten erforderliche Zeit durch ein Vorsehen eines gültigen Ausgabedatensignals. Das gültige Ausgabedatensignal zeigt an, dass die Datensignale der Ausgabeleitungen stabilisiert sind und daher gültig sind. Verschiedene gültige Ausgabedatensignale und Auslöseschaltungen zum Erzeugen der Signale werden in dieser Druckschrift beschrieben.
  • Ein Teil der Spezifikation für Double-Data-Rate-SDRAM, JEDEC-Standard, Double Data Rate (DDR) SDRAM SPECIFICATION, JESD79D, (Revision of JESD79C), JEDEC SOLID STATE TECHNOLOGY ASSOCIATION, 2500 Wilson Boulevard, Arlington, VA 22201-3834, January 2004, Seite 1–2 und 22–25 sieht eine Postambel mit Rückkehr in den Hochimpedanzzustand vor, falls auf einen weiteren Befehl gewartet wird, wodurch sich jedoch keine Kombination einer Präambel und dem Halten eines gültigen Logikpegels nach einem Lesebefehl vergibt.
  • DE 102 20 559 A1 offenbart einen Datenempfangs- und Dateneingabeschaltkreis, ein Dateneingabeverfahren und ein Halbleiterspeicherbauelement. Diese Druckschrift betrifft einen Schaltkreis und ein Verfahren zum Empfangen bzw. Eingeben von Daten in ein Halbleiterspeicherbauelement, um sie in dieses zu schreiben, sowie auf ein entsprechendes Halbleiterspeicherbauelement. Dabei sind ein erster Satz von Zwischenspeichern, basierend auf einem Pegelübergang eines internen Abtastsignals, Mittel zum Zählen der Anzahl von Übergängen des internen Abtastsignals und zum Ausgeben eines Anzeigesignals, ein zweiter Satz von Zwischenspeichern zum Empfangen der Ausgabe des ersten Satzes von Zwischenspeichern vorgesehen, wobei der zweite Satz von Zwischenspeichern durch das Anzeigesignal getaktet wird, sowie ein dritter Satz von Zwischenspeichern zum Empfangen der Ausgabe des zweiten Satzes von Zwischenspeichern, wobei der dritte Satz von Zwischenspeichern durch ein Taktsignal, das von dem Systemtakt abgeleitet wird, getaktet wird. Die Verwendung der gezeigten Vorrichtungen und Verfahren ist bei SDRAM-Bauelementen mit Doppeldatenrate möglich.
  • KURZFASSUNG DER ERFINDUNG
  • Eine beispielhafte Ausführungsform der vorliegenden Erfindung ist auf ein Speichersystem gerichtet, das eine Speichersteuervorrichtung (memory controller) zum Steuern von zumindest einer Speichervorrichtung, eine Datenbusleitung, die die zumindest eine Speichervorrichtung und die Speichersteuervorrichtung zum Übertragen von Daten verbindet, sowie eine bidirektionale Data-Strobe-Busleitung enthält, die die zumindest eine Speichervorrichtung und die Speichersteuervorrichtung zum Übertragen des zumindest einen Data-Strobe-Signals enthält, wobei die zumindest eine Speichervorrichtung das zumindest eine Data-Strobe-Signal auf einen gültigen Logik-Pegel (valid logic level) während eines Standby-Zustands erstmals schaltet, wobei der gültige Logik-Pegel weniger als die Hälfte der Leistungsversorgungsspannung entsprechend einem höheren Impedanz-Zustand beträgt, und wobei nach einem Lesevorgang der gültige Logik-Pegel aufrechterhalten wird oder nach einem Schreibvorgang ein zweites Umschalten des zumindest einem Data-Strobe-Signal in den höheren Impedanz-Zustand durchgeführt wird.
  • Eine andere beispielhafte Ausführungsform der vorliegenden Erfindung ist auf eine Speichervorrichtung gerichtet, die ein Speicherzellen-Array, einen Datenausgabepuffer zum Puffern von Daten, die aus dem Speicherzellen-Array gelesen werden, und zum Ausgeben der gepufferten Daten auf eine Datenbusleitung, sowie einen Data-Strobe-Ausgabepuffer zum Puffern von zumindest einem Data-Strobe-Signal und zum Ausgeben des gepufferten Data-Strobe-Signals auf eine bidirektionale Data-Strobe-Busleitung enthält, wobei der Data-Strobe-Ausgabepuffer das zumindest eine Data-Strobe-Signal während eines Standby-Zustands zum ersten Mal in einem gültigen Logik-Pegel schaltet, wobei der Logik-Pegel weniger als die Hälfte der Leistungsversorgungsspannung entsprechend einem höheren Impedanz-Zustand beträgt, und wobei nach einem Lesevorgang der gültige Logik-Pegel aufrechterhalten wird oder nach einem Schreibvorgang ein zweites Umschalten des zumindest einem Data-Strobe-Signal in den höheren Impedanz-Zustand durchgeführt wird.
  • Eine andere Ausführungsform der vorliegenden Erfindung ist auf ein Verfahren zum Steuern einer Speichervorrichtung gerichtet, die ein erstes Schalten eines Data-Strobe-Signals in einen gültigen Logik-Pegel nach einer ersten Zeitdauer in Anschluß an ein Eingabesignal enthält, wobei der gültige Pegel weniger als die Hälfte einer Leistungsversorgungsspannung entsprechend einem höheren Impedanz-Zustand beträgt, und wobei nach einem Lesevorgang der gültige Logik-Pegel aufrechterhalten wird oder nach einem Schreibvorgang ein zweites Umschalten des zumindest einem Data-Strobe-Signal in den höheren Impedanz-Zustand durchgeführt wird.
  • KURZE BESCHREIBUNG DER ZEICHNUNG
  • Die begleitende Zeichnung wurde eingefügt, um ein besseres Verständnis der beispielhaften Ausführungsform der vorliegenden Erfindung zu vermitteln und bilden einen Teil dieser Spezifikation. Die Zeichnung stellt beispielhafte Ausführungsformen der vorliegenden Erfindung dar und dient zusammen mit der Beschreibung zum Erläutern der Grundlagen der beispielhaften Ausführungsformen der vorliegenden Erfindung.
  • 1 ist ein Blockschaltdiagramm, das ein herkömmliches Speichersystem 100 mit einem Mittelpunktsabschluß (center tap termination = CTT) darstellt.
  • 2A ist ein Zeit-Signal-Diagramm, das einen herkömmlichen DDR-SDRAM Speicher während eines Schreibvorgangs darstellt.
  • 2B ist ein Zeit-Signal-Diagramm, das einen herkömmlichen DDR-SDRAM Speicher der 2A während eines Lesebetriebs darstellt.
  • 3 ist ein Blockdiagramm, das ein Speichersystem gemäß einer beispielhaften Ausführungsform der vorliegenden Erfindung darstellt.
  • 4 ist ein Blockdiagramm, das ein anderes Speichersystem gemäß einer beispielhaften Ausführungsform der vorliegenden Erfindung darstellt.
  • 5A bis 5C sind Zeit-Signal-Diagramme, die Antworten des Speichersystems der 3 und 4 gemäß einer anderen beispielhaften Ausführungsform der vorliegenden Erfindung darstellen.
  • 6 ist ein Blockdiagramm, das eine Speichervorrichtung gemäß einer anderen beispielhaften Ausführungsform der vorliegenden Erfindung darstellt.
  • 7 ist ein Blockdiagramm, das eine andere Speichervorrichtung gemäß einer anderen beispielhaften Ausführungsform der vorliegenden Erfindung darstellt.
  • 8 ist ein Blockdiagramm, das eine Speichersteuervorrichtung (memory controller) gemäß einer anderen Ausführungsform der vorliegenden Erfindung darstellt.
  • 9 stellt ein Zeit-Signal-Diagramm für die Speichersteuervorrichtung der 8 gemäß einer anderen beispielhaften Ausführungsform der vorliegenden Erfindung dar.
  • DETAILLIERTE BESCHREIBUNG VON BEISPIELHAFTEN AUSFOHRUNGEN DER VORLIEGENDEN ERFINDUNG
  • Im folgenden werden beispielhafte Ausführungsformen der vorliegenden Erfindung detailliert unter Bezugnahme auf die begleitende Zeichnung beschrieben.
  • Bei den Figuren der Zeichnung werden die beiden Bezugszeichen zum Bezeichnen der gleichen Elemente verwendet.
  • 3 ist ein Blockdiagramm, das ein Speichersystem 300 gemäß einer beispielhaften Ausführungsform der vorliegenden Erfindung darstellt. Beispielsweise kann das Speichersystem 300 der 3 ein sogenanntes Punkt-zu-Zweipunkt-System sein.
  • Bei der beispielhaften Ausführungsform der 3 kann das Speichersystem 300 Speichervorrichtungen 33 und 35, eine Speichersteuervorrichtung 31 zum Steuern der Speichervorrichtungen 33 und 35, eine Datenbusleitung DQ, eine Data-Strobe-Busleitung DQS, eine erste Chip-Select-Signalbusleitung/CSa, eine zweite Chip-Select-Signalbusleitung/CSb sowie eine Befehls-/Adress-Busleitung CMD/ADD enthalten. Bei einem Beispiel der Daten-Busleitung DQ und der Data-Strobe-Busleitung DQS können bidirektionale Signalleitungen die Speichervorrichtungen 33 und 35 und die Speichersteuervorrichtung 31 (memory controller 31) verbinden. Beispielsweise können des weiteren die erste Chip-Select-Signalbusleitung/CSa, die zweite Chip-Select-Signalbusleitung/CSb und die Befehls-/Adress-Busleitung CMD/ADD die Speichervorrich tungen 33 und 35 mit unidirektionalen Signalleitungen verbinden. Bei diesem Beispiel können desweiteren die Speichersteuervorrichtung 31 und die Speichervorrichtungen 33 und 35 synchrone Speichervorrichtungen sein.
  • Bei der beispielhaften Ausführungsform der 3 kann jede der Speichervorrichtungen 33 und 35 ein Data-Strobe-Signal auf die Datenbusleitung DQ und die Data-Strobe-Busleitung DQS geben. Die Speichervorrichtungen 33 und 35 können das Data-Strobe-Signal auf einen zweiten Logikpegel wechseln lassen bzw. schalten (z. B. einen niedrigeren Logik-Pegel).
  • Bei der beispielhaften Ausführungsform der 3 kann ein Data-Strobe-Ausgabetreiber (nicht gezeigt) das Data-Strobe-Signal DQS für jede der Speichervorrichtungen 33 und 35 nicht auf einen höheren Inpedanzzustand während einer aktiven Standby-Zeitdauer, nach dem die Daten ausgegeben worden sind (beispielsweise in Reaktion auf einen Lesevorgang) schalten. Vielmehr kann der Data-Strobe-Ausgabetreiber für jede der Speichervorrichtungen 33 und 35 das Data-Strobe-Signal DQS auf einen zweiten Logik-Pegel (beispielsweise einem niedrigeren Logik-Pegel) schalten solange der Data-Strobe-Ausgabetreiber bestimmt, daß das Data-Strobe-Signal DQS auf einen höheren Inpedanzzustand gesetzt worden ist.
  • Bei der beispielhaften Ausführungsform der 3 kann jede der Speichervorrichtungen 33 und 35 bestimmen, wann das Data-Strobe-Signal DQS auf einen höheren Impedanzzustand eingestellt worden ist. Beispielsweise kann die Speichersteuervorrichtung 31 (alternativ als Punkt „A” bezeichnet) mit einem Master korrespondieren und jede der Speichervorrichtungen 33 und 35 (alternativ als Punkt „B” bzw. „C”) kann einem Slave entsprechen. Das Data-Strobe-Signal kann an jedem der Punkte A, B und C bestimmt werden. Eine Befehlsbusleitung CMD kann zum Bestimmen eines Zustands des Data-Strobe-Signals DQS bei den Punkten A, B und C verwendet werden.
  • Bei der Ausführungsform der 3 kann der Punkt A alle Befehlszustände in dem Speichersystem 300 erkennen, da Punkt A als Master arbeitet. Wie vorangehend erläutert kann eine Ankunftszeit des Data-Strobe-Signals DQS, welches beispielsweise an dem Punkt A von einem der Punkte B oder C ankommt, bei Verwendung von herkömmlichen Verfahren und Systemen schwierig abzuschätzen sein, wann Daten von dem Punkt B oder C gelesen werden (z. B. ausgegeben werden). Bei einer anderen beispielhaften Ausführungsform der vorliegenden Erfindung können die Punkte B und/oder C die Ankunftszeit des Data-Strobe-Signals DQS mit größerer Genauigkeit vorherbestimmen, wodurch die Effizienz der Data-Strobe-Signalbusleitung erhöht werden kann, falls die Punkte B und/oder C (die beispielsweise mit Speichervorrichtungen korrespondieren können) Wissen über die Befehlszustände besitzen. Demgemäß können die Speichervorrichtungen 33 und 35 beispielsweise so konfiguriert sein, daß sie auf Informationen bezüglich der Befehlszustände auf der Befehlsbusleitung CMD Zugriff haben.
  • Bei der beispielhaften Ausführungsform der 3 können die Speichervorrichtungen 33 und 35 jeweils einen ersten Chip-Select-Pin/CS0, der mit der ersten Chip-Select-Signalbusleitung/CSa gekoppelt ist, und einen zweiten Chip-Select-Pin/CS1, der mit der zweiten Chip-Select-Signalbusleitung/CSb gekoppelt ist, enthalten. Der erste Chip-Select-Pin/CS0 kann für allgemeine Speichervorgänge für jede der Vorrichtungen 33 und 35 verwendet werden und der zweite Chip-Select-Pin/CS1 kann für sogenannte ”Snooping”-Befehle (beispielsweise Erfassen, Überwachen usw.) verwendet werden, die zu der anderen Speichervorrichtung übertragen werden (dabei ist die ”andere” Speichervorrichtung” beispielsweise die Speichervorrichtung 33 aus der Perspektive der Speichervorrichtung 35, usw.). Somit kann jede der Speichervorrichtungen 33 und 35 Signale erfassen, die von dem zweiten Chip-Select-Pin/CS1 empfangen worden sind, um festzustellen, ob ein Befehl zu der anderen Speichervorrichtung eingegeben worden ist und können den Data-Strobe-Ausgabetreiber in Reaktion auf ein Ergebnis der Erfassung steuern.
  • Falls bei der beispielhaften Ausführungsform ein Signal, das an dem ersten Chip-Select-Pin/CS0 empfangen worden ist, auf den zweiten Logik-Pegel (z. B. einen niedrigeren Logik-Pegel) schaltet und ein Signal, das an dem zweiten Chip-Select-Pin/CS1 eingegeben bzw. angelegt wird, auf einen ersten Logik-Pegel (z. B. einen höheren Logik- Pegel) schaltet, kann ein Befehl, der durch die Befehlsbusleitung CMD eingegeben wird, als ein Befehl interpretiert werden, der der entsprechenden Speichervorrichtung (z. B. Speichervorrichtung 33, Speichervorrichtung 35, usw.) gegeben worden ist (z. B. der Speichervorrichtung, die die Erfassung ausführt). Wenn alternativ das Signal, das an den ersten Chip-Select-Pin/CS0 anliegt, in den ersten Logik-Pegel (z. B. einen höheren Logik-Pegel) wechselt und das Signal, das an dem zweiten Chip-Select-Pin/CS1 anliegt, in den zweiten Logikpegel (z. B. einen niedrigeren Logik-Pegel) wechselt, kann der Befehl, der über die Befehlsbusleitung CMD eingegeben bzw. angelegt wird, als ein Befehl interpretiert werden, der einer anderen Speichervorrichtung (z. B. der Speichervorrichtung, die nicht die Erfassung durchführt) gegeben wird. Die zuvor beschriebenen beispielhaften Ausführungsformen der vorliegenden Erfindung werden im folgenden eingehend unter Bezugnahme auf 6 und 7 beschrieben.
  • Ein beispielhafter Betrieb der Speichervorrichtung 300 wird im folgenden beschrieben.
  • Bei dem beispielhaften Betrieb der Speichervorrichtung 300 der 3 kann die Speichersteuervorrichtung (memory controller) 31 das erste Chip-Select-Signal/CSa auf den zweiten Logik-Pegel (z. B. einen niedrigeren Logik-Pegel) und das zweite Chip-Select-Signal/CSb auf den ersten Logik-Pegel (z. B. einen höheren Logik-Pegel) schalten und ein erster Lesebefehl RD kann an eine der Speichervorrichtungen 33 und 35 über die Befehlsbusleitung CMD gesendet werden. Die erste Speichervorrichtung 33 kann den ersten Lesebefehl RD als auch die erste Speichervorrichtung 33 gerichtet interpretieren. Die erste Speichervorrichtung 33 kann das Data-Strobe-Signal DQS auf den zweiten Logik-Pegel (z. B. einen niedrigeren Logik-Pegel) wechseln lassen bzw. schalten, nachdem eine Anzahl an Taktzyklen (z. B. ein Taktzyklus) vergangen ist, nachdem der erste Lesebefehl RD empfangen worden ist. Die erste Speichervorrichtung 33 kann ebenso das Data-Strobe-Signal DQS auf den zweiten Logik-Pegel wechseln lassen, nachdem Daten ausgegeben worden sind (beispielsweise in Reaktion auf den ersten Lesebefehl RD).
  • Bei dem beispielhaften Betrieb des Speichersystems 300 der 3 kann ein zweiter Lesebefehl RD an die erste Speichervorrichtung 33 angelegt werden, nachdem der erste Lesebefehl RD an die erste Speichervorrichtung 33 angelegt worden ist. Die erste Speichervorrichtung 33 kann das Data-Strobe-Signal DQS auf den zweiten Logik-Pegel (z. B. den niedrigeren Logik-Pegel) wechseln lassen. Die erste Speichervorrichtung 33 kann das Data-Strobe-Signal durch bzw. um eine Burst-Länge (z. B. der Antwort auf das zweite Lesesignal RD) nach einer CAS-Latenz umschalten bzw. toggeln. Die erste Speichervorrichtung kann das Data-Strobe-Signal DQS in den zweiten Logik-Pegel nach dem Toggeln wechseln lassen. Ein Zeit-Signal-Diagramm, die das zuvor beschriebene beispielhafte Szenario darstellt, wird im folgenden unter Bezugnahme auf 5A eingehend erläutert.
  • Wenn bei dem beispielhaften Betrieb der Speichervorrichtung 300 der 3 der zweite Lesebefehl RD an die zweite Speichervorrichtung 35 angelegt wird, nachdem die Werte der ersten und zweiten Chip-Select-Signale/CSa und /CSb derart gesteuert worden sind, daß der zweite Lesebefehl RD an die erste Speichervorrichtung 33 angelegt worden ist, kann die erste Speichervorrichtung 33 den zweiten Lesebefehl RD, der an der zweiten Speichervorrichtung 35 angelegt worden ist, erfassen und kann das Data-Strobe-Signal DQS von dem zweiten Logik-Pegel (z. B. einem niedrigeren Logik-Pegel) in einen Zustand mit höherer Impedanz mit der nächsten Taktsignalflanke wechseln lassen. Der Data-Strobe-Ausgabetreiber (nicht gezeigt) der ersten Speichervorrichtung 33 kann abgeschaltet werden. Die zweite Speichervorrichtung 35 kann den Data-Strobe-Signal-Ausganbetreiber einschalten, wenn der Data-Strobe-Signal-Ausgangstreiber der ersten Speichervorrichtung 33 zum Wechselnlassen bzw. Schalten des Data-Strobe-Signals DQS in den zweiten Logik-Pegel ausgeschaltet wird, und kann das Data-Strobe-Signal durch bzw. um die Burst-Länge toggeln. Die zweite Speichervorrichtung 35 kann das Data-Strobe-Signal zurück auf den zweiten Logik-Pegel nach dem Toggeln schalten.
  • Bei dem beispielhaften Betrieb der Vorrichtung 300 der 3 kann ein Schreibbefehl WR an eine der ersten oder zweiten Speichervorrichtungen 33 oder 35 angelegt werden, nachdem der erste Lesebefehl RD an die erste Speichervorrichtung 33 angelegt worden ist. Die erste Speichervorrichtung 33 kann das Data-Strobe-Signal DQS in eine höhere Impedanz mit einer Taktsignalflanke (z. B. eine ansteigende Flanke, eine abfallende Flanke, usw.) im Anschluß an den Schreibbefehl WR schalten. Die Speichersteuervorrichtung 31 kann die Data-Strobe-Signal-Busleitung auf dem zweiten Logik-Pegel halten. Ein Zeit-Signal-Diagramm, die das zuvor beschriebene beispielhafte Szenario darstellt, wird im folgenden unter Bezugnahme auf 5 eingehender erläutert. Bei einem Beispiel funktioniert ein zweiten Schreibbefehl WR, der auf den Schreibbefehl WR folgt, ähnlich verglichen mit dem Schreibbefehl WR.
  • Bei einem beispielhaften Betrieb der Speichervorrichtung 300 der 3 kann ein Lesebefehl RD an die erste Speichervorrichtung 33 angelegt werden, nachdem ein Schreibbefehl WR an die erste Speichervorrichtung 33 angelegt werden kann. Die Speichervorrichtung 33 kann das Data-Strobe-Signal DQS in den zweiten Logik-Pegel (z. B. einen niedrigeren Logik-Pegel) mit einer Taktsignalflanke (beispielsweise eine ansteigende Flanke, abfallende Flanke usw.) in Anschluß an den Lesebefehl RD schalten, und kann das Data-Strobe-Signal DQS eine Burst-Länge (z. B. die Länge der Zeit, die zum Ausgeben der Daten in Reaktion auf den Lesebefehl RD nötig ist) toggeln. Die Speichervorrichtung 33 kann das Data-Strobe-Signal DQS nach Toggeln in den zweiten Logik-Pegel schalten.
  • Bei dem beispielhaften Betrieb des Speichersystems 300 der 3 kann ein Lesebefehl RD an die Speichervorrichtung 35 angelegt werden, nachdem der Lesebefehl BR an die Speichervorrichtung 33 angelegt worden ist. Die Speichervorrichtung 33 kann den Lesebefehl RD erfassen und das Data-Strobe-Signal DQS in den zweiten Logik-Pegel (z. B. einen niedrigeren Logik-Pegel) mit der nächsten Taktsignalflanke (beispielsweise eine ansteigende Flanke, eine fallende Flanke usw.) schalten. Die Speichervorrichtung 33 kann das Data-Strobe-Signal über die Burst-Länge toggeln und kann das Data-Strobe-Signal zurück in den zweiten Logik-Pegel (z. B. einen niedrigeren Logik-Pegel) nachdem Toggeln schalten.
  • Bei dem beispielhaften Betrieb der Speichervorrichtung 300 der 3 können vor einer Befehlsantwort (beispielsweise auf einen Lesebefehl, einen Schreibbefehl, usw.) die ersten und zweiten Speichervorrichtugen 33 und 35 in einem Pre-Charge-Standby-Zustand sein. In dem Pre-Charge-Standby-Zustand können die ersten und zweiten Speichervorrichtungen 33 und 35 ihre jeweiligen Data-Strobe-Signale in einen höheren Impedanzzustand schalten, um den Leistungsverbrauch zu verringern. Die Data-Strobe-Ausgangstreiber der ersten und zweiten Speichervorrichtungen 33 und 35 können hierfür ausgeschaltet werden. Der Pre-Charge-Standby-Zustand kann anzeigen, daß Wortleitungen, die mit den Speicherzellen in den Speichervorrichtungen 33 und 35 verbunden sind, deaktiviert sein können.
  • Während die zuvor beschriebene beispielhafte Ausführungsform der 3 ein Beispiel für ein Speichersystem darstellt, bei dem ein Punkt (z. B. Punkt A, der beispielsweise der Steuervorrichtung 31 entspricht) mit zwei Punkten (z. B. Punkten B und C, die hier beispielsweise den Speichervorrichtungen 33 und 35 entsprechen) darstellen kann, können andere beispielhafte Ausführungsformen der vorliegenden Erfindung andere Verhältnisse bezüglich der Punkt-zu-Punkt-Verbindungen benutzen. Beispielsweise kann eine Punkt-zu-Punkt-Verbindung aufgebaut werden (beispielsweise im Gegensatz zu einer Punkt-zu-Zweipunkt-Verbindung). Eine beispielhafte Ausführungsform der Punkt-zu-Punkt-Verbindung wird nachstehend eingehend unter Bezugnahme auf 4 beschrieben.
  • Des weiteren kann die in 3 gezeigte beispielhafte Ausführungsform eine beispielhafte Ausführungsform der vorliegenden Erfindung darstellen, wie sie für eine Speichervorrichtung in einem Speichersystem Verwendung findet. Jedoch können andere beispielhafte Ausführungsformen der vorliegenden Erfindung bei einer Speichersteuervorrichtung bzw. einem Memory Controller (beispielsweise der Memory Controller 31) implementiert werden.
  • 4 ist ein Blockdiagramm eines Speichersystems 400 gemäß einer anderen beispielhaften Ausführungsform der vorliegenden Erfindung. Das Speichersystem 400 kann eine Punkt-zu-Punkt-Verbindung enthalten.
  • Bei der beispielhaften Ausführungsform der 4 kann das Speichersystem 400 eine Speichervorrichtung 43, eine Speichersteuervorrichtung (memory controller) 41 zum Steuern der Speichervorrichtung 43, eine Datenbusleitung DQ, eine Data-Strobe-Busleitung DQS, eine Chip-Select-Signalbusleitung/CSa und eine Befehls-/Adress-Busleitung CMD/ADD enthalten.
  • Bei der beispielhaften Ausführungsform der 4 kann das Speichersystem 400 eine einzige Speichervorrichtung (z. B. die Speichervorrichtung 43) und eine einzige Chip-Select-Signalbusleitung (z. B. die Chip-Select-Signalbusleitung/CSa) enthalten. Die Speichervorrichtung 43 kann einen einzigen Chip-Select-Pin (z. B. den Chip-Select-Pin/CS0) im Gegensatz zu den Speichervorrichtungen 33 und 35 der 3 enthalten, welche zwei Chip-Select-Pins enthalten. Die Leistungsversorgungsspannung VDD kann an dem zweiten Chip-Select-Pin/CS1 mit dem ersten Logik-Pegel (z. B. einem höheren Logik-Pegel) (z. B. zum Deaktivieren des Signals) angelegt werden, falls die Speichersteuervorrichtung 31 der 3 die Speichersteuervorrichtung 41 der 4 versetzt, da der zweite Chip-Select-Pin/CS1 in der Speichersteuervorrichtung 31 enthalten sein kann, jedoch in dem Speichersystem 400 der 4 nicht benutzt werden muß.
  • Bei der beispielhaften Ausführungsform der 4 kann die Speichervorrichtung 43 ein Data-Strobe-Signal, welches Daten auf die Data-Busleitung DQ gibt, bzw. die Datenbusleitung DQ steuert, auf die Data-Strobe-Busleitung DQS aus. Die Speichervorrichtung 43 muß dabei im Anschluß an eine Flankenwechsel (z. B. eine ansteigende Flanke, eine fallende Flanke usw.) des Data-Strobe-Signals DQS das Data-Strobe-Signal DQS nicht mit einem höheren Impedanzzustand betreiben. Vielmehr kann die Speichervorrichtung 43 das Data-Strobe-Signal in den zweiten Logik-Pegel (z. B. einen niedrigeren Logik-Pegel) im Anschluß an eine Burst-Länge eines Lesevorgangs schalten. Somit muß der Data-Strobe-Ausganbetreiber in der Speichervorrichtung 43 das Data-Strobe-Signal DQS nicht in einen höheren Impedanzzustand schalten, nachdem Daten, die einer Burst-Länge entsprechen, ausgegeben worden sind, sondern kann vielmehr das Data-Strobe-Signal in den zweiten Logik-Pegel (z. B. einen niedrigeren Logik-Pegel) wechseln lassen bzw. schalten, bis die Speichervorrichtung 43 bestimmt, das Data-Strobe-Signal DQS in einen höheren Impedanzzustand zu schalten.
  • Ein beispielhafter Betrieb der Speichervorrichtung 400 der 4 wird im folgenden beschrieben.
  • Bei dem beispielhaften Betrieb der Speichervorrichtung 400 der 4 kann das Chip-Select-Signal/CSa auf den zweiten Logik-Pegel (z. B. ein niedriger Logik-Pegel) eingestellt werden und ein Lesebefehl RD kann über die Befehlsbusleitung CMD gesendet werden. Die Speichervorrichtung 43 kann den Lesebefehl RD empfangen und das Data-Strobe-Signal DQS in den zweiten Logik-Pegel mit dem nächsten Takt-Zyklus schalten. Die Speichervorrichtung 43 kann das Data-Strobe-Signal während einer Burst-Länge in Reaktion auf den Lesebefehl RD toggeln. Die Speichervorrichtung 43 kann das Data-Strobe-Signal nach diesem Toggeln in den zweiten Logik-Pegel zurückschalten.
  • Bei der beispielhaften Ausführungsform des Speichersystems 400 der 4 können zwei aufeinanderfolgende Lesebefehle RD an die Speichervorrichtung 43 angelegt werden. Nachdem der zweite von zwei aufeinanderfolgenden Lesebefehlen RD gesendet worden ist, kann die Speichervorrichtung 43 das Data-Strobe-Signal DQS in den zweiten Logik-Pegel schalten. Die Speichervorrichtung 43 kann in Reaktion auf den zweiten Lesebefehl RD nach einer CAS-Latenz das Data-Strobe-Signal während der Burst-Länge toggeln. Die Speichervorrichtung 43 kann nach dem Toggeln das Data-Strobe-Signal zurück in den zweiten Logik-Pegel schalten. Ein Zeit-Signal-Strichdiagramm, das das zuvor beschriebene beispielhafte Szenario darstellt, wird im folgenden unter Bezugnahme auf 5A eingehender erläutert.
  • Bei dem beispielhaften Betrieb der Speichervorrichtung 400 der 4 kann das Chip-Select-Signal/CSa auf den zweiten Logik-Pegel (z. B. einen niedrigeren Logik- Pegel) eingestellt werden und ein Lesebefehl RD kann an die Speichervorrichtung 43 gefolgt von einem Schreibbefehl WR angelegt werden. Die Speichervorrichtung 43 kann im Anschluß an den Schreibbefehl WR das Data-Strobe-Signal DQS in einen höheren Impedanzzustand bei einer Taktsignalflanke (z. B. einer fallenden Flanke, einer ansteigenden Flanke, usw.) schalten. Bei einem anderen Beispiel in dem zuvor beschriebenen Szenario, bei dem ein Schreibbefehl auf einen Lesebefehl folgt, kann die Speichersteuervorrichtung 41 das Data-Strobe-Signal DQS auf einem zweiten Logik-Pegel halten, so daß die Data-Strobe-Busleitung auf dem zweiten Logik-Pegel gehalten wird. Ein Zeit-Signal-Diagramm, das das zuvor beschriebene Szenario darstellt, wird im folgenden unter Bezugnahme auf 5B eingehend erläutert.
  • Bei dem beispielhaften Betrieb des Speichersystems 400 der 4 kann das Chip-Select-Signal/CSa auf den zweiten Logik-Pegel (z. B. einen niedrigeren Logik-Pegel) eingestellt werden und ein Schreibbefehl WR kann an die Speichervorrichtung 43 gefolgt von einem Lesebefehl RD angelegt werden. Die Speichervorrichtung 43 kann das Data-Strobe-Signal DQS einen Taktzyklus nach dem Lesebefehl RD in den zweiten Logik-Pegel schalten. Die Speichervorrichtung 43 kann das Data-Strobe-Signal während der Burst-Länge toggeln. Die Speichervorrichtung 43 kann nach dem Toggeln das Data-Strobe-Signal DQS zurück auf den zweiten Logik-Pegel schalten. Ein Zeit-Signal-Diagramm, das das zuvor beschriebene beispielhafte Szenario darstellt, wird im folgenden unter Bezugnahme auf die 5C eingehend erläutert.
  • Bei dem beispielhaften Betrieb des Speichersystems 400 der 4 kann die Speichervorrichtung 43 das Data-Strobe-Signal in einen höheren Impedanzzustand bei einem Pre-Charge-Standby-Zustand schalten. Somit kann der Data-Strobe-Ausgabetreiber in der Speichervorrichtung 43 in dem Pre-Charge-Standby-Zustand ausgeschaltet werden.
  • 5A bis 5C sind Zeit-Signal-Diagramme, die Reaktionen der Speichersysteme 300 und 400 der 3 und 4 gemäß einer anderen beispielhaften Ausführungsform der vorliegenden Erfindung darstellen. Bei den beispielhaften Ausführungsformen der 5A bis 5C kann eine Burst-Länge BL 4 und eine CAS-Latenz CL 3 (Takte) betragen. 5A kann repräsentativ für die zuvor beschriebene Bedingung (z. B. bezüglich entweder des Speichersystems 300 der 3 oder des Speichersystems 400 der 4) sein, bei dem zwei aufeinander folgende Lesebefehle von zumindest einer Speichervorrichtung des Speichersystems 300/400 empfangen werden können. 5B kann repräsentativ für die zuvor beschriebene Bedingung (z. B. bezüglich entweder des Speichersystems 300 der 3 oder des Speichersystems 400 der 4) sein, bei dem ein Lesebefehl, der von einem Schreibbefehl gefolgt ist, durch zumindest einen der Speichervorrichtungen der Speichersysteme 300/400 empfangen werden kann. 5C kann repräsentativ für die zuvor beschriebene Bedingung (z. B. unter Bezugnahme auf entweder das Speichersystem 300 der 3 oder des Speichersystems 400 der 4) sein, bei dem zwei aufeinanderfolgende Schreibbefehle durch die zumindest eine Speichervorrichtung der Speichersysteme 300/400 empfangen werden können.
  • 6 zeigt ein Blockdiagramm, das eine Speichervorrichtung 600 gemäß einer anderen beispielhaften Ausführungsform der vorliegenden Erfindung darstellt. Die Speichervorrichtung 600 kann ein Beispiel für die Speichervorrichtung 43 in 4 sein.
  • Bei der beispielhaften Ausführungsform der 6 kann die Speichervorrichtung 600 eine Speicherzelle 61, einen Datenausgabepuffer 62, der aus dem Speicherzellenarray 61 ausgelesene Daten ausgibt, ein Data-Strobe-Ausgabepuffer 63, der ein Data-Strobe-Signal DQS ausgibt, ein Data-Strobe-Signal-Mustergenerator 64, der ein Muster des Data-Strobe-Signals DQS erzeugt, sowie einen Befehls-Decoder 65 enthalten. Die Speichervorrichtung 600 kann ferner einen Chip-Select-Pin/CS0, Befehlseingabepins/RAS/CAS und /WE, einen Takt-Freigabe-Pin/CS0 und einen Takt-Eingabe-Pin CK enthalten.
  • Bei der beispielhaften Ausführung kann der Befehls-Decoder 65 einen Befehl über die Befehlseingabe-Pins/RAS/CAS und /WE empfangen. Der Befehls-Decoder 65 kann den Befehl decodieren. Der Datenausgabepuffer 62, der Data-Strobe-Ausgabepuffer 63 und der DQS-Mustergenerator 64 können in Reaktion auf den decodierten Befehl gesteuert werden, falls eine Signaleingabe an dem Chip-Select-Pin/CS0 auf den zweiten Logik-Pegel (z. B. einen niedrigeren Logikpegel) eingestellt ist. Wenn beispielsweise die Signaleingabe an den Chip-Select-Pin/CS0 auf den zweiten Logik-Pegel eingestellt ist und ein Lesebefehl RD über die Befehlseingabe-Pins/RAS/CAS und /WE eingegeben wird bzw. angelegt ist, kann der Befehls-Decoder 65 den Data-Strobe-Ausgabepuffer 63 mit dem auf dem Lesebefehl RD folgenden Taktzyklus freigegeben bzw. aktivieren (z. B. durch Umschalten in den ersten Logik-Pegel), um das Data-Strobe-Signal DQS auf den zweiten Logik-Pegel zu schalten. Der DQS-Mustergenerator 64 kann ein Datenmuster, das in Reaktion auf die Burst-Länge des getoggelt, zu dem Data-Strobe-Ausgabepuffer 63 hin ausgeben. Der Data-Strobe-Ausgabepuffer 63 kann ein Data-Strobe-Signal DQS entsprechend zu dem Umschaltmuster (toggling pattern) ausgeben. Der Data-Strobe-Ausgabepuffer 63 muß das Data-Strobe-Signal nach dem Toggeln nicht in einen höheren Impedanzzustand schalten, sondern kann vielmehr das Data-Strobe-Signal DQS nach der letzten Flanke des Toggelns in den zweiten Logik-Pegelzustand schalten.
  • Falls bei der beispielhaften Ausführungsform der 6 zwei aufeinanderfolgende Lesebefehle RD durch die Speichervorrichtung 643 empfangen worden sind, kann der Befehls-Decoder 65 den Data-Strobe-Ausgabepuffer so steuern, daß das Data-Strobe-Signal DQS in den zweiten Logik-Pegel (z. B. einem niedrigeren Logik-Pegel) schaltet. Der DQS-Mustergenerator 64 kann ein Toggle-Muster in Reaktion auf die Burst-Länge des letzteren der zwei Lesebefehle zu den Data-Strobe-Ausgabepuffer 63 hin ausgeben. Der Data-Strobe-Ausgabepuffer 63 kann ein Data-Strobe-Signal DQS entsprechend dem Toggle-Muster ausgeben. Der Data-Strobe-Ausgabepuffer 63 muß dabei nach dem Toggeln das Data-Strobe-Signal nicht in einen höheren Impedanzzustand schalten, sondern vielmehr das Data-Strobe-Signal in den zweiten Logik-Pegel (z. B. einen niedrigeren Logik-Pegel) schalten.
  • Wenn bei der beispielhaften Ausführungsform der 6 ein Signal an den Chip-Select-Pin/CS0 auf den zweiten Logik-Pegel eingestellt wird (z. B. einen niedrigeren Logik-Pegel) und ein Schreibbefehl WR auf einen Lesebefehl folgt, kann der Befehls-Decoder 65 den Data-Strobe-Ausgabepuffer 63 so steuern, daß das Data-Strobe-Sig nal DQS mit der auf den Schreibbefehl folgenden Taktsignalflanke in einen höheren Impedanzzustand schaltet. Der Data-Strobe-Ausgabepuffer 63 kann dadurch ausgeschaltet werden.
  • Wenn bei der beispielhaften Ausführungsform der 6 ein Signal, das an den Chip-Select-Pin/CS0 angelegt wird, auf den zweiten Logik-Pegel (z. B. den niedrigeren Logik-Pegel) eingestellt wird und ein Schreibbefehl WR von einem Lesebefehl RD gefolgt wird, kann der Befehls-Decoder 65 den Data-Strobe-Ausgabepuffer 63 derart steuern, daß das Data-Strobe-Signal DQS bei den auf den Lesebefehl RD folgenden Taktzyklus in den zweiten Logik-Pegel (z. B. einen niedrigeren Logik-Pegel) schaltet.
  • Bei der beispielhaften Ausführungsform der 6 kann in einem Pre-Charge-Standby-Zustand der Befehls-Decoder 65 den Data-Strobe-Ausgabepuffer 63 derart steuern, daß das Data-Strobe-Signal DQS in einen höheren Impedanzzustand schaltet.
  • 7 zeigt ein Blockdiagramm, das eine Speichervorrichtung 700 gemäß einer anderen beispielhaften Ausführungsform der vorliegenden Erfindung zeigt. In einem Beispiel kann die Speichervorrichtung 700 ein Beispiel für zumindest eine der Speichervorrichtung 33 und der Speichervorrichtung 35 der 3 sein.
  • Bei der beispielhaften Ausführungsform der 7 kann die Speichervorrichtung 700 eine Speicherzelle 71, einen Daten Ausgabepuffer 72 zum Puffer und Ausgeben der aus dem Speicherzellen-Array 71 gelesenen Daten, einen Data-Strobe-Ausgabepuffer 73 zum Puffern und Ausgeben des Data-Strobe-Signals DQS, einen Data-Strobe-Signalmustergenerator 74 zum Erzeugen eines Musters des Data-Strobe-Signals DQS und einen Befehls-Decoder 75 enthalten. Die Speichervorrichtung 700 kann ferner einen ersten Chip-Select-Pin/CS0, einen zweiten Chip-Select-Pin/CS1, Befehlseingabe-Pins/RAS, /CAS und /WE, einen Takt-Freigabe-Pin/CS0 und einen Takt-Eingabe-Pin CK enthalten.
  • Bei der beispielhaften Ausführungsform der 7 kann der Befehls-Decoder 75 einen Befehl an dem Befehlseingabe-Pins/RAS, /CAS und /WE als Befehl interpretieren, der für die Ausführung durch die Speichervorrichtung 700 gedacht ist und kann den Befehl empfangen, wenn eine Signaleingabe an den ersten Chip-Select-Pin/CS0 auf den zweiten Logik-Pegel (z. B. einen niedrigeren Logik-Pegel) eingestellt ist und ein Signaleingang an dem zweiten Chip-Select-Pin/CS1 auf den ersten Logik-Pegel (einen höheren Logik-Pegel) eingestellt ist. Der Befehls-Decoder 75 kann die empfangenen Befehle decodieren und kann den Datenausgabepuffer 72, den Data-Strobe-Ausgabepuffer 73 und den DQS-Mustergenerator 74 auf der Grundlage des decodierten Befehls steuern.
  • Wenn bei der beispielhaften Ausführungsform der 7 die Signaleingabe an dem ersten Chip-Select-Pin/CS0 auf den ersten Logik-Pegel (z. B. für einen höheren Logik-Pegel) eingestellt ist und die Signaleingabe an den zweiten Chip-Select-Pin/CS1 auf den zweiten Logik-Pegel (z. B. einen niedrigeren Logik-Pegel) eingestellt ist, kann der Befehls-Decoder 75 eine Befehlseingabe über die Befehlseingabe-Pins/RAS, /CAS und /WE als für die andere Speichervorrichtung als die Speichervorrichtung 700 bestimmt interpretiert werden (z. B. für die Speichervorrichtung 33 falls die Speichervorrichtung 700 als repräsentativ für die Speichervorrichtung 35 gedacht sein sollte, usw.) und empfängt als solche keinen Befehl.
  • Wenn bei der beispielhaften Ausführungsform der 7 eine Signaleingabe an den ersten Chip-Select-Pin/CS0 auf den zweiten Logik-Pegel (z. B. einen niedrigeren Logik-Pegel) eingestellt ist, eine Signalangabe an den zweiten Chip-Select-Pin/CS1 auf den ersten Logik-Pegel (z. B. einen höheren Logik-Pegel) eingestellt ist und ein Lesebefehl RD über die Befehlseingabe-Pins/RAS, /CAS und /WE eingegeben wird, kann der Befehls-Decoder 75 den Data-Strobe-Ausgabepuffer 73 derart steuern, daß das Data-Strobe-Signal DQS bei einem auf den Lesebefehl RD folgenden Taktzyklus in den zweiten Logik-Pegel (z. B. einen niedrigeren Logik-Pegel) schaltet. Der DQS-Mustergenerator 74 kann ein Toggling-Muster entsprechend der Burst-Länge des Lesebefehls RD an den Data-Strobe-Ausgabepuffer 73 ausgeben. Der Data-Strobe-Ausgabepuffer 73 kann ein Data-Strobe-Signal entsprechend dem Toggling-Muster ausgeben. Der Data- Strobe-Ausgabepuffer 73 kann das Data-Strobe-Signal nach dem Umschalten (toggling) des Data-Strobe-Signals in den zweiten Logik-Pegel (z. B. einen niedrigeren Logik-Pegel) schalten (z. B. können nach dem Lesen Daten während der Burst-Länge ausgegeben werden).
  • Falls bei der beispielhaften Ausführungsform der 7 zwei aufeinanderfolgende Lesebefehle RD an der Speichervorrichtung 700 vorgesehen werden, kann der Befehls-Decoder 75 den Data-Strobe-Ausgabepuffer 73 derart steuern, daß das Data-Strobe-Signal in den zweiten Logik-Pegel (z. B. einen niedrigeren Logik-Pegel) schaltet.
  • Falls bei der beispielhaften Ausführungsform der 7 ein erster Lesebefehl RD über die Befehlseingabe-Pins/RAS, /CAS und /WE eingegeben wird und eine Signaleingabe an den ersten Chip-Select-Pin/CS0 auf den ersten Logik-Pegel (z. B. einen höheren Logik-Pegel) eingestellt wird und eine Signaleingabe an den zweiten Chip-Select-Pin/CS1 auf den zweiten Logik-Pegel (z. B. einen niedrigeren Logik-Pegel) eingestellt wird, so daß der zweite Lesebefehl RD an der anderen Speichervorrichtung (z. B. einer anderen als der Speichervorrichtung 700) eingegeben wird, kann der Befehls-Decoder 75 den zweiten Lesebefehl RD erfassen und kann den Data-Strobe-Ausgabepuffer 73 derart steuern, daß das Data-Strobe-Signal DQS in den höheren Impedanzzustand bei einer auf den zweiten Lesebefehl RD folgenden Taktsignalflanke schaltet.
  • Falls bei der beispielhaften Ausführungsform der 7 ein Lesebefehl RD von einem Schreibbefehl WR gefolgt wird, kann der Befehls-Decoder 75 den Data-Strobe-Ausgabepuffer 73 derart steuern, daß das Data-Strobe-Signal DQS bei einer auf den Schreibbefehl WR folgenden Taktsignalflanke (z. B. einer ansteigenden Flanke, einer fallenden Flanke, usw.) in den höheren Impedanzzustand schaltet.
  • Falls bei der beispielhaften Ausführungsform der 7 ein Lesebefehl RD über die Befehlseingabe-Pins/RAS, /CAS und /WE eingegeben wird, eine Signaleingabe an dem ersten Chip-Select-Pin/CS0 auf den ersten Logik-Pegel (z. B. einen höheren Logik-Pegel) eingestellt wird und eine Signaleingabe an dem zweiten Chip-Select-Pin/CS1 auf den zweiten Logik-Pegel (z. B. einen niedrigeren Logik-Pegel) eingestellt wird, so daß ein Schreibbefehl WR zu der anderen Schreibvorrichtung eingegeben wird (z. B. einer anderen als der Speichervorrichtung 700), kann der Befehls-Decoder 75 den Schreibbefehl WR erfassen und kann den Data-Strobe-Ausgabepuffer 73 derart steuern, daß das Data-Strobe-Signal DQS bei der auf den Schreibbefehl WR folgenden Taktsignalflanke (z. B. einer ansteigenden Flanke, eine fallende Flanke, usw.) in den höheren Impedanzzustand schaltet.
  • Falls bei der beispielhaften Ausführungsform der 7 ein Schreibbefehl WR von einem Lesebefehl RD gefolgt ist, kann der Befehls-Decoder 75 den Data-Strobe-Ausgabepuffer 73 derart steuern, daß das Data-Strobe-Signal DQS im Anschluß an den Lesebefehl RD (z. B. einen Taktzyklus nach dem Lesebefehl RD, sofort nach dem Lesebefehl RD, usw.) in den zweiten Logik-Pegel (z. B. einen niedrigeren Logikpegel) schaltet.
  • Falls bei der beispielhaften Ausführungsform der 7 ein Schreibbefehl WR über die Befehlseingabe-Pins/RAS, /CAS und /WE eingegeben wird, eine Signaleingabe an den ersten Chip-Select-Pin/CS0 auf den ersten Logik-Pegel (z. B. einen höheren Logik-Pegel) eingestellt wird und eine Signaleingabe an dem zweiten Chip-Select-Pin/CS1 auf den zweiten Logik-Pegel (z. B. einen niedrigeren Logik-Pegel) eingestellt wird, so daß ein Lesebefehl RD an eine andere Speichervorrichtung (z. B. einer anderen als der Speichervorrichtung 700) eingegeben wird, kann der Befehls-Decoder 75 den Lesebefehl RD erfassen und kann den Data-Strobe-Ausgabepuffer 73 derart steuern, daß das Data-Strobe-Signal DQS bei einer auf den Lesebefehl folgenden Taktsignalflanke (z. B. einer ansteigenden Flanke, einer fallenden Flanke usw.) in den höheren Impedanzzustand schaltet.
  • Falls bei der beispielhaften Ausführungsform der 7 ein Schreibbefehl WR von einem Lesebefehl RD gefolgt ist, kann der Befehls-Decoder 75 den Data-Strobe-Ausgabepuffer 73 derart steuern, daß das Data-Strobe-Signal DQS nach dem Schreibbe fehl WR (z. B. mit einem nächsten Taktzyklus nach dem Schreibbefehl WR) in den höheren Impedanzzustand schaltet.
  • Falls bei einer beispielhaften Ausführungsform der 7 ein erster Schreibbefehl WR über die Befehlseingabe-Pins/RAS, /CAS und /WE eingegeben wird, eine erste Signaleingabe an den ersten Chip-Select-Pin/CS0 auf den ersten Logik-Pegel (z. B. einen höheren Logik-Pegel) eingestellt wird und eine Signaleingabe an den zweiten Chip-Select-Pin/CS1 auf den zweiten Logik-Pegel (z. B. einen niedrigeren Logik-Pegel) eingestellt wird, so daß ein zweiten Schreibbefehl WR an die andere Speichervorrichtung eingegeben bzw. angelegt wird, kann der Befehls-Decoder 75 den zweiten Schreibbefehl erfassen und kann den Data-Strobe-Ausgabepuffer 73 derart steuern, daß das Data-Strobe-Signal DQS bei einer auf den zweiten Schreibbefehl folgenden Taktsignalflanke (z. B. eine ansteigende Flanke, eine fallende Flanke usw.) in den höheren Impedanzustand schalten.
  • Bei anderen beispielhaften Ausführungsformen der vorliegenden Erfindung können die in den 6 bzw. 7 dargestellten Speichervorrichtungen 600 und 700 eine Verzögerungsschleifen-Schaltung (DLL-Schaltung) (nicht gezeigt) enthalten, um die Ausgabedaten DQ mit dem Taktsignal CK zu synchronisieren. Falls die Speichervorrichtungen 600 und 700 die Ausgabedaten DQ mit dem Taktsignal CK synchronisieren und synchronisierte Ausgabedaten DQ ausgeben, kann eine Speichersteuervorrichtung (z. B. die Speichersteuervorrichtung 31 der 3, die Speichersteuervorrichtung 41 der Figur, usw.) eine Ankunftszeit für die synchronisierten Ausgabedaten an der Speichersteuervorrichtung mit einer erhöhten Genauigkeit und/oder Stabilität abschätzen bzw. bestimmen. Bei einer alternativen beispielhaften Ausführungsform der vorliegenden Erfindung enthalten die Speichervorrichtungen 600 und 700 keine DLL-Schaltung. Bei einem Beispiel, bei dem die Speichervorrichtung 600 und 700 eine DLL-Schaltung enthält, kann eine Preamble-Zeitdauer erhöht sein und/oder das Data-Strobe-Signal kann auf dem zweiten Logik-Pegel (z. B. einen niedrigeren Logik-Pegel) ununterbrochen gehalten werden, so daß ein Empfänger, der zum Betrieb mit der Speichersteuervorrichtung konfiguriert ist, eine gültige Daten-Strobe-Toggle erfassen kann.
  • 8 ist ein Blockdiagramm, das eine Speichersteuervorrichtung 800 gemäß einer anderen Ausführungsform der vorliegenden Erfindung darstellt. In einem Beispiel kann die Speichersteuervorrichtung (memory controller) 800 zum Kommunizieren (z. B. Empfangen von Lesedaten) mit einer nicht in 8 dargestellten Speichervorrichtung (z. B. Speichervorrichtung 33, 35, 43, 600, 700 usw.), die keine DLL-Schaltung enthält, konfiguriert sein.
  • Bei der beispielhaften Ausführungsform der 8 kann die Speichersteuervorrichtung 800 einen Dateneingabepuffer 81, einen Data-Strobe-Einganbspuffer 82, einen Taktpuffer 83, einen Steuersignalgenerator 84, einen Taktgenerator 85, eine Vielzahl von Daten-Latch-Schaltungen 86 und 88 für ungerade Bits, eine Vielzahl von Daten-Latch-Schaltungen 87 und 89 für gerade Bits, eine Schalteinheit 90 und interne Daten-Latch-Schaltungen 91 und 92 enthalten.
  • Bei der beispielhaften Ausführungsform der 8 kann der Dateneingabepuffer 81 Daten DIN, die auf einer Referenzspannung VREF basieren bzw. mit dieser verglichen werden, empfangen und Puffern. Der Data-Strobe-Eingabepuffer 82 kann das Data-Strobe-Signal DQS, welches die Daten DIN abtasten (to strobe) kann, basierend auf der Referenzspannung VREF empfangen und Puffern. Der Taktpuffer 83 kann das Taktsignal CK basierend auf der Referenzspannung VREF empfangen und Puffern.
  • Bei der beispielhaften Ausführungsform der 8 kann der Steuersignalgenerator 84 einen Impulsgenerator 841, der ein Eingabesignal des Data-Strobe-Eingabepuffers 82 empfängt, und einen Ringzähler 842 enthalten, der auf ein Ausgangssignal des Impulsgenerators 841 reagiert. Der Impulsgenerator 841 kann ein Latch-Taktsignal LCK erzeugen, welches mit dem Ausgabesignal des Data-Strobe-Eingabepuffers 82 übereinstimmt. Der Ringzähler 842 kann Übergänge bzw. Schaltungen (z. B. zwischen dem ersten Logik-Pegel und dem zweiten Logik-Pegel) des Latch-Taktsignals LCK zählen, um Signale EN0, EN1, EN2 und EN3 zu erzeugen, welche die Latch-Schaltungen 86, 87, 88 und 89 aktivieren bzw. freigeben. Der Ringzähler 842 kann eine Vielzahl von Freigabesignalen EN0 und EN2 für ungerade Bits in Reaktion auf die ersten Flanken (z. B. ansteigende Flanken, fallende Flanken usw.) des Latch-Taktsignals LCK sowie eine Vielzahl von Freigabesignalen EN1 und EN3 für gerade Bits in Reaktion auf zweite Flanken (z. B. fallende Flanken, ansteigende Flanken usw.) des Latch-Taktsignals LCK erzeugen.
  • Bei der beispielhaften Ausführungsform der 8 können die Freigabesignale EN0, EN1, EN2 und EN3 auch den ersten Logik-Pegel (z. B. einen höheren Logik-Pegel) eingestellt werden, um die Latch-Schaltungen 86, 87, 88 und 89 freizugeben. Das Freigabesignal EN0 kann nach einer ersten ansteigenden Flanke des Latch-Taktsignals LCK gesperrt werden, nach einer zweiten ansteigenden Flanke des Latch-Taktsignals LCK freigegeben werden und wiederum nach einer dritten ansteigenden Flanke des Latch-Taktsignals LCK gesperrt werden. Das Freigabesignal EN1 kann nach einer ersten fallenden Flanke des Latch-Taktsignals LCK gesperrt werden, nach einer zweiten fallenden Flanke des Latch-Taktsignals LCK freigegeben werden und nach einer dritten fallenden Flanke des Latch-Taktsignals LCK wiederum gesperrt werden. Das Freigabesignal EN2 kann nach der zweiten ansteigenden Flanke des Latch-Taktsignals LCK gesperrt werden, nach der dritten ansteigenden Flanke des Latch-Taktsignals LCK freigegeben werden und nach der vierten ansteigenden Flanke des Taktsignals LCK wiederum gesperrt werden. Das Freigabesignal NE3 kann nach der zweiten fallenden Flanke des Latch-Taktsignals LCK gesperrt werden, nach der dritten fallenden Flanke des Latch-Taktsignals LCK freigegeben werden, und nach der vierten fallenden Flanke des Latch-Taktsignals LCK wiederum gesperrt werden.
  • Bei der beispielhaften Ausführungsform der 8 kann der Taktgenerator 85 ein gepuffertes Taktsignal (durch den Taktpuffer 83 gepuffert) zum Erzeugen von ersten und zweiten internen Taktsignalen CKS0 bzw. CKS1 empfangen. Die erste Latch-Schaltung 86 für ungerade Bits kann in Reaktion auf das Freigabesignal EN0 für ungerade Bits freigegeben werden. Die erste Latch-Schaltung 86 für ungerade Bits kann ein erstes Datum (z. B. ein erstes ungerades Bit), das durch den Dateneingabepuffer 81 gepuffert worden ist, in Reaktion auf das Latch-Taktsignal LCK empfangen und halten bzw. zwischenspeichern. Die erste Latch-Schaltung 86 für ungerade Bits kann ein erstes Flip-Flop 861 enthalten, welches durch das Freigabesignal EN0 für ungerade Bits freigegeben bzw. aktiviert wird und welches das erste Datum in Reaktion auf eine Flanke (z. B. eine ansteigende Flanke) des Latch-Taktsignals LCK zwischenspeichern kann, sowie ein zweites Flip-Flop 862, welches ein Ausgabesignal des ersten Flip-Flops 861 in Reaktion auf eine Flanke (z. B. eine fallende Flanke) des Latch-Taktsignals LCK halten bzw. zwischenspeichern kann.
  • Bei der beispielhaften Ausführungsform der 8 kann die erste Latch-Schaltung 87 für gerade Bits in Reaktion auf das Freigabesignal EN1 für gerade Bits freigegeben bzw. aktiviert werden. Die erste Latch-Schaltung 87 für gerade Bits kann ein zweites Datum (z. B. ein erstes gerades Bit), das in dem Dateneingabepuffer 81 gespeichert ist, in Reaktion auf eine Flanke (z. B. ein fallende Flanke des Latch-Taktsignals LCK empfangen und zwischenspeichern. Bei einem Beispiel kann die erste Latch-Schaltung für gerade Bits 87 ein Flip-Flop enthalten.
  • Bei der beispielhaften Ausführungsform der 8 kann die zweite Latch-Schaltung 88 für ungerade Bits in Reaktion auf das Freigabesignal EN2 für ungerade Bits freigegeben bzw. aktiviert werden. Die zweite Latch-Schaltung 88 für ungerade Bits 88 kann ein drittes Datum (z. B. ein zweites ungerades Bit), das in dem Dateneingabepuffer 81 gepuffert worden ist, in Reaktion auf das Latch-Taktsignal LCK empfangen und zwischenspeichern. Die zweite Latch-Schaltung 88 für ungerade Bits 88 kann ein erstes Flip-Flop 881 enthalten, welches durch das Freigabesignal EN2 für ungerade Bits freigegeben bzw. aktiviert werden kann, sowie das dritte Datum (z. B. das zweite ungerade Bit) in Reaktion auf eine Flanke (z. B. eine ansteigende Flanke) des Latch-Taktsignals LCK halten bzw. zwischenspeichern kann. Die zweite Latch-Schaltung 88 für ungerade Bits kann ferner ein zweites Flip-Flop 882 enthalten, das ein Ausgangssignal des ersten Flip-Flops 881 in Reaktion auf eine Flanke (z. B. eine fallende Flanke) des Latch-Taktsignals LCK zwischenspeichern kann.
  • Bei der beispielhaften Ausführungsform der 8 kann die zweite Latch-Schaltung 89 für gerade Bits in Reaktion auf das Freigabesignal EN3 für gerade Bits freigegeben bzw. aktiviert werden. die zweite Latch-Schaltung für gerade Bits 89 kann ein viertes Datum (z. B. ein zweites gerades Bit), das in dem Dateneingabepuffer 81 gepuffert worden ist, in Reaktion auf eine Flanke (z. B. eine fallende Flanke) des Latch-Taktsignals LCK empfangen und zwischenspeichern. Bei einem Beispiel kann die zweite Latch-Schaltung für gerade Bits 89 ein Flip-Flop enthalten.
  • Bei der beispielhaften Ausführungsform der 8 kann die Schalteinheit 90 ungerade Daten (z. B. ungerade Bits), die in dem Latch-Schaltungen für ungerade Bits 86 und 88 gehalten werden, sowie gerade Daten (z. B. gerade Bits), die in den Latch-Schaltungen für gerade Bits 87 und 89 gehalten werden, in die internen Daten-Latch-Schaltungen 91 und 92 in Reaktion auf die ersten und zweiten internen Taktsignale CKS0 und CKS1 übertragen werden. Die Schalteinheit 90 kann erste, zweite, dritte und vierte Schalter 901, 902, 903 und 904 enthalten. Der erste Schalter 901 kann das erste Datum (z. B. das erste ungerade Bit), das in der ersten Latch-Schaltung für ungerade Bits 86 gehalten wird, in die interne Daten-Latch-Schaltung 91 in Reaktion auf das erste interne Taktsignal CKS0 übertragen. Der zweite Schalter 902 kann das zweite Datum (z. B. das erste gerade Bit), das in der ersten Latch-Schaltung für gerade Bits 87 gehalten wird, in die interne Daten-Latch-Schaltung 91 in Reaktion auf das erste interne Taktsignal CKS0 übertragen. Der dritte Schalter 903 kann das dritte Datum (z. B. das zweite ungerade Bit), das in der zweiten Latch-Schaltung für ungerade Bits 88 gehalten wird, in die interne Daten-Latch-Schaltung 92 in Reaktion auf das zweite interne Taktsignal CKS1 übertragen. Der vierte Schalter 904 kann das vierte Datum (z. B. das zweite gerade Bit), das in der zweiten Latch-Schaltung für gerade Bits 89 gehalten wird, in die interne Daten-Latch-Schaltung 92 in Reaktion auf das zweite interne Taktsignal CKS1 übertragen.
  • Bei der beispielhaften Ausführungsform der 8 kann die interne Daten-Latch-Schaltung 91 das übertragene erste Datum (z. B. das erste ungerade Bit) und das übertragene zweite Datum (das erste gerade Bit) halten bzw. zwischenspeichern. In ähnlicher Weise kann die interne Daten-Latch-Schaltung 92 das übertragene dritte Datum (z. B. das zweite ungerade Bit) und das übertragene vierte Datum (z. B. das zweite gerade Bit) halten bzw. zwischenspeichern.
  • 9 stellt ein Zeit-Signal-Diagramm für die Speichersteuervorrichtung 800 der 8 gemäß einer anderen beispielhaften Ausführungsform der vorliegenden Erfindung dar. Das Zeit-Signal-Diagramm der 9 kann ein Beispiel darstellen, bei dem ein Empfänger CTRL der Speichersteuervorrichtung 800 Daten empfangen kann, die aus einer nicht näher dargestellten Speichervorrichtung (z. B. einem DRAM) gelesen worden sind. Bei 9 wird angenommen, daß die CAS-Latenz CL drei Taktzyklen beträgt und eine Burst-Länge BL acht Taktzyklen.
  • Bei den beispielhaften Ausführungsformen der 8 und 9 kann ein Wert tSAC(max) eine maximale Takt-zu-Ausgabe-Verzögerung und tSAC(min) eine minimale Takt-zu-Ausgabe-Verzögerung darstellen. Ein Intervall TWIN kann einen tSAC-Änderungsintervall (z. B. eine Differenz zwischen dem Wert tSAC(max) und dem Wert tSAC(min)) darstellen. Eine Ausbreitungszeit TPD kann eine Ausbreitungszeit bezeichnen, während derer Daten von einer Speichervorrichtung (z. B. Speichervorrichtung 33, 35, 43, 600, 700 usw.) zu der Speichersteuervorrichtung 800 übertragen werden. DQS1 kann eine verzögerte Data-Strobe-Signal-DQS-Ausgabe von der Speichervorrichtung bezeichnen, und an der Speichersteuervorrichtung 800 bei tSAC(max) empfangen werden. DQS2 kann die verzögerte Data-Strobe-Signal-DQS-Ausgabe von der Speichervorrichtung bezeichnen und wird an der Speichersteuervorrichtung 800 bei tSAC(min) empfangen. Bei einem Beispiel können DQS1 und DQS2 phasenverschobene Signale sein (z. B. mit einer Phasendifferenz von 90°), so daß die Data-Strobe-Signal-DQS-Ausgabe von der Speichervorrichtung um die Ausbreitungszeit TPD, beispielsweise auf einem Motherboard, unter den Bedingungen von tSAC(max) und tSAC(min) verzögert sein kann und der Speichersteuervorrichtung 800 kann dadurch die Strobe-Daten einstellen.
  • Bei den beispielhaften Ausführungsformen der 8 und 9 kann die Speichersteuervorrichtung 800 eine Ankunftszeit (z. B. korrespondierend zu drei Taktzyklen plus der Ausbreitungszeit TPD) für die Datenausgabe von der Speichervorrichtung (z. B. der Speichervorrichtung 33, 35, 43, 600, 700, usw.), die an der Speichersteuervorrichtung 800 empfangen wird, abschätzen bzw. bestimmen. Somit kann die Speichersteuervorrichtung 800 der 8, wie in 9 dargestellt, abschätzen, daß die Daten zu einer Schätzzeit T4 eingegeben werden. Jedoch kann die Datenankunftszeit weiterhin auf dem Intervall TWIN (z. B. einer Differenz zwischen dem Wert tSAC(max) und dem Wert tSAC(min) für die Speichervorrichtung basiert sein.
  • Bei den beispielhaften Ausführungsformen der 8 und 9 können die Freigabesignale EN0, EN1, EN2 und EN3 die Latch-Schaltungen 86, 87, 88 bzw. 89 basierend auf DQS1 der tSAC(max) in 9 freigeben. Das Freigabesignal EN0 kann gesperrt werden, nachdem das erste Flip-Flop 861 der ersten Latch-Schaltung für ungerade Bits 86 das erste Datum (z. B. das erste ungerade Bit) empfangen hat und kann das erste Datum bei der ersten ansteigenden Flanke von DQS1 halten. Das Freigabesignal EN1 kann gesperrt werden, nachdem das Flip-Flop der ersten Latch-Schaltung für gerade Bits 87 das zweite Datum (z. B. das erste gerade Bit) empfangen hat und das zweite Datum bei der ersten fallenden Flanke von DQS1 gehalten hat. Das Freigabesignal EN2 kann gesperrt werden, nachdem das erste Flip-Flop 881 der zweiten Latch-Schaltung für ungerade Bits 88 das dritte Datum (z. B. das zweite ungerade Bit) empfangen hat) und das dritte Datum bei der zweiten ansteigenden Flanke von DQS1 gehalten hat. Das Freigabesignal EN3 kann gesperrt werden, nachdem das Flip-Flop der zweiten Latch-Schaltung für gerade Bits 89 das vierte Datum (z. B. das zweite gerade Bit) empfangen hat und kann das vierte Datum bei der zweiten ansteigenden Flanke von DQS1 halten.
  • Bei der beispielhaften Ausführungsform der 8 und 9 kann das zweite Flip-Flop 862 der ersten Latch-Schaltung für ungerade Bits 86 das erste Datum (z. B. das erste ungerade Bit), das von dem ersten Flip-Flop 861 empfangen worden ist, halten bzw. zwischenspeichern. Das zweite Flip-Flop 882 der zweiten Latch-Schaltung für ungerade Bits 88 kann das dritte Datum (z. B. das zweite ungerade Bit), das von dem ersten Flip-Flop 881 empfangen worden ist, halten bzw. zwischenspeichern.
  • Bei der beispielhaften Ausführungsform der 8 und 9 kann das erste interne Taktsignal CKS0 freigegeben bzw. aktiviert werden, um die Daten, die in der ersten Latch-Schaltung für ungerade Bits 86 und der ersten Latch-Schaltung für gerade Bits 87 gehalten werden, zu der ersten internen Data-Latch-Schaltung 91 zu übertragen. Bei einem Beispiel kann eine Zeit bzw. ein Zeitpunkt, wenn ein erstes internes Taktsignal CKS0 aktiviert worden ist, zumindest hinter der ersten fallenden Flanke von DQS1 hinterherhinken (to lag), und in anderen Beispielen kann die Zeit bzw. der Zeitpunkt, wenn das erste interne Taktsignal CKS0 aktiviert wird, der zweiten fallenden Flanke, der dritten fallenden Flanke usw., hinterherhinken, da das erste interne Taktsignal CKS0 aktiviert werden kann, nachdem die Daten in dem zweiten Flip-Flop 862 der ersten Latch-Schaltung für ungerade Bits 86 und der ersten Latch-Schaltung für gerade Bits 87 gehalten worden sind.
  • Falls bei den beispielhaften Ausführungsformen der 8 und 9 die Speichersteuervorrichtung 800 Daten basierend auf DQS2 (z. B. tSAC(min)) empfängt, können Freigabesignale EN0, EN1, EN2 und EN3 wie vorhergehend unter Bezugnahme auf 8 beschrieben erzeugt werden. Jedoch im Unterschied zu der zuvor gegebenen Beschreibung kann das erste interne Taktsignal CKS0 zumindest der dritten fallenden Flanke von DQS2 vorauseilen, da das erste Datum (z. B. das erste ungerade Bit) und das zweite Datum (z. B. das erste gerade Bit) zu der ersten internen Daten-Latch-Schaltung 91 übertragen worden sein können, wenn das erste interne Taktsignal CKS0 aktiviert worden ist, bevor das erste Datum (z. B. das erste ungerade Bit) und das zweite Datum (z. B. das erste gerade Bit), die in dem zweiten Flip-Flop 862 der ersten Latch-Schaltung für ungerade Bits 86 und der ersten Latch-Schaltung für gerade Bits 87 gehalten sind, mit einem fünften Datum (z. B. dem dritten ungeraden Bit) und einem sechsten Datum (z. B. dem dritten geraden Bit) überschrieben werden können. Demgemäß kann eine ansteigende Flanke des ersten internen Taktsignals CKS0 hinter der ersten ansteigenden Flanke von DQS1 hinterherhinken und der dritten fallenden Flanke von DQS2 vorauseilen.
  • Bei einer anderen beispielhaften Ausführungsform der vorliegenden Erfindung, die auf 8 und 9 Bezug nimmt, kann, falls der Intervall TWIN vergrößert wird, ein Flip-Flop zum Halten von Daten in der Speichersteuervorrichtung 800 enthalten sein, so daß der vergrößerte Intervall TWIN einen korrekten Empfang an der Speichersteuervorrichtung 800 nicht stören kann.
  • Bei einer anderen beispielhaften Ausführungsform der vorliegenden Erfindung kann ein Speichersystem (z. B. ein Speichersystem 300, Speichersystem 400, usw.) einen Data-Strobe-Ausgabetreiber in einer Speichervorrichtung enthalten, welcher das Data-Strobe-Signal nicht in den höheren Impedanzzustand während einer Standby-Zeitdauer schalten muß, sondern vielmehr das Data-Strobe-Signal in den zweiten Logik-Pegel (z. B. einen niedrigeren Logik-Pegel) schalten kann. Das Data-Strobe-Signal kann alternativ in Reaktion auf andere Auslösekriterien in den höheren Impedanzpegel geschaltet werden. Eine Data-Strobe-Busleitung kann dadurch während der Standby-Zeitdauer den Leistungsverbrauch verringern (z. B. auf VDD/2 verringern), was umgekehrt die Betriebseffizienz des Speichersystems erhöht.
  • Es ist offensichtlich, daß die so beschriebenen beispielhaften Ausführungsformen der vorliegenden Erfindung auf zahlreiche Arten abgewandelt werden kann. Beispielsweise ist es offensichtlich, daß, obwohl der erste Logik-Pegel als ein höherer Logik-Pegel und der zweite Logik-Pegel als ein niedriger Logik-Pegel zuvor beschrieben worden sind, andere beispielhafte Ausführungsformen der vorliegenden Erfindung für einen Betrieb so konfiguriert sein können, daß der erste Logik-Pegel einen niedrigeren Logik-Pegel darstellt und der zweite Logik-Pegel einen höheren Logik-Pegel darstellt. Ferner kann ein Spannungsübergang eine Veränderung in der Spannung zum Erreichen einer Zielspannung andeuten, jedoch alternativ kann dies auch ein Aufrechterhalten einer Spannung zum Halten bei der Zielspannung andeuten. Obwohl in den zuvor beschriebenen Beispielen für Speichersysteme 300, 400 usw., diese mit einer einzigen Speichersteuervorrichtung und entweder einer oder zwei Speichervorrichtungen beschrieben worden sind, ist es offensichtlich, daß andere beispielhafte Ausführungsformen der vorliegenden Erfindung so skaliert sein können, daß sie eine beliebige Anzahl von Spei cherkontrollern und/oder Speichervorrichtungen enthalten können. Obwohl des weiteren Speichervorrichtungen 600 und 700 als Beispiele für die Speichervorrichtung 43 und 33/35 beschrieben worden sind, ist es offensichtlich, daß andere beispielhafte Ausführungsformen der vorliegenden Erfindung andere Speichervorrichtungen enthalten können. Obgleich des weiteren die zuvor beschriebenen beispielhaften Ausführungsformen der vorliegenden Erfindung auf Speichersysteme gerichtet sind, die einen Mittelpunktabschluß (center-tap termination) verwenden, ist es offensichtlich, daß andere beispielhafte Ausführungsformen der vorliegenden Erfindung auf Systeme gerichtet sein können, die andere Abschlußtechnologien benutzen.
  • Des weiteren kann bei anderen beispielhaften Ausführungsformen der vorliegenden Erfindung der zweite Logik-Pegel mit einem gültigen Logik-Pegel korrespondieren, wobei der gültige Logik-Pegel ein Logik-Pegel sein kann, der ausreichend ist, eine Wahrscheinlichkeit für eine Mißinterpretation von Rauschen auf einem Bus als Übergangs- bzw. Schaltsignal durch einen Receiver (z. B. einer Speichervorrichtung) zu verringern.

Claims (33)

  1. Speichersystem aufweisend: eine Speichersteuervorrichtung (31, 41, 800) zum Steuern von zumindest einer Speichervorrichtung (33, 35, 43, 600, 700); eine Datenbusleitung (DQ), die die zumindest eine Speichervorrichtung (33, 35, 43, 600, 700) und die Speichersteuervorrichtung (31, 41, 800) zum Übertragen von Daten verbindet; und eine bidirektionale Data-Strobe-Busleitung (DQS), die die zumindest eine Speichervorrichtung (33, 35, 43, 600, 700) und die Speichersteuervorrichtung (31, 41, 800) zum Übertragen von zumindest einem Data-Strobe-Signal verbindet, wobei die zumindest eine Speichervorrichtung (33, 35, 43, 600, 700) ein erstes Umschalten des zumindest einen Data-Strobe-Signals während eines Standby-Zustands in einen gültigen Logik-Pegel durchführt, wobei der gültige Logik-Pegel weniger als die Hälfte einer Leistungsversorgungsspannung entsprechend einem höheren Impedanz-Zustand beträgt, und wobei nach einem Lesevorgang der gültige Logik-Pegel aufrechterhalten wird oder nach einem Schreibvorgang ein zweites Umschalten des zumindest einem Data-Strobe-Signal in den höheren Impedanz-Zustand durchgeführt wird.
  2. Speichersystem nach Anspruch 1, wobei der Standby-Zustand nach dem Lesevorgang eingeschaltet wird.
  3. Speichersystem nach Anspruch 1, wobei ein erster Lesebefehl in eine erste Speichervorrichtung (33, 35, 43, 600, 700) der zumindest einen Speichervorrichtung (33, 35, 43, 600, 700) von der Speichersteuervorrichtung (31, 41, 800) eingegeben wird, wobei die erste Speichervorrichtung die erste Umschaltung durch Umschalten eines ersten Data-Strobe-Signal des zumindest einen Data-Strobe-Signals in den gültigen Logik-Pegel nach einer ersten Zeitdauer nach dem Lesesignal durchführt und ein zweites Umschalten des ersten Data-Strobe-Signal in den gültigen Logik-Pegel nach einer zweiten Zeitdauer durchführt, wobei die zweite Zeitdauer die erste Zeitdauer und eine Burst-Länge, während der Lesedaten ausgegeben werden, enthält.
  4. Speichersystem nach Anspruch 3, wobei ein zweiter Lesebefehl zu der ersten Speichervorrichtung eingegeben wird, nachdem der erste Lesebefehl an die erste Speichervorrichtung eingegeben worden ist, wobei die erste Speichervorrichtung ein drittes Umschalten des Data-Strobe-Signals in den gültigen Logik-Pegel durchführt, nachdem der zweite Lesebefehl eingegeben worden ist, das erste Data-Strobe-Signal durch bzw. während der Burst-Länge für den zweiten Lesebefehl nach deiner CAS-Latenz in Reaktion auf den zweiten Lesebefehl toggelt und ein viertes Umschalten des ersten Data-Strobe-Signals nach dem Toggeln in den gültigen Logik-Pegel durchführt.
  5. Speichersystem nach Anspruch 3, wobei ein zweiter Lesebefehl zu einer 1 zweiten Speichervorrichtung der zumindest einen Speichervorrichtung eingegeben wird, nachdem der erste Lesebefehl zu der ersten Speichervorrichtung eingegeben worden ist, wobei die erste Speichervorrichtung die zweite Lesebefehlseingabe an die zweite Speichervorrichtung erfaßt und ein drittes Umschalten des zweiten Data-Strobe-Signal des zumindest einen Data-Strobe-Signals in einen höheren Impedanzzustand durchführt.
  6. Speichersystem nach Anspruch 5, wobei die zweite Speichervorrichtung ein viertes Umschalten des zweiten Data-Strobe-Signals in den gültigen Logik-Pegel durchführt, das zweite Data-Strobe-Signal während der Burst-Länge toggelt, und ein fünftes Umschalten des zweiten Data-Strobe-Signals nach dem Toggeln in den gültigen Logik-Pegel durchführt.
  7. Speichersystem nach Anspruch 5, wobei ein Schreibbefehl zu einer der ersten und zweiten Speichervorrichtung eingegeben wird, nachdem der erste Lesebefehl zu der ersten Speichervorrichtung eingegeben worden ist, wobei die erste Speichervorrichtung ein drittes Umschalten des ersten Data-Strobe-Signals in einen höheren Impedanzzustand durchführt nachdem der Schreibbefehl eingegeben worden ist.
  8. Speichersystem nach Anspruch 7, wobei die Data-Strobe-Busleitung (DQS) durch die Speichersteuervorrichtung (31, 41, 800) auf dem gültigen Logik-Pegel ungeachtet, ob des dritten Umschaltens des ersten Data-Strobe-Signals der ersten Speichervorrichtung in den höheren Impedanzzustand geschaltet aufrechterhalten wird.
  9. Speichersystem nach Anspruch 1, wobei ein Schreibbefehl zu einer ersten Speichervorrichtung der zumindest einen Speichervorrichtung eingegeben worden ist, gefolgt von einem Lesebefehl, der zu der ersten Speichervorrichtung eingegeben wird, wobei die erste Speichervorrichtung nach einer ersten Zeitdauer nach dem Lesebefehl ein erstes Umschalten eines ersten Data-Strobe-Signals des zumindest einen Data-Strobe-Signal zuerst in den gültigen Logik-Pegel durchführt, und nach einer zweiten Zeitdauer ein zweites Umschalten des ersten Data-Strobe-Signals in den gültigen Logik-Pegel durchführt, wobei die zweite Zeitdauer die erste Zeitdauer und eine Burst-Länge, bei der Lesedaten ausgegeben werden, einschließt.
  10. Speichersystem nach Anspruch 1, wobei ein Schreibbefehl zu einer ersten Speichervorrichtung der zumindest einen Speichervorrichtung eingegeben wird, gefolgt von einem Lesebefehl, der zu einer zweiten Speichervorrichtung der zumindest einen Speichervorrichtung eingegeben wird, wobei die zweite Speichervorrichtung den Lesebefehl erfaßt und nach einer ersten Zeitdauer nach dem Lesebefehl ein erstes Umschalten des zumindest einen Data-Strobe-Signals in den gültigen Logik-Pegel durchführt und nach einer zweiten Zeitdauer ein zweites Umschalten des zumindest einen Data-Strobe-Signals in den gültigen Logik-Pegel durchführt, wobei die zweite Zeitdauer die erste Zeitdauer und eine Burst-Länge, während der Lesedaten ausgegeben werden, einschließt.
  11. Speichersystem nach Anspruch 1, wobei die zumindest eine Speichervorrichtung enthält: einen Speicherzellen-Array (61, 71), einen Datenausgabepuffer (62, 72) zum Puffern von Daten, die aus dem Speicherzellen-Array (61, 71) ausgelesen worden ist, und Ausgeben der gepufferten Daten auf die Datenbusleitung, und ein Data-Strobe-Ausgabepuffer (63, 73) zum Puffer des zumindest einen Data-Strobe-Signals und Ausgeben des gepufferten Data-Strobe-Signals auf die Data-Strobe-Busleitung (DQS), wobei der Data-Strobe-Ausgabepuffer (63, 73) das zumindest eine Data-Strobe-Signal nach dem Daten von dem Datenausgabepuffer (62, 72) in Reaktion auf einen Lesebefehl ausgegeben worden sind in den gültigen Logik-Pegel schaltet.
  12. Speichersystem nach Anspruch 11, wobei die zumindest eine Speichervorrichtung weiter enthält: zumindest einen Chip-Select-Anschluss; eine Vielzahl von Befehlseingabe-Pins; einen Data-Strobe-Signal-Mustergenerator (64, 74) zum Vorsehen eines Schaltmusters, das mit einer Burst-Länge des Lesebefehls korrespondiert, an dem Data-Strobe-Ausgabepuffer (63, 73) als das Data-Strobe Signal; einen Befehls-Decoder zum Dekodieren eines Befehls, der durch zumindest einen der Vielzahl von Befehlseingabe-Pins empfangen worden ist und zum Steuern des Data-Strobe-Ausgabepuffer (63, 73)s und des Data-Strobe-Signal-Mustergenerator auf der Grundlage der Decodierung.
  13. Speichersystem nach Anspruch 12, wobei die zumindest eine Speichervorrichtung eine erste Speichervorrichtung und eine zweite Speichervorrichtung enthält, der zumindest eine Chip-Select-Anschluss einen ersten Chip-Select-Pin und einen zweiten Chip-Select-Pin enthält, und der Befehls-Decoder den Befehl von Logik-Pegeln der ersten Signaleingabe an den ersten Chip-Select-Pin und einer zweiten Signaleingabe an dem zweiten Chip-Select-Pin.
  14. Speichersystem nach Anspruch 12, wobei der zumindest eine Chip-Select-Anschluss einen ersten Chip-Select-Pin und einen zweiten Chip-Select-Pin enthält und, der Befehls-Decoder den Befehl als für die erste Speichervorrichtung bestimmt interpretiert, falls der erste Chip-Select-Pin auf einen ersten Logik-Pegel eingestellt wird und der zweite Chip-Select-Pin auf einen zweiten Logik-Pegel eingestellt wird, und den Befehl als für die zweite Speichervorrichtung bestimmt interpretiert, falls der erste Chip-Select-Pin auf den zweiten Logik-Pegel eingestellt wird und der zweite Chip-Select-Pin auf den ersten Logik-Pegel eingestellt wird.
  15. Speichersystem nach Anspruch 1, wobei die zumindest eine Speichervorrichtung keine Verzögerungsschleifenschaltung enthält.
  16. Speichersystem nach Anspruch 1, wobei zumindest die Speichersteuervorrichtung (31, 41, 800) enthält: einen Dateneingabepuffer (81) zum Aufnehmen von Daten von der zumindest einen Speichervorrichtung über die Datenbusleitung (DQ) und zum Puffer der empfangenen Daten; einen Data-Strobe-Eingabepuffer (82) zum Empfangen eines ersten Data-Strobe-Signals des zumindest einen Data-Strobe-Signals von einer ersten Speichervorrichtung der zumindest einen Speichervorrichtung über die Data-Strobe-Busleitung (DQS) und zum Puffern des ersten Data-Strobe-Signals; einen Taktpuffer (83) zum Empfangen und Puffern eines Taktsignals; einen Taktsignalgenerator (84) zum Empfangen eines Ausgabessignals des Data-Strobe-Eingabepuffers (82), um ein Latch-Taktsignal zu erzeugen, eine Vielzahl von Freigabesignalen für ungerade Bits und eine Vielzahl von Freigabesignalen für gerade Bits zu erzeugen; einen Taktgenerator (85) zum Empfangen des gepufferten Taktsignals von dem Taktpuffer (83), um erste und zweite interne Taktsignale zu erzeugen; einen Vielzahl von Latch-Schaltungen (86, 88) für ungerade Bits, wobei jede der Vielzahl von Latch-Schaltungen (86, 88) für ungerade Bits entsprechende ungerade Bits der empfangenen Daten von den Dateneingabepuffer (81) in Reaktion auf entsprechende Freigabesignale für ungerade Bits und dem Latch-Taktsignal empfängt und hält bzw. zwischenspeichert; eine Vielzahl von Latch-Schaltungen (87, 89) für gerade Bits wobei jede der Vielzahl von Latch-Schaltungen (87, 89) für gerade Bits entsprechende gerade Bits der empfangenen Daten von dem Dateneingabepuffer (81) in Reaktion auf entsprechende Freigabesignale für gerade Bits und dem Latch-Taktsignal empfängt und hält bzw. zwischenspeichert; und eine Schalteinheit (90) zum Übertragen der ungeraden Bits, die in den Latch-Schaltungen (86, 88) für ungerade Bits gehalten werden, und der geraden Bits, die durch die Latch-Schaltungen (87, 89) für gerade Bits gehalten werden, in Reaktion auf die ersten und zweiten internen Taktsignale.
  17. Speichersystem nach Anspruch 1, wobei die zumindest eine Speichersteuervorrichtung (31, 41, 800) ein zweites Umschalten des zumindest einen Data-Strobe-Signals in einen höheren Impedanz-Zustand während eines Precharge-Standby-Zustands durchführt, wobei der Precharge-Standby-Zustand dem Standby-Zustand vorausgeht.
  18. Speichersystem nach Anspruch 12, wobei der Befehls-Decoder einen Befehl an den Befehleingabe-Pins empfängt, wenn eine Signaleingabe an dem zumindest einen Chip-Select-Anschluss auf einen ersten Logik-Pegel und einen zweiten Logik-Pegel eingestellt ist.
  19. Speichervorrichtung aufweisend: einen Speicherzellen-Array (61, 71); einen Datenausgabepuffer (62, 72) zum Puffer von Daten, die aus dem Speicherzellen-Array (61, 71) ausgelesen worden sind, und zum Ausgeben der gepufferten Daten auf eine Datenbusleitung (DQ); und einen Data-Strobe-Ausgabepuffer (63, 73) zum Puffer des zumindest einem Data-Strobe-Signals und zum Ausgeben des gepufferten Data-Strobe-Signals auf eine bidirektionale Data-Strobe-Busleitung (DQS), wobei der Data-Strobe-Ausgabepuffer (63, 73) ein erstes Umschalten des zumindest einen Data-Strobe-Signals während eines Standby-Zustands zum ersten Mal in einen gültigen Logik-Pegel durchführt, wobei der gültige Logik-Pegel weniger als die Hälfte der Leistungsversorgungsspannung entsprechend einem höheren Impedanz-Zustand beträgt, und wobei nach einem Lesevorgang der gültige Logik-Pegel aufrechterhalten wird oder nach einem Schreibvorgang ein zweites Umschalten des zumindest einem Data-Strobe-Signal in den höheren Impedanz-Zustand durchgeführt wird.
  20. Speichervorrichtung nach Anspruch 19, wobei der Standby-Zustand nach dem Daten von dem Datenausgabepuffer (62, 72) in Reaktion auf einen Befehl ausgegeben worden sind, auftritt.
  21. Speichervorrichtung nach Anspruch 20, wobei der Befehl ein Lesebefehl ist.
  22. Speichervorrichtung nach Anspruch 20, ferner aufweisend: zumindest einen Chip-Select-Anschluss; eine Vielzahl von Befehleingabe-Pins; einen Data-Strobe-Signal-Mustergenerator (64, 74) zum Vorsehen eines Umschaltmusters korrespondierend zu Burst-Längendaten, die in Reaktion auf den Befehl zu dem Data-Strobe-Ausgabepuffer (63, 73) hin als das zumindest eine Data-Strobe-Signal ausgegeben werden; und ein Befehls-Decoder zum Decodieren des Befehls, der durch zumindest einen der Vielzahl von Befehlseingabe-Pins empfangen worden ist, und zum Steuern des Data-Strobe-Ausgabepuffer (63, 73)s und des Data-Strobe-Signal-Mustergenerators (64, 74) auf der Grundlage der Decodierung.
  23. Speichervorrichtung nach Anspruch 22, wobei der Befehl eine erste Lesebefehleingabe über den zumindest einen der Vielzahl von Befehlseingabe-Pins ist, wobei der Data-Strobe-Ausgabepuffer (63, 73) ein erstes Data-Strobe-Signal des zumindest einen Data-Strobe-Signals zu einer ersten Zeitdauer nach dem Lesebefehl ein erstes Mal schaltet und das erste Data-Strobe-Signal nach einer zweiten Zeitdauer ein zweites Mal in den gültigen Logik-Pegel schaltet, wobei die zweite Zeitdauer die erste Zeitdauer und eine Burst-Länge während der Daten ausgegeben werden, einschließt.
  24. Speichervorrichtung nach Anspruch 23, wobei ein zweiter Lesebefehl über zumindest einen der Vielzahl von Befehlseingabe-Pins nach dem ersten Lesebefehl eingegeben wird, wobei der Data-Strobe-Ausgabepuffer (63, 73) das erste Data-Strobe-Signal, nachdem der zweite Lesebefehl eingegeben worden ist, zum dritten Mal in den gültigen Logik-Pegel schaltet, das erste Data-Strobe-Signal während einer Burst-Länge für den zweiten Lesebefehl nach einer CAS-Latenz in Reaktion auf den zweiten Lesebefehl toggelt, und das erste Data-Strobe-Signal nach dem Toggeln zum vierten Mal in den gültigen Logik-Pegel schaltet.
  25. Speichervorrichtung nach Anspruch 23, wobei ein Schreibbefehl durch zumindest einen der Vielzahl von Befehlseingabe-Pins nach dem ersten Lesebefehl eingegeben wird, wobei der Data-Strobe-Ausgabepuffer (63, 73) das erste Data-Strobe-Signal nach dem Schreibbefehl zum dritten Mal in einen höheren Impedanzzustand schaltet.
  26. Speichervorrichtung nach Anspruch 22, wobei der Befehl eine Schreibbefehlseingabe über zumindest einen der Vielzahl von Befehlseingabe-Pins ist, gefolgt von einem Lesebefehl, wobei der Data-Strobe-Ausgabepuffer (63, 73) ein erstes Schalten zu einem ersten Data-Strobe-Signal des zumindest einen Data-Strobe-Signals bei einer ersten Zeitdauer nach dem Lesesignal durchführt und das erste Data-Strobe-Signal nach einer zweiten Zeitdauer zum zweiten Mal in den gültigen Logikpegel schaltet, wobei die zweite Zeitdauer die erste Zeitdauer und eine Burst-Länge, während der Lesedaten ausgegeben werden, einschließt.
  27. Speichervorrichtung nach Anspruch 20, wobei die Speichervorrichtung keine Delay-Locked-Loop-Schaltung enthält.
  28. Speichervorrichtung nach Anspruch 20, wobei der Data-Strobe-Ausgabepuffer (63, 73) das zumindest eine Data-Strobe-Signal während eines Precharge-Standby-Zustands zum zweiten Mal in einen höheren Impedanzzustand schaltet, wobei das zweite Schalten dem ersten Schalten vorangeht.
  29. Verfahren zum Steuern einer Speichervorrichtung aufweisend: erstes Schalten eines Data-Strobe-Signals in einen gültigen Logik-Pegel nach einer ersten Zeitdauer im Anschluß an einen Eingabebefehl, wobei der gültige Logik-Pegel weniger als die Hälfte der Leistungsversorgungsspannung entsprechend einem höheren Impedanz-Zustand beträgt, und wobei nach einem Lesevorgang der gültige Logik-Pegel aufrechterhalten wird oder nach einem Schreibvorgang ein zweites Umschalten des zumindest einem Data-Strobe-Signal in den höheren Impedanz-Zustand durchgeführt wird.
  30. Verfahren nach Anspruch 29, ferner aufweisend: Toggeln des Data-Strobe-Signals während einer Burst-Länge in Reaktion auf den Eingabebefehl; und zweites Schalten des Data-Strobe-Signals in den gültigen Logik-Pegel.
  31. Verfahren nach Anspruch 29, ferner aufweisend: Empfangen eines Schreibbefehls nach dem Eingabebefehl, wobei der Eingabebefehl ein Lesebefehl ist, und zweites Schalten des Data-Strobe-Signals nach einer zweiten Zeitdauer im Anschluß an den Schreibbefehl in einen höheren Impedanzzustand.
  32. Verfahren nach Anspruch 29, ferner aufweisend: zweites Schalten des Data-Strobe-Signals in einen höheren Impedanzzustand in einem Precharge-Standby-Zustand.
  33. Verfahren nach Anspruch 32, wobei der Precharge-Standby-Zustand eine Zeitdauer, nachdem der Eingabebefehl empfangen worden ist und vor dem ersten Schalten einschließt.
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