TWI289312B - A memory system, a memory device, a memory controller and method thereof - Google Patents

Description

1289312 . 九、發明說明： 【發明所屬之技術領域】 本發明大體係關於一記憶系統、一記憶裝置、一記憶控 制器及其方法，且更特定言之係關於用於降低功率消耗之 一記憶系統、一記憶裝置、一記憶控制器及其方法。 【先前技術】

圖1說明具有一中心分接頭端接（CTT)之一習知記憶系統 100。該習知記憶系統100可包括一連接在一傳輸器丨丨與一 接收器13之間之匯流排線路15。可在可對應一電源電壓 VDD之一半的一端接電壓vtt下端接匯流排線路15。因 此’在一待命期間可將匯流排線路15維持在VDD/2之一降 低的位準而無資料傳輸。依接收器13之一敏感性而定可將 在匯流排線路15上所產生（例如，在待命期間）的雜訊解釋 為在匯流排線路15上之一訊號轉變。 二參看圖1，接收器13可為一記憶裝置且傳輸器u可為一 记憶控制器。或者’接收器13可為—記憶控制器且 "可為-記憶裝置。 參看圖1 ’若接收器13誤以為在匯流排線路15上之雜旬 轉變’則該訊號轉變之曲解可引起接收器13錯驾 一仃功能。為了彌補在訊號識別上之錯誤，在傳輸器】 =一驅動器起始-訊號轉變之前，接收器U可維持一接f 到的訊號位準一眛 接七 流排線路15上之 另卜，接㈣13可在再次解釋在屆 待，直到該時二號位準峨一訊號轉變之前進行， ^結束。然而，隨著該時段增加，習知記伯 105857.doc 1289312 系統100之效能可退化（例如，由於傳輸延遲）。 圖2A為一時序圖，說明了在一寫操作期間之一習知雙資 料速率（DDR)同步動態隨機存取記憶體（Dram)。 參看圖2 A，藉由在寫操作期間輸入與一時脈訊號CK同 步的資料選通訊號DQS可降低在DQS匯流排線路中之一退 化。在一實例中，習知DDR同步DRAM可根據一熟知 tDQSS協議運作。因此，藉由在接收一寫命令之後計算許

多時脈週期，習知DDR同步DRAM可部分地解釋資料選通 訊號DQS之一訊號轉變。 圖2B為-時序圖’說明了在—讀操作期間之圖2A之習 知DDR同步DRAM 〇 參看圖2B，習知DDR同步DRAM使用一延遲鎖定迴路 (DLL)可輸出與時脈訊號CK同步之資料，使得—記憶控制 器可估計輸出資料到達該記憶控制器(例如，接收器13、 傳輸器丨丨等）處之-到達時mDDR^DRAM在讀操 作期間使用DLL可藉此減少許多時脈週期以輸出—延遲變 化tDQSCK。然而，DLL可增加習知系統1〇〇之一功率損 耗。 、 【發明内容】 本發明之-實例實施例係針對於—記㈣統，其包括. -記憶控制器，其控制至少—記憶裝置；—資料匯 路，其連接在該至少一纪愔驻m ^己匕破置與該記憶控制器之間以傳 遞資料；及一資料選通匯户j 逋匯Μ排線路，其連接在該至少一 _ 憶裝置與§亥纟己憶控制器之問 益之間以傳遞至少一資料選通訊號， 105857.doc 1289312 W亥至少一記憶裝置在一待命狀能湘pq你 次 狀心期間第一次轉變該至少一 貝料選通訊號至-有效邏輯位準，該有效邏輯位準小於一 電源電壓之一半。 本發明之另-實例實施例係針對於一記憶裝置，其包 括·-記憶單元陣列；-資料輸出緩衝器，其緩衝自記憶 單元陣列讀取之資料並輸出經緩衝之資料至―資料匯流排 線路；及-資料選通輸出緩衝器，其緩衝至少-資料選通 訊號並輸出經缓衝之資料選通訊號至_:#料選通匯流排線 路，該資料選通輸出緩衝器在一待命狀態期間第一次轉變 該至少-資料選通訊號至一有效邏輯位準，該有效邏輯位 準小於一電源電壓之一半。 本發明之另-實例實施例係針對於—種控制一記憶裝置 之方法，其包括在-輸人命令之後的—第—時段之後第一 次轉變-資料選通訊號至一有效邏輯位準，該有效邏輯位 準小於一電源電壓之一半。 本發明之另-實例實施例係針對於—記憶控制器，其包 括：-資料輸入緩衝器，其經由一資料匯流排線路自至少 -記憶裝置接收資料並緩衝接收到之資料；―資料選通輸 入缓衝器，其經由資料選通匯流排線路自至少一記憶體之 -第-記憶裝置接收至少-資料選通訊號之—第—資料選 通訊號並缓衝該第-資料選通訊號；_時脈緩衝器，'其接 收並緩衝一時脈訊號；一控制訊號產生器，其接收資料選 通輸入缓衝器之一輸出訊號以產生一鎖存時脈訊號、'複： 個奇位元啟用訊號及複數個偶位元啟用訊號；一時鐘產生 105857.doc i 1289312 ' ， •器’其自時脈緩衝器接收經緩衝之時脈訊號以產生第一内 部時脈訊號及第二内部時脈訊號；複數個奇位元鎖存電 路，該等複數個奇位元鎖存電路之每一者回應對應奇位元 啟用訊號及鎖存時脈訊號而自資料輸入緩衝器接收並鎖存 接收到之資料之對應奇位元；複數個偶位元鎖存電路，該 等複數個偶位元鎖存電路之每一者回應對應偶位元啟用訊 號及鎖存時脈訊號自資料輸入緩衝器接收並鎖存接收到之 _ 資料之對應偶位元；及一開關單元，其回應第一内部時脈 訊號及第二内部時脈訊號傳輸由奇位元鎖存電路鎖存之奇 位元及由偶位元鎖存電路鎖存之偶位元。 【實施方式】 在下文中，將參看隨附圖式詳細描述本發明之實例實施 在諸圖中，貫穿圖式使用相同參考數字表示相同元件。

點對二點系統。

連接在記憶裝置33及35與記憶控制器3 i 匯流排線路DQS可為 器3 1之間之雙向訊號 105857.doc 1289312

同步記憶裝置。

排線路DQS。記 貝她例T，記憶裝置33及3S之每一者可輸 ’訊號至^料匯流排線路DQ及資料選通匯流 屺憶裝置33及35可轉變資料選通訊號至一第 二邏輯位準（例如，一較低邏輯位準）。 在圖3之實例實施例中，在輸出資料（例如，回應一讀操 作）之後之一有效待命期間，用於記憶裝置33及35之一資 料選通輸出驅動器（未圖示）可能並不將資料選通訊號dqs 轉變至一較高阻抗狀態。相反，用於記憶裝置33及35每一 者之^料選通輸出驅動器可將資料選通訊號DQ|g轉變至第 二邏輯位準（例如，一較低邏輯位準），直到資料選通輸出 • 驅動器決定將資料選通訊號DQS設置為較高阻抗狀態。 在圖3之實例實施例中，記憶裝置33及35每一者可決定 何時將資料選通訊號DQS設置至較高阻抗狀態。舉例而 言，記億控制器31(或者稱為點，，A”）可對應一主控器且記 憶裝置33(或者稱為點”B”）及記憶裝置35(或者稱為點”c”） 每一者可對應受控器。可在每一點A、B、C處決定資料選 通訊號DQS。可使用一命令匯流排線路CMD以決定在點 A、B、C處資料選通訊號DQS之狀態。 在圖3之實施例中’因為點A充當主控器，點a可知悉遍 105857.doc 1289312 ’ 及記憶系統300之所有命令 认 上所0S自點B或 :+(:如’輸出)資料時，使用習知方法及系統可能難 以估計貝料選通訊號DQS之一 、 幻達點A)。在本發明之另一實似 :I施例中，若點B及/或C(例如，其可對應記㈣ ^狀態，則點心或C可以較高準確性估計 ㈣ 號:"：到達時間，藉此可增加資料選通訊號匯流排線路 •=彳率。因此’在—實例中，可組態記憶裝置33及35以 存取在命令匯流排線路CMD上關於命令狀態之資訊。 一在圖3之實例實施例中，記憶裝置33及35每—者可包括 -麵接至-第-晶片選擇訊號匯流排線路/cSa之第一 選擇插腳/CS0及一麵接至一第二晶片選擇訊號匯流排：路 之第二晶片選擇插腳/⑶。第一晶片選擇插腳/CS0可 用於記憶裝置33及35每一者之通用記憶操作且第二晶片選 擇插腳/CS1可用於丨’霜控”“丨丄 ..# 、 用於現铋（例如，偵測、監控等）傳遞至1 鲁他記憶裝置（例如，其中該"其他"記憶裝置可為自記憶震置 3 5之觀點之記憶裝置33，辇笙 #4)之命令。因此，記憶體裝 置33及35每_者可㈣由第二選擇插敎 以判定-命令是否輸入其他記憶裝置且可基於該偵測= 結果回應地控制資料選通輸出驅動器。 在圖3之實例實施例中，若一在第一晶片選擇插腳/cso 上所接收之訊號轉變至第二邏輯位準(例如，一較低邏輯 位準）且一輸入第二晶片選擇插腳/CS1之訊號轉變至一第 -邏輯位準（例如，-較高邏輯位準）’則可將一經由命令 105857.doc -10 - 1289312 ‘匯流排線路CMD輸入之命令解釋為一給予對應記憶裝置 (例如，記憶裝置33、記憶裝置35等）（例如，執行該偵測之 記憶裝置）之命令。或者，當該輸入第一晶片選擇插腳 /CSO之訊號轉變至第一邏輯位準（例如，一較高邏輯位準） 且該輸入第二晶片選擇插腳/ C S 1之訊號轉變至第二邏輯位 準（例如’一較低邏輯位準）時，可將該經由命令匯流排線 路CMD輸入之命令解釋為一給予另一記憶裝置（例如，不 _ 執行該偵測之記憶裝置）之命令。隨後將關於圖6及圖7更 詳細描述本發明之以上所描述之實例實施例。 現在將描述圖3之記憶系統300之一實例運作。 在圖3之記憶系統300之實例運作中，記憶控制器3丨可轉 變第一晶片選擇訊號/CSa至第二邏輯位準（例如，一較低 邏輯位準）且轉變第二晶片選擇訊號/CSb至第一邏輯位準 (例如，一較高邏輯位準），且一第一讀命令汉1)可經由命令 匯流排線路CMD傳遞至記憶裝置33及35之一者。第一記憶 # 裝置33可將第一讀命令RD解釋為引導至第一記憶裝置 33在接收第一讀命令RD之後，第一記憶裝置33可將資 料選通訊號DQS在一定數目之時脈週期（例如，一時脈週 ^ )中轉變至第二邏輯位準（例如，一較低邏輯位準）。在輸 出負料之後（例如，回應第一讀命令RD)，第一記憶裝置33 亦可轉變資料選通訊號DQS至第二邏輯位準。 在圖3之記憶系統300之實例運作中，在輸入第一讀命令 RD至第一記憶裝置33之後可輸入一第二讀命令rd至第一 。己隐裝置33。第一記憶裝置33可轉變資料選通訊號〇以至 105857.doc 1289312 第二邏輯位準（例如，一較低邏輯位準）。在一 CAS潛時 (latency)之後，第一記憶裝置33可以一叢發長度（例如，對 第二讀命令RD之回應的叢發長度）雙態觸變資料選通訊 號。在雙態觸變之後，第一記憶裝置可轉變資料選通訊號 DQS至第二邏輯位準。下面將參看圖5 A更詳細地討論說明 上述實例情況之時序圖。 在圖3之記憶系統3〇〇之實例運作中，當在控制第一晶片 選擇汛號/CSa及第二晶片選擇訊號/CSb的值以使第二讀命 令RD輸入第一記憶裝置33之後，該第二讀命令尺!)輸入第 一 §己憶裝置3 5時，第一記憶裝置3 3可偵測輸入第二記憶裝 置35之第一磧命令RD且可在下一時脈訊號邊緣處將資料 選通訊號DQS自第二邏輯位準（例如，一較低邏輯位準）轉 變至較高阻抗狀態。第一記憶裝置33之資料選通輸出驅動 器（未圖示）可關閉。當第一記憶裝置33之資料選通訊號輸 出驅動裔可關閉時’第二記憶裝置3 5可打開資料選通訊號 輸出驅動器以轉變資料選通訊號DQS至第二邏輯位準且可 以叢發長度雙態觸變資料選通訊號。在雙態觸變之後，第 二記憶裝置3 5可轉變資料選通訊號返回至第二邏輯位準。 在圖3之記憶系統300之實例運作中，在輸入第一讀命令 RD至第一記憶裝置33之後可輸入一寫命令wr至第一記憶 裝置33及弟一 §己憶裝置35之一者。第一記憶農置33可在寫 命令WR之後之一時脈訊號邊緣（例如，一上升邊緣、一下 降邊緣等）處轉變資料選通訊號DQS至較高阻抗。記憶控 制器3 1可將資料選通訊號匯流排線路維持在第二邏輯位 105857.doc -12- 1289312 準。下面將參看圖5B更詳細地討論說明上述實例情況之一 時序圖。在一實例中，在寫命令WR之後的一第二寫命八 WR可與該寫命令WR相比類似地執行功能。 7 在圖3之記憶系統3〇〇之實例運作中，在可輸入一寫命a WR至第一 δ己憶裝置33之後可輸入一讀命令RD至第二記憶 裝置33。記憶裝置33可在讀命令尺!)之後之一時脈訊號邊 緣處（例如，一上升邊緣、一下降邊緣等）轉變資料選通訊 鲁號DQS至第二邏輯位準（例如，一較低邏輯位準）且可以叢 發長度雙態觸變（例如，用於回應讀命令RD輸出資料之時 間長度）資料選通訊號DQS。在雙態觸變之後，記憶裝置 33可轉變資料選通訊號DQS返回至第二邏輯位準。 在圖3之記憶糸統3 0 0之實例運作中，在輸入一寫命令 WR至記憶裝置33之後可輸入一讀命令!^)至記憶裝置35。 記憶裝置33可在下一時脈訊號邊緣處（例如，一上升邊 緣、一下降邊緣等）偵測讀命令RD且可轉變資料選通訊號 φ DQS至第二邏輯位準（例如，一較低邏輯位準）。記憶裝置 33可以叢發長度雙態觸變資料選通訊號且可在雙態觸變之 後轉變資料選通訊號返回至第二邏輯位準（例如，一較低 邏輯位準）。 在圖3之記憶系統300之實例運作中，在一命令回應（例 如，對一讀命令、對一寫命令等之回應）之前，第一記憶 裝置3 3及第二記憶裝置3 5可在一預充電待命狀態。在該預 充電待命狀態中’為了降低功率消耗，第一記憶裝置3 3及 第二記憶裝置35可轉變其個別資料選通訊號至較高阻抗狀 105857.doc -13- 1289312 態。第一記憶裝置33及第二記憶裝置35之資料選通輸出驅 動器可藉此關閉。預充電待命狀態可指示可將連接至記憶 裝置33及35中之記憶單元之字線禁用。 儘管圖3之上述實例實施例可說明一具有一連接至兩點

(例如，點B及C、記憶裝置33及35等）之點（例如，點A '記 憶控制器31等)之記憶系統的一實例，本發明之其他實例 實施例可使用關於點對點連接之其它比率。舉例而言，可 建立一點對點連接（例如，與一點對兩點連接相對）。下面 將關於圖4更詳細描述點對點連接之一實例實施例。 此外，當將圖3中展示之實例實施例應用至一記憶系統 "己隐裝置時，圖3中所展示之實例實施例可說明本 發明之-實例實施例…，可在一記憶控制器(例如， 口己隐控制态31)處實施本發明之其他實例實施例。 圖4為根據本發明之另一實例實施例之一記憶系統400的 方塊圖。記憶系統400可包括一點對點連接。 在圖4之實例實施例中，記憶系統4〇〇可包括一記憶裝置 用於控制圮憶裝置43之記憶控制器4丨、一資料匯流 排線路DQ、— f料選通匯流排線路DQS、-晶片選擇訊 说匯流排線路/CSa及一命令/位址匯流排線路c廳卿。 =之實例實施例中，記憶系統卿^ 路m:如：5己憶裝置4”及一單一晶片選擇訊號匯流排線 歹1 σ ’晶片選擇訊號匯流排線路/CSa)。與圖3之可包括 =?擇，之記憶裝置33及35形成對比，記憶裝置 4 3 了包括一單一曰y、眩现4工 曰日片選擇插腳（例如，晶片選擇插腳 105857.doc -14· 1289312 /CSO)。若圖3之記憶控制器31替代圖4之記憶控制器41， 則可在第一邏輯位準（例如，一較高邏輯位準）下將電源電 壓VDD施加至第二晶片選擇插腳/CS1(例如，以停用 (inactivate)該訊號），因為在記憶控制器3 !中可包括第二晶 片選擇插腳/CS1，但在圖4之記憶系統400中不需要使用第 二晶片選擇插腳/CS1。 在圖4之實例實施例中，記憶裝置43可輸出一資料選通

訊號（其可選通資料至資料匯流排線路DQ)至資料選通匯流 排線路DQS。在資料選通訊號DqS之一雙態觸變邊緣（例 如，一上升邊緣、一下降邊緣）之後，記憶裝置43不需要 驅動資料選通訊號DQS至較高阻抗狀態。相反，在一讀操 作之一叢發長度之後，記憶裝置43可轉變資料選通訊號至 第二邏輯位準（例如，一較低邏輯位準）。因此，在可輸出 對應於-叢發長度之資料之後，—在記憶裝置43中之資料 選通輸出驅動器不需要轉變資料選通訊號〇卩3至較高阻抗 狀態，反而可轉變資料選通訊號至第二邏輯位準（例如， -較低邏輯位準），直到記憶裝置43決定轉變資料選通訊 號DQS至較高阻抗狀態。 現在將描述圖4之記憶系統4〇〇之一實例運作。 在圖4之記憶系統400之實例運作中，可設置晶片選擇 號/CSa至第二邏輯位準（例如，一較低邏輯位準）且可經 命令匯流排線路CMD傳遞—讀命令RD。記憶裝置何 收讀命令仙且可在下—時脈週期轉變資料選通訊號DQS 第二邏輯位準。記憶裝置43可以回應讀命令仙之叢發 105857.doc 1289312 度雙態觸變資料選逋訊號。在雙恶 可轉變資料選通訊號DQS返回至第二邏輯位準 在圖4之記憶系統400之實例運作中，可輸入兩個連續讀 命令RD至記憶裝置43。在傳遞該兩個連續讀命令RD之片 刻之後，記憶裝置43可轉變資料選通訊號DQS至第二邏輯 位準。回應第二讀命令RD，記憶裝置43可以一 CAS潛時之 後之叢發長度雙態觸變資料選通訊號。在雙態觸變之後， 呑己憶裝置43可轉變資料選通訊號返回至第二邏輯位準。下 面將參看圖5A更詳細地討論說明上述實例情況之時序圖。 在圖4之記憶系統400之實例運作中，可設置晶片選擇訊 號/CSa至第二邏輯位準（例如，—較低邏輯位準）且可輸入 -讀命令RD至記憶裝置43,之後輸人—寫命令概。在寫 命令WR之後的-時脈訊號邊緣處（例如，—下降邊緣、一 j升邊緣等），記憶裝置43可轉變資料選通訊號dqs至較 兩阻抗狀態。在另—實例中，在上述-寫命令在-讀命令 :t的以中：A憶控制器41可將資料選通訊號DQS維持 在第一邏輯位準，使得杳极、s + 貝枓選通匯流排線路可維持在第二 邏輯位準。下面將參看 — 況之時序圖。 W评細地讨論說明上述實例情 在圖4之記憶系統4〇〇 ^ ^ 實例運作中，可設置晶片選擇訊 號/CSa至第二邏輯位渠 心伴祗 一寫命令WR至記憶梦署心 ^ 科〜且T輸入 命令RD之後，記^ 4 ’之（輸人—讀命令RD。在讀 邏輯位準一個時可轉變資料選通訊號师至第二 脈週期。記憶裝置43可以叢發長度雙 105857.doc -16- 1289312 變資料選通訊號。在镂能艇彡 ^在雙匕、觸變之後，記憶裝置43可轉變資 料選通訊號DQS返回至第-玀喆a % 私尤 γ 王罘一邏輯位準。下面將參看圖5C更 詳細地討論說明上述實例情況之時序圖。 在圖4之記憶系統400之實例運作中，記憶裝置43可在一 預充電待命狀態轉變資料選通訊號至較高阻抗狀態。因 此’在》亥預充電待命狀態可關閉記憶裝置43中之資料選通 輸出驅動器。 圖5A至圖5C為時序圖，根據本發明之另一實例實施例 分別說明圖3及圖4的記憶系統300及4〇〇之回應。在圖5八至 圖5C之實例貫施例中，一叢發長度BL可為4且一 CAS潛時 CL可為3。圖5A可為上述情況（例如，關於圖3之記憶系統 300抑或圖4之記憶系統400)之代表，其中可由記憶系統 300/400之至少一記憶裝置接收兩個連續讀命令。圖化可 為上述情況（例如，關於圖3之記憶系統300抑或圖4之記憶 系統400)之代表，其中可由記憶系統3〇〇/4〇〇之至少一記憶 裝置接收一讀命令，之後接收一寫命令。圖5C可為上述情 況（例如，關於圖3之記憶系統300抑或圖4之記憶系統400) 之代表，其中可由記憶系統300/400之至少一記憶裝置接 收兩個連續寫命令。 圖6為說明根據本發明之另一實例實施例之一記憶裝置 600的一方塊圖。在一實例中，記憶裝置600可為圖4之記 憶裝置43之一實例。 在圖6之實例實施例中，記憶裝置600可包括一記憶單元 61、一輸出自記憶單元陣列61讀取之資料之資料輪出緩衝 105857.doc -17- 1289312 益62、一輸出一資料選通訊號DQS之資料選通輸出缓衝器 63、一產生資料選通訊號DQS之一圖案之資料選通訊號圖 案產生器64及一命令解碼器65。記憶裝置6〇〇可進一步包 括一晶片選擇插腳/cso、命令輸入插腳/RAS、/CAS及 /WE、一時脈啟用插腳/CS0及一時脈輸入插腳CK。 在圖6之實例實施例中，命令解碼器65可經由命令輸入 插腳/RAS、/CAS及/WE接收一命令。命令解碼器65可解碼 該命令。若將一輸入晶片選擇插腳/cs〇之訊號設置為第二 邏輯位準（例如，一較低邏輯位準），則可回應經解碼之命 令而控制資料輸出緩衝器62、資料選通輸出緩衝器63及 DQS圖案產生器64。舉例而言，當將輸入晶片選擇插腳 /CS0之訊號設置為第二邏輯位準且經由命令輸入插腳 /RAS、/CAS及/WE輸入一讀命令RD時，命令解碼器65可 在讀命令RD之後的時脈週期處啟用（例如，轉變至第一邏 輯位準）資料選通輸出緩衝器63以轉變資料選通訊號dqs • 至第二邏輯位準。DQS圖案產生器64可將一回應讀命令之 叢發長度而雙態觸變之資料圖案輸出至資料選通輸出緩衝 為63。資料選通輸出緩衝器63可輸出一對應於雙態觸變圖 案之資料選通訊號DQS。在雙態觸變之後，資料選通輸出 緩衝器63不需要轉變資料選通訊號至較高阻抗，反而可在 雙態觸變之一最後邊緣之後轉變資料選通訊號dqs至第二 邏輯位準。 在圖6之貫例實施例中，若由記憶裝置6〇〇接收兩個連續 讀命令RD’命令解碼器65可控制資料選通輸出緩衝器〇 105857.doc 18 1289312 轉變資料選通訊號DQS至第二邏輯位準（例如，一較低邏 輯位準）。DQS圖案產生器64可將一回應兩個讀命令之後 者的叢發長度之雙態觸變圖案輸出至資料選通輸出緩衝器 63。資料選通輸出緩衝器63可輸出一對應於雙態觸變圖案 之資料選通訊號DQS。在雙態觸變之後，資料選通輸出緩 衝器6 3不需要轉變資料選通訊號至較高阻抗，反而可轉變

>料選通訊號DQS至第二邏輯位準（例如，一較低邏輯位 準）〇 在圖6之實例實施例中，當將一輸入晶片選擇插腳/cs〇 之訊號設置為第二邏輯位準（例如，一較低邏輯位準）且一 讀命令RD之後接著一寫命令時，在寫命令WR之後的時脈 訊號邊緣處，命令解碼器65可控制資料選通輸出緩衝器63 轉變資料選通訊號DQS至較高阻抗狀態。可因此關閉資料 選通輸出緩衝器63。 在圖6之實例實施例中，當將一輸入晶片選擇插腳/cs〇 之訊號設置為第二邏輯位準（例如，一較低邏輯位準）且一 寫命令WR之後接著一讀命令汉〇時，在讀命令rd之後的一 時脈週期，命令解碼器65可控制資料選通輸出緩衝器63轉 變資料選通訊號DQS至第二邏輯位準（例如，—較低邏輯 位準）。 在圖6之實例實施例中，為 U r 在一預充電待命狀態中，命令 解碼器6 5可控制資料撰捐於山 通輸出緩衝器63轉變資料選通訊號 DQS至較高阻抗狀態。 圖7為$兒明根據本發明之另 乃之另一實例實施例之記憶裝置7〇〇 105857.doc 19 1289312 的方塊圖。在一實例中，記憶裝置700可為圖4之記憶裝置 33及記憶裝置35之至少一者之一實例。 在圖7之實例實施例中，記憶裝置700可包括一記憶單元 71、一緩衝及輸出自記憶單元陣列71讀取之資料之資料輸 出緩衝器72、一緩衝及輸出一資料選通訊號DQS之資料選 通輸出緩衝器73、一產生資料選通訊號DQS之一圖案之資 料選通訊號圖案產生器74及一命令解碼器75。記憶裝置 700可進一步包括一第一晶片選擇插腳/CS0、一第二晶片 選擇插腳/CS1、命令輸入插腳/RAS、/CAS及/WE、一時脈 啟用插腳/CS0及一時脈輸入插腳CK。 在圖7之實例實施例中，命令解碼器75可將一在命令輸 入插腳/RAS、/CAS及/WE上之命令解釋為意欲由記憶裝置 700執行之命令，且當將一輸入第一晶片選擇插腳/CS0之 訊號設置為第二邏輯位準（例如，一較低邏輯位準）並將一 輸入第二晶片選擇插腳/CS1之訊號設置為第一邏輯位準 (例如，一較高邏輯位準）時，命令解碼器75可接收該命 令。命令解碼器75可解碼該接收到之命令且可基於經解碼 之命令控制資料輸出緩衝器72、資料選通輸出緩衝器73及 DQS圖案產生器74。 在圖7之實例實施例中，當將輸入第一晶片選擇插腳 /CS0之訊號設置為第一邏輯位準（例如，一較高邏輯位準） 並將輸入第二晶片選擇插腳/CS1之訊號設置為第二邏輯位 準（例如，一較高邏輯位準）時，命令解碼器75可將一經由 命令輸入插腳/RAS、/CAS及/WE輸入之命令解釋為指定用 105857.doc -20- 1289312 於除記憶裝置700之外的一記憶裝置（例如，記憶裝置33， 右兄憶裝置7 〇 〇可表示記憶裝置3 5，等），同樣，命令解碼 器75可不接收該命令。 在圖7之實例實施例中，當將一輸入第一晶片選擇插腳 /C S 0之訊號設置為第二邏輯位準（例如，一較低邏輯位準） 並將一輸入弟一晶片選擇插腳/CS1之訊號設置為第一邏輯 位準（例如，一較高邏輯位準）且經由命令輸入插腳/RAS、 φ /CAS及/WE輸入一讀命令RD時，命令解碼器75可在讀命 令RD之後的一時脈週期控制資料選通輸出緩衝器73轉變 資料選通訊號DQS至第二邏輯位準（例如，一較低邏輯位 準）。DQS圖案產生器74可將一對應於讀命令仙的叢發長 度之雙態觸變圖案輸出至資料選通輸出緩衝器73。資料選 通輸出緩衝器73可輸出一對應於雙態觸變圖案之資料選通 訊號。在資料選通訊號之雙態觸變之後（例如，在叢發長 度期間可輸出讀取之資料之後），資料選通輸出緩衝器73 • 可轉變資料選通訊號至第二邏輯位準（例如，一較低邏輯 位準）。 在圖7之實例實施例中，若提供兩個連續讀命令rd至記 憶裝置700，命令解碼器75可控制資料選通輸出緩衝器乃 轉變資料選通訊號至第二邏輯位準（例如，一較低邏輯位 準）。 在圖7之實例實施例中，若經由命令齡 田p 7翰入插腳/RAS、 /CAS、/WE輸入一第一讀命令RD且將—輪入第一晶片選 擇插腳/CS0之訊號設置為第一邏輯位準（例如，一乾、古羅 105857.doc -21 - 1289312 輯位準）並將一輸入第二晶片選擇插腳/CS1之訊號設置為 第二邏輯位準（例如，一較低邏輯位準）以使一第二讀命令 RD輸入另一記憶裝置（例如，除記憶裝置700之外），命令 解碼器75可偵測第二讀命令RD且可在第二讀命令之後的 一時脈訊號邊緣處控制資料選通輸出緩衝器73轉變資料選 通訊號DQS至較高阻抗狀態。 在圖7之實例實施例中，若一讀命令RD之後接著一寫命 令WR，則命令解碼器75可在寫命令WR之後的一時脈訊號 邊緣（例如，一上升邊緣、一下降邊緣等）處控制資料選通 輸出緩衝器73轉變資料選通訊號DQS至較高阻抗狀態。 在圖7之實例實施例中，若經由命令輸入插腳/RAS、 /CAS、/WE輸入一讀命令RD、將一輸入第一晶片選擇插 腳/CS0之訊號設置為第一邏輯位準（例如，一較高邏輯位 準）並將一輸入第二晶片選擇插腳/CS1之訊號設置為第二 邏輯位準（例如，一較低邏輯位準）以使一寫命令WR輸入另 一記憶裝置（例如，除記憶裝置700之外），則命令解碼器75 可偵測寫命令WR且可在寫命令WR之後的一時脈訊號邊緣 (例如，一上升邊緣、一下降邊緣等）處控制資料選通輸出 緩衝器73轉變資料選通訊號DQS至較高阻抗狀態。 在圖7之實例實施例中，若一寫命令WR之後接著一讀命 令RD，則命令解碼器75可在讀命令RD之後（例如，在讀命 令RD之後之一時脈週期、緊接在讀命令RD之後等）控制資 料選通輸出緩衝器73轉變資料選通訊號DQS至第二邏輯位 準（例如，一較低邏輯位準）。 105857.doc -22- 1289312 在圖7之實例實施例中，若 /CAS、/WE輸入一寫命令wr、 經由命令輸入插腳/RAS、 將一輸入第一晶片選擇插 腳/CSO之訊號設置為第 一邏輯位準（例如，一較高邏輯位 準）並將一輸入第二晶片選擇插腳/csi之訊號設置為第二 邏輯位準（例如，-較低邏輯位準）以使—讀命令奶輸入另 -記憶裝置(例如，除記憶裝置7〇〇之外），則命令解碼器π 可偵測讀命令RD且可在讀命令RD之後的一時脈訊號邊緣 (例如，一 1升邊緣、一下降邊緣等）處控制資料選通輸出 緩衝器73轉變資料選通訊號DQS至較高阻抗狀態。 在圖7之實例實施例中，若一寫命令WRi後接著一讀命 令RD，則命令解碼器75可在寫命令之後（例如，在寫: 令WR之後之下一時脈週期）控制資料選通輸出緩衝器乃轉 變資料選通訊號DQS至較高阻抗狀態。 在圖7之實例實施例中，若經由命令輸入插腳/ras、 /CAS及/WE輸入一第一寫命令WR、將一輸入第一晶片選 φ 擇插腳/CS0之訊號設置為第一邏輯位準（例如，一較高邏 輯位準）並將一輸入第二晶片選擇插腳/CS1之訊號設置為 第二邏輯位準（例如，一較低邏輯位準）以使一第二寫命令 WR輸入另一記憶裝置，則命令解碼器乃可偵測第二寫命 令WR且可在第二寫命令之後的一時脈訊號邊緣（例如，一 上升邊緣、一下降邊緣專）處控制資料選通輸出緩衝器7 3 轉變資料選通訊號DQS至較高阻抗狀態。 在本發明之另一實例實施例中，在圖6及圖7中所說明之 記憶裝置600及700可分別包括一延遲鎖定迴路（dll)電路 105857.doc -23- 1289312 署丁）以使輪出資料dq與時脈.訊號CK同步。若記憶裝 沾认〇及7〇0使輪出資料叫與時脈訊號⑶同步並輸出同步 、]出貝料DQ，則一記憶控制器（例如，圖3之記憶控制器 圖之^己隐控制器41等）可以一增加之準確性及/或穩定 ^ t同y輸出資料到達記憶控制器之一到達時間。在本 ^ 替代貫例貫施例中，記憶裝置6〇〇及7〇〇可不包括 DLL電路。在記憶裝置6〇〇及7〇〇可不包括^^^電路之一實 4中可乓加一序文時期（preamble period)且/或將資料選 ^ ft號連、、貝地維持在第二邏輯位準（例如，—較低邏輯位 準）’使侍一經組態以.藉由記憶控制器運作之接收器可識 別一有效資料選通雙態觸變。 囷8為方塊圖，說明根據本發明之另一實施例之記憶 控制器_。在-實例中，可組態記憶控制器800以與一不 包括DLL電路之記憶裝置（未圖示）（例如，記憶裝置、 35、43、600、700等）通訊（例如，接收讀資料）。 在圖8之實例實施例中，記憶控制器8〇〇可包括一資料輸 入缓衝Is 81、一資料選通輸入緩衝器82、一時脈緩衝器 83、一控制訊號產生器84、一時鐘產生器85、複數個奇位 元資料鎖存電路86及88、複數個偶位元資料鎖存電路87及 89、一開關單元90及内部資料鎖存電路91及92。 在圖8之實例實施例中，資料輸入緩衝器8丨可基於一參 考電壓VREF接收並缓衝資料DIN。資料選通輸入緩衝器82 可基於參考電壓VREF接收並緩衝可選通資料din之資料選 通號DQS。時脈緩衝益83可基於參考電壓vref接收並 105857.doc •24· 1289312 緩衝時脈訊號CK。 在圖8之實例實施例中，控制訊號產生器84可包括一接 收 > 料選通輸入緩衝器82之一輸出訊號之脈衝產生器841 及一回應脈衝產生器841之一輸出訊號之環式計數器842。 脈衝產生器841可產生一可與資料選通輸入緩衝器82之輸 出sfl ί虎匹配之鎖存時脈訊號LCK。環式計數器842可對鎖 存時脈訊號LCK之轉變（例如，在第一邏輯位準與第二邏 輯位準之間）計數以產生可啟用鎖存電路86、87、88及89 之訊號ΕΝΟ、ΕΝ1、ΕΝ2及ΕΝ3。環式計數器842可產生回 應鎖存時脈訊號LCK之第一邊緣（例如，上升邊緣、下降 邊緣等）之複數個奇位元啟用訊號ΕΝΟ及ΕΝ2以及回應鎖存 時脈訊號LCK之第二邊緣（例如，下降邊緣、上升邊緣等） 之複數個偶位元啟用訊號ΕΝ1及ΕΝ3。 在圖8之實例實施例中，可將啟用訊號ΕΝΟ、ΕΝ1、ΕΝ2 及ΕΝ3設置為第一邏輯位準（例如，一較高邏輯位準）以啟 用鎖存電路86、87、88及89。啟用訊號ΕΝΟ可在鎖存時脈 訊號LCK之一第一上升邊緣之後禁用、在鎖存時脈訊號 LCK之一第二上升邊緣之後啟用並在鎖存時脈訊號LCK之 一第三上升邊緣之後再次禁用。啟用訊號ΕΝ1可在鎖存時 脈訊號LCK之一第一下降邊緣之後禁用、在鎖存時脈訊號 LCK之一第二下降邊緣之後啟用並在鎖存時脈訊號LCK之 一第三下降邊緣之後再次禁用。啟用訊號ΕΝ2可在鎖存時 脈訊號LCK之第二上升邊緣之後禁用、在鎖存時脈訊號 LCK之第三上升邊緣之後啟用並在鎖存時脈訊號LCK之一 105857.doc •25- 1289312 第四上升邊緣之後再次禁用。啟用訊號EN3可在鎖存時脈 訊號LCK之第二下降邊緣之後禁用、在鎖存時脈訊號lCK 之第三下降邊緣之後啟用並在鎖存時脈訊號LCK2 一第四 下降邊緣之後再次禁用。

在圖8之實例實施例中，時鐘產生器85可接收一經緩衝 之時脈訊號（例如，由時脈緩衝器83緩衝）以分別產生第一 内部時脈訊號ckso及第二内部時脈訊號(：1^1。回應奇位 元啟用訊號ENO可啟用第一奇位元鎖存電路86。回應鎖存 時脈訊號LCK，第一奇位元鎖存電路86可接收並鎖存一由 資料輸入緩衝器81緩衝之第一資料（例如，一第一奇位 元）。第一奇位元鎖存電路86可包括··一第一正反器86ι， 其可由奇位元啟用訊號EN0啟用並可回應鎖存時脈訊號 LCK之一邊緣（例如，一上升邊緣）鎖存第一資料；及一第 二正反器862，其可回應鎖存時脈訊號LCK之一邊緣（例 如，一下降邊緣）鎖存第一正反器861之一輸出訊號。 在圖8之實例實施例中，第一偶位元鎖存電㈣可回應 偶位兀啟用訊號EN1啟用。第_偶位元鎖存電路”可回應 鎖存時脈訊號LCK之一邊緣（例如，一 w 下降邊緣）接收並鎖 存一由資料輸入緩衝器81緩衝之第二資料（例如，一第一 偶位元）。在-實例中，第一偶位元鎖存電路87可包括一 正反器。 —1议70鎖存電路88i 奇位元啟用訊號EN2啟用。第二奇仿士处+ J仅兀鎖存電路88' 鎖存時脈訊號LCK接收並鎖存一由咨料认 田貝枓輸入緩衝器ί 105857.doc -26- 1289312 之第三資料(例如’ 一第二奇位元)。第二奇位元鎖存電路 88可包括-第-正反器881 ’其可由奇位元啟用訊號職 啟用並可回應鎖存時脈訊號LCK之一邊緣（例如，—上 邊緣）鎖存第三資料（例如，第二奇位元）。第二奇位元鎖存 電路88可進一步包括一第二正反器882，其可回應鎖存： 脈訊號LCK之一邊緣（例如，一下降邊緣）鎖存第一正反器 881之一輸出訊號。 ° • 在圖8之實例實施例中，第二偶位元鎖存電路89可回應 偶位元啟用訊號EN3啟用。第二偶位元鎖存電路的可回^ 鎖存時脈訊號IXK之-邊緣（例如，—下降邊緣）接收並: 存一由資料輸入緩衝器81緩衝之第四資料（例如，一第二 偶位元）。在一實例中，第二偶位元鎖存電路⑽可包括— 正反器。 在圖8之實例實施例中’開關單元9〇可回應第一内部時 脈訊號ckso及第二内部時脈訊號CKS1將鎖存在奇位元鎖 # #電㈣及财之奇資料（例如，奇位元）及㈣在偶Μ 鎖存電路8 7及8 9中之偶皆斗沐^也丨上 Π偶貝科（例如，偶位元）傳輸至内部資 料鎖存電路91及92。開關單元9〇可包括第一、第二、第三 及第四開關9〇1、902、9〇3及9〇4。第一開關9〇ι可回應^ -内部時脈訊號咖〇將鎖存在第一奇位元鎖存電路％中 之第一資料(例如’第-奇位元)傳輸至内部資料鎖存電路 91。第二開關902可回應第-内部時脈訊號CKS0將鎖存在 第一偶位元鎖存電路87中第— 傳輸至内部資料鎖存電路9丨Γ 位元） 丨貝tf鎖存電路91。第三開關则可回應第二内 105857.doc -27- 部時脈訊號CKSm鎖存在 三資料（例如，第二_ 奇位凡鎖存電路88中之第 第四開關904可回廡楚— P貝科鎖存電路92。 偶位元鎖存電物;之—内部：脈訊號CKS1將鎖存在第二 至内部資料鎖存電路92。四貝科（例如’第二偶位元）傳輸 在圖8之實例實施例中 傳輸之第一資料（例如，第一奇位可鎖存經 (第-偶位元)。同樣 ：:傳輸之第二資料 之第=資料⑷ ^貝科鎖存電路％可鎖存經傳輸 如，第二偶位元)。〜軌傳輸之第四資料(例 =本發明之另一實例實施例說明圖8的記憶控制器 器8〇〇 。圖/之時序圖可說明—實例，其中記憶控制 -之一接收器CTRL可接收自一記憶裝置（未圖示）（例 如、’一 DRAM)讀取之資料。在圖9中，假定-CAS潛時CL 可為3時脈週期且-叢發長度BL可為8時脈週期。 在圖8及圖9之實例實施例中，一值丈㈣（最大）可表示輸 出L遲之最大時名里且tSAC(最小）可表示輸出延遲之一最 小時鐘。一間隔TWIN可指示叫8从變化間隔（例如，在值 tSAC(最大）與值tSAC(最小）之間之差）。一傳播時間TpD可 表示一在其期間可自一記憶裝置（例如，記憶裝置33、 35、43、600、700等）傳輸資料至記憶控制器8〇〇之傳播時 間。DQS1可表示一自記憶裝置輸出並在tSAC(最大）處接 收於記憶控制器800之經延遲的資料選通訊號dqs。DQS2 可表示自ό己憶裝置輸出並在t S A C (最小）處接收於記憶控制 105857.doc -28 - 1289312 器800之經延遲的資料選通訊號dqs。在一實例中，DQSl 及DQ S 2可為移相訊號（例如，具有9 〇度之一相位差）以使自 記憶裝置輸出之資料選通訊號DQS延遲傳播時間TPD，例 如在一主機板上、在tSAC(最大）及tSAC(最小）之情況下且 記憶控制器800可藉此調整選通資料。 在圖8及圖9之實例實施例中，記憶控制器800可估計自 一記憶裝置（例如，記憶裝置33、35、43、600、700等）輸 φ 出並將接收於記憶控制器800之資料之一到達時間（例如， 對應於三個時脈週期之時間及加上傳播時間Tpd之時間）。 因此，如圖9中所說明，圖8之記憶控制器8〇〇可估計在一 接近時間T4之時間輸入資料。然而，資料到達時間可進一 步基於記憶裝置之間隔時間TWIN(例如，在值tSAC(最大） 與值tSAC(最小）之間之差）。 在圖8及圖9之實例實施例中，啟用訊號en〇、EN1、 EN2及EN3可基於圖9中之tS AC(最大）之DQS丨分別啟用鎖 • 存電路86、87、88及89。在第一奇位元鎖存電路86之第一 正反器861可接收第一資料（例如，第一奇位元）且可在 DQS1之第一上升邊緣鎖存第一資料之後可禁用啟用訊號 ΕΝ0。在第-偶位元鎖存電路87之正反器可接收第二資料 (例如，第一偶位元）且可在DQS1之第一下降邊緣處鎖存第 二資料之後可禁用啟用訊號EN1。在第：奇位元鎖存電路 88之第一正反器881可接收第三賢料（例如，第二奇位元）且 可在DQS1之第二上升邊緣鎖存第三資料之後可禁用啟用 訊號EN2。在第二偶位元鎖存電路89之正反器可接收第四 105857.doc -29- 1289312 貝科（例如，第二偶位元）且可在DQS1

Inota, ^ ^ 第一下降邊緣鎖存 第四資料之後可禁用啟用訊號EN3。 广8及圖9之實例實施例中’第一奇位元鎖存電㈣之 第二正反器862可鎖存由第一正反器861接收之第一資料 (例如，第-奇位元)。第二奇位元鎖存電路88之第二正反 器882可鎖存由第一正反器881接收之第三資料㈣如，第 二奇位元）。

在圖8及圖9之實例實施例中，為了將鎖存在第—奇位元 鎖存電路86及第一偶位元鎖存電路87中之資料傳輸至第一 内部賴鎖存電路91，可啟用第—㈣時脈訊號⑽卜 在一實例中，啟用第一内部時脈訊號CKS〇之時間可滯後 DQS1之至少第一下降邊緣’且在其他實例中，啟用第一 内部時脈訊號CKS0之時間可滯後超過第二下降邊緣、第 三下降邊緣等，因為可在資料可鎖存在第一奇位元鎖存電 路86及第一偶位元鎖存電路87之第二正反器862中之後啟 用第一内部時脈訊號CKS0。 在圖8及圖9之實例實施例中，若記憶控制器8〇〇基於 DQS2(例如，tSAC(最小）)接收資料，則可產生以上關於圖 8所述之啟用訊號EN0、EN1、EN2及EN3。然而，與以上 所給描述相反，第一内部時脈訊號CKS〇可超前DQS2之至 少第三下降邊緣，因為當在以一第五資料（例如，第三奇 位元）及一第六資料（例如，第三偶位元）重寫鎖存在第一奇 位元鎖存電路86及第一偶位元鎖存電路87之第二正反器 862中之第一資料（例如，第一奇位元）及第二資料（例如， 105857.doc -30- 1289312 第偶位元）之前啟動第一内部時脈訊號CKS(^^，可傳輸 第=貝料（例如，第一奇位元）及第二資料（例如，第一偶位 一）第内邻為料鎖存電路91。因此，第一内部時脈訊 號CKSO之上升邊緣可滯後DQS1之第一下降邊緣且可超 前DQS2之第三下降邊緣。 在本發明之另一實例實施例中（參看圖8及圖9)，若增加 1隔WIN，貝卜用於鎖存資料之正反器可包括至記憶控

制器綱以使增加之間隔TWIN可不干擾資料在記憶控制器 800處之正確接收。 在本發明之另一實例實施例中’一記憶系統(例如，記 隐系、”充300、§己憶系統4〇〇等）可包括在一記憶裝置中之一 資料選通輸出驅動器，該資料選通輸出驅動器在一待命期 間不需要轉變—資料選通訊號至較高阻抗狀態，反而可轉 變資料選通訊號至第二邏輯位準(例如，一較低邏輯位 :)。或I可回應其他觸變標準將資料選通訊號轉變至較 间阻抗位準。_資料選通匯流排線路可藉此降低在待命期 間之功率消耗（例如，自卿/2降低），此可同樣增加記憶 系統之一運作效率。 由此已描述了本發明之實例實施例，顯然，同 … ·，”〜、、、 H 一 π谷 :,夕種方式變化。舉例而言，以上儘管將第一邏輯位準 述為-較高邏輯位準且將第二邏輯位準描述為―較低邏 :準，應瞭解’可組態本發明之其他實例實施例以進行 、其中第-邏輯位準可指示—較低邏輯位準且第二邏 位準可指示-較高邏輯位準。此外電壓轉變可指示 I05857.doc -31 - 1289312

達到一目標電壓之一電壓改變，但或者可指示為了保持在 目才示電壓而維持一電壓。儘管記憶系統3〇〇、等之上述 實例已假設具有一單一記憶控制器及一個抑或兩嗰記憶裝 置，應瞭解，本發明之其他實例實施例可按比例而定以使 得包括任何數目之記憶控制器及/或記憶裝置。另外，儘 官已假設記憶系統600、700作為實例分別用於記憶裝置43 及33/35，應瞭解，本發明之其他實例實施例可包括其他 記憶裝置。另夕卜，儘管本發明之上述實例實施例係針對於 使用中心分接頭端接之記憶系統，應瞭解，本發明之其他 實例實施例可係針對於使用其他端接方法之系統。 進一步，在本發明之另一實例實施例中，第二邏輯位準 可對應一有效邏輯位準，有效邏輯位準為一足以降低一接 收器（例如，一記憶裝置雜訊係一 轉變訊號的機會之邏輯位準。 士並不認為此等變化偏離本發明之實例實_之精神及範 驚’且意欲將對熟悉此項技術者為顯而易見的所有此等修 改包括在下列申請專利範圍之範疇内。 【圖式簡單說明】 分接頭端接（CTT) 圖1為一方塊圖，說明了 一具有一中心 之習知記憶系統1 00。 …圖2A為一時序圖，說明了在一寫操作期間之一習知雙資 料速率（DDR)同步動*隨機存取記憶體（取趙）。 :為夺序圖，5兒明了在一讀操作期間之圖2A之習 知DDR同步DRAM。 105857.doc • 32 · 1289312 圖3為-方塊圖’說明了根據本發明之—實例實施例之 一記憶系統。 圖4為-方塊圖’說明了根據本發明之—實例實施例之 另一記憶系統。 圖5 A至圖5 C為時序圖，# Βθ 勹亏厅_也明了根據本發明之另一實例 實施例之圖3及圖4之記憶系統的回應。 圖6為一方塊圖’說明了根據本 恨佩+ %明之另一實例實施例 之一記憶裝置。

圖7為一方塊圖， 之另一記憶裝置。 圖8為一方塊圖， 記憶控制器。 說明了根據本發明之另—實例實施例 說明了根據本發明之另一實施例之一 圖9根據本發明之另一實例眚施彳 I例貫施例成明圖8之記憶控制器 之一時序圖。 【主要元件符號說明】 11 傳輸器 13 接收器 15 匯流排線路 31 記憶控制器 33 記憶裝置 35 記憶裝置 41 記憶控制器 43 記憶裝置 61 記憶單元 105857.doc -33 * 1289312 62 資料輸出緩衝器 63 資料選通輸出缓衝器 64 資料選通訊號圖案產生器 65 命令解碼器 71 記憶單元 72 資料輸出緩衝器 73 資料選通輸出緩衝器 74 資料選通訊號圖案產生器 75 命令解碼器 81 資料輸入緩衝器 82 資料選通輸入緩衝器 83 時脈緩衝器 84 控制訊號產生器 85 時鐘產生器 86 奇位元資料鎖存電路 87 偶位元資料鎖存電路 88 奇位元資料鎖存電路 89 偶位元資料鎖存電路 90 開關單元 91 内部資料鎖存電路 92 内部資料鎖存電路 100 習知記憶系統 300 記憶系統 400 記憶系統 105857.doc -34_ 1289312

600 記憶裝置 700 記憶裝置 800 記憶控制器 841 脈衝產生器 842 環式計數器 861 第一正反器 862 第二正反器 881 第一正反器 882 第二正反器 901 第一開關 902 第二開關 903 第三開關 904 第四開關 BL 叢發長度 /CAS 命令輸入插腳 /cso 晶片選擇插腳 /CS1 第二晶片選擇插腳 /RAS 命令輸入插腳 /WE 命令輸入插腳 CKSO 第一内部時脈訊號 CKS1 第二内部時脈訊號 CK 時脈訊號 CMD/ADD 命令匯流排線路/位址匯流排線路 CSO 第一晶片選擇插腳 105857.doc -35- 1289312

CS1 第二晶片選擇插腳 CSa 第一晶片選擇訊號匯流排線路 CSb 第二晶片選擇訊號匯流排線路 DIN 資料 DQi 輸出資料 DQS 資料選通匯流排線路 DQ 資料匯流排線路 ENO 啟用訊號 EN1 啟用訊號 EN2 啟用訊號 EN3 啟用訊號 LCK 鎖存時脈訊號 RD 讀命令 tDQSCK 延遲變化 TPD 傳播時間 tS AC(max) 最大時鐘 tSAC(min) 最小時鐘 TWIN tSAC 變化間隔 VDD 電源電壓 VREF 參考電壓 WR 寫命令 105857.doc -36-

Claims (1)

1. |务辱/ 日修(更頁 ί289ϊ1®137571*號專 申請案 f 申請專利範圍替換本(96年1月） • 十、申請專利範圍： 1 · 一種$己憶系統，其包含： 一記憶控制器，其控制至少一記憶裝置； 一資料匯流排線路，其連接在該至少一記憶裝置與該 吞己憶控制器之間以傳遞資料；及 一資料選通匯流排線路，其連接在該至少一記憶裝置 與該記憶控制器之間以傳遞至少一資料選通訊號，該至 少一兄憶裝置在一待命狀態期間第一次轉變該至少一資 料選通訊號至一有效邏輯位準，該有效邏輯位準小於一 電源電壓之一半。 2·如請求項丨之記憶系統，其中該待命狀態係在一讀操作 之後轉變。 3.如請求項1之記憶系統，其中一第一讀命令係自該記憶 控制器輸入該至少一記憶裝置之一第一記憶裝置，該第 口己憶裝置藉由在該讀命令之後之一第一時段之後轉變 該至少一資料選通訊號之一第一資料選通訊號至該有效 邏輯位準而執行該第一次轉變，且在一第二時段之後第 一-人轉變該第一資料選通訊號至該有效邏輯位準，該第 二時段包括該第一時段及一在其中輸出讀取資料之叢發 長度。 4· 2請求項3之記憶系統，其中一第二讀命令係在該第一 =貝9卩7輸入違第一記憶裝置之後輸入該第一記憶裝置， 該弟°己憶裝置係在該第二讀命令輸入之後第三次轉變 义第 >料選通訊號至该有效邏輯位準、回應該第二讀 105857-960110.doc 1289312 〒々在一 CAS潛時之後以用於該第二讀命令之該叢發長 度雙態觸變該第一資料選通訊號，且在該雙態觸變之後 第四次轉變該第一資料選通訊號至該有效邏輯位準。 5·如請求項3之記憶系統，其中一第二讀命令係在該第一 讀命令輸入該第一記憶裝置之後輸入該至少一記憶裝置 之一第二記憶裝置，該第一記憶裝置偵測輸入該第二記 憶裝置之該第二讀命令並第三次轉變該至少一資料選通 φ 訊號之一第二資料選通訊號至一較高阻抗狀態。 6·如請求項5之記憶系統，其中該第二記憶裝置第四次轉 變该第二資料選通訊號至該有效邏輯位準、以該叢發長 度雙怨觸變該第二資料選通訊號且在該雙態觸變之後第 五-人轉變該第二資料選通訊號至該有效邏輯位準。 7.如喷求項3之圮憶系統，其中一寫命令係在該第一讀命 令輸入該第一記憶|置之後輸入該第一記憶&置及該第 二記憶裝置之一者，該第一記憶裝置係在該寫命令輸入 之後第三次轉變該第一資料選通訊號至一較高阻抗狀 W 態。 8·如喷求項7之圯憶系統，其中該資料選通匯流排線路係 由該記憶控制器維持在該有效邏輯位準，無關於該第一 記憶裝置之該第—資料選通訊號是否第三次轉變至該較 高阻抗狀態。 9·如咕求項1之圯憶系統，其中一寫命令輸入該至少一記 憶裝置之一第一記憶裴置，接著，一讀命令輸入該第一 記憶裝S，該第-記憶I置係纟該讀命令之後之一第一 105857-960110.doc -2- 1289312 後第—次轉變該至少—資料選通訊號之-第-資 料選通訊號至該有效邏輯位準，並在—第二時段之後第 一次轉變該第一資料撰g 貝科選通讯唬至該有效邏輯位準，該第 二時段包括該第一時段及一 在其中輪出讀取資料之叢發 長度。 ίο. 11. 12. 如請求項1之記恃、糸缔，甘士 〜’、、、、/、中一寫命令輸入該至少一記 憶裝置之一第一記情麥罟，# 心表置接者，一讀命令輸入該至少 一記憶裝置之一 ^ ^ U. ^ 一5己憶裝置，該第二記憶裝置偵測該 讀命令並在該讀命令德 貝P 7 i傻之一第一時段之後第一次轉變 e亥至少一資料選通訊號至兮古4 f u跳主邊有效邏輯位準，且在一第二 時段之後第二次轉蠻兮5 + ^ 得支该至夕一—貝料選通訊號至該有效邏 輯位準，該第二時段包枯# $ 匕栝該第一時段及一在其中輸出讀 取資料之叢發長度。 如請求項1之記憶系統’其中該至少-記憶裝置包括： 一記憶單元陣列； 二資料輸出緩衝器，其緩衝自該記憶單元陣列讀取之 貝料並輸出該經緩衝之資料至該資料匯流排線路；及 一資料選通輸出緩衝器，其緩衝該至少一資料選通訊 號並輸出該經緩衝之資料選通訊號至該資料選通匯流排 線路， 其中，在回應一讀命令自該資料輸出緩衝器輸出資料 之後，該資料選通輸出緩衝器轉變該至少一資料選通訊 號至該有效邏輯位準。 如請求項11之記憶系統，其中該至少一記憶裝置進一步 105857-960110.doc 1289312 包括： 至少一晶片選擇插腳； 複數個命令輸入插腳； 一資料選通訊號圖案產生器，其將一對應該讀命令之 一叢發長度之雙態觸變圖案作為該資料選通訊號提供至 該資料選通輸出緩衝器；及 一命令解碼器，其解碼一經由該等複數個命令輸入插 腳之至少一者接收之命令，並基於該解碼控制該資料選 通輸出緩衝器及該資料選通訊號圖案產生器。 13. 如請求項12之記憶系統，其中該至少一記憶裝置包括一 第一記憶裝置及一第二記憶裝置，該至少一晶片選擇插 腳包括一第一晶片選擇插腳及一第二晶片選擇插腳，且 該命令解碼器係基於一輸入該第一晶片選擇插腳之第一 訊號及一輸入該第二晶片選擇插腳之第二訊號將該命令 解釋為指定用於該第一記憶裝置及該第二記憶裝置之一 者。 14. 如請求項12之記憶系統，其中該至少一晶片選擇插腳包 括一第一晶片選擇插腳及一第二晶片選擇插腳，且若該 第一晶片選擇插腳設置為一第一邏輯位準且該第二晶片 選擇插腳设置為一第二邏輯位準，則該命令解碼器將該 命令解釋為指定用於該第一記憶裝置，且若該第一晶片 選擇插腳設置為該第二邏輯位準且該第二晶片選擇插腳 设置為該第一邏輯位準，則該命令解碼器將該命令解釋 為指定用於該第二記憶裝置。 105857-960110.doc -4- 1289312 * ， 1 5·如請求項1之記憶系統，其中該至少一記憶裝置不包括 一延遲鎖定迴路電路。 16.如請求項1之記憶系統，其中該記憶控制器包括： 一資料輸入緩衝器，其經由該資料匯流排線路自該至 少一記憶裝置接收資料並緩衝該接收到之資料； 一資料選通輸入緩衝器，其經由該資料選通匯流排線 路自該至少一記憶體之一第一記憶裝置接收該至少一資 料選通訊號之一第一資料選通訊號並緩衝該第一資料選 •通訊號； 一時脈緩衝器，其接收並緩衝一時脈訊號； 一控制訊號產生器，其接收該資料選通輸入緩衝器之 一輸出訊號以產生一鎖存時脈訊號、複數個奇位元啟用 訊號及複數個偶位元啟用訊號； 一時鐘產生器，其自該時脈緩衝器接收該經緩衝之時 脈訊號以產生第一内部時脈訊號及第二内部時脈訊號； _ 複數個奇位元鎖存電路，該等複數個奇位元鎖存電路 之每一者回應對應之奇位元啟用訊號及該鎖存時脈訊號 而自該資料輸入緩衝器接收並鎖存該接收到之資料之對 應奇位元； 複數個偶位元鎖存電路，該等複數個偶位元鎖存電路 之每一者回應對應之偶位元啟用訊號及該鎖存時脈訊號 而自該資料輸入緩衝器接收並鎖存該接收到之資料之對 應偶位元；及 -開關單元’其回應該第—内部時脈訊號及該第二内 105857-960110.doc 1289312 • 部時脈訊號傳輸由該等奇位元鎖存電路鎖存之該等奇位 元及由該等偶位元鎖存電路鎖存之該等偶位元。 17.如請求項丨之記憶系統，其中該至少一記憶裝置係在一 預充電待命狀態、即該待命狀態之前之該預充電待命狀 悲期間第二次轉變該至少一資料選通訊號至一較高阻抗 狀態。 1 8.如明求項12之記憶系統，其中當一輸入該至少一晶片選 修 擇插腳之訊號設置為一第一邏輯位準及一第二邏輯位準 之一者時，該命令解碼器接收一在該等命令輸入插腳上 之命令。 19· 一種記憶裝置，其包含： 一記憶單元陣列； 一資料輸出緩衝器，其緩衝自該記憶單元陣列讀取之 資料並輸出該經緩衝之資料至一資料匯流排線路；及 -資料選通輸出緩衝器’其緩衝該至少一資料選通訊 號並輸出該經緩衝之資料選通訊號至-資料選通匯流排 線路，該資料選通輸出緩衝器在__待命狀態期間第一次 轉變該至少一資料選通訊號至一有效邏輯位準，該有效 邏輯位準小於一電源電壓之一半。 20. 21. 22. 如請求項19之記憶裝置，其中該待命狀態在回應一命令 自該資料輸出緩衝器輪出資料之後發生。 如請求彻之記憶裝置，其中該命令為一讀命令。 如請求項20之記憶裝置，其進—步包含： 至少一晶片選擇插腳； 105857-960110.doc 1289312 - 複數個命令輸入插腳； 一資料選通訊號圖案產生器，其將一對應於一回應該 讀命令所輸出之叢發長度資料之雙態觸變圖案作為該至 少一資料選通訊號提供至該資料選通輸出緩衝器；及 一命令解碼器，其解碼經由該等複數個命令輸入插腳 之至少一者接收之該命令，並基於該解碼控制該資料選 通輸出緩衝器及該資料選通訊號圖案產生器。 23·如請求項22之記憶裝置，其中該命令為一經由該等複數 •個命令輸入插腳之該至少一者輸入的第一讀命令，該資 料選通輸出緩衝器在該讀命令之後之一第一時段對該至 少一資料選通訊號之一第一資料選通訊號執行該第一次 轉變，並在一第二時段之後第二次轉變該第一資料選通 訊號至該有效邏輯位準，該第二時段包括該第一時段及 一在其中輸出讀取之資料之叢發長度。 24·如請求項23之記憶裝置，其中一第二讀命令係在該第一 讀命令之後經由該等複數個命令輸入插腳之該至少一者 籲 輸入至一第一記憶裝置，該資料選通輸出緩衝器在該第 二讀命令輸入之後第三次轉變該第一資料選通訊號至該 有效邏輯位準、回應該第二讀命令在一 CAS潛時之後以 一用於該第二讀命令的叢發長度雙態觸變該第一資料選 通訊號，並在該雙態觸變之後第四次轉變該第一資料選 通訊號至該有效邏輯位準。 25·如請求項23之記憶裝置，其中一寫命令在該第一讀命令 之後經由該等複數個命令輸入插腳之該至少一者輸入， 105857-960110.doc 1289312 該資料選通輸出緩衝器在該寫命令之後第三次轉 一資料選通訊號至一較高阻抗狀熊。 26. 如請求項22之記憶裝置，复中兮人人从 L 一中忒命令為一經由該等複數 個命令輪入插腳之該至少—者輸入《寫命令，复接著— 讀命令，該資料選通輸出緩衝器在該讀命令之後之 一時段執行對該至少一資料選诵 貝丁十k通#u之一第一資料選

   訊號之該第—次轉變m時段之後第二次轉變 該第-資料選通訊號至該有效邏輯位準’該第二時段包 括該第-時段及一在其中輪出讀取之資料之叢發長度广 27. 如請求項20之記憶裝置’其中該記憶裝置不包括—延遲 鎖定迴路電路。 28·如請求項20之記憶裝置， 一預充電待命狀態期間第 號至一較高阻抗狀態，該 前0 1中該資料選通輸出緩衝器在 二次轉變該至少一資料選通訊 第一次轉變在該第一次轉變之 29· —種控制一記憶裝置之方法，其包含： 在一輸入命令之後的一第—時段之後第一次轉變一資 料選通訊號至-有效邏輯位準，該有效邏輯位準小於一 電源電壓之一半。 30.如請求項29之方法，其中該輸入命令為一讀命令。 31·如請求項29之方法，進一步包含： 以對該輸入命令之-回應之一叢發長度雙態觸變該資 料選通訊號；及 第二次轉變該資料選通訊號至該有效邏輯位準。 105857-960110.doc 1289312 β 3 2.如睛求項2 9之方法，進一步包含： 在該輸入命令之後接收一寫命令，該輸入命令為一讀 命令；及 在該寫命令之後的一第二時段之後第二次轉變該資料 選通訊號至一較高阻抗狀態。 33·如請求項29之方法，其進一步包含： 在一預充電待命狀態中第二次轉變該資料選通訊號炱 一較局阻抗狀態。 _ 34·如請求項33之方法，其中該預充電待命狀態包括一在接 收該輸入命令之後且在該第一次轉變之前的時期。 35· —種記憶控制器，其包含： 一資料輸入緩衝器，其經由一資料匯流排線路自該炱 )5己丨思裝置接收資料並緩衝該接收到之資料； 一資料選通輸入緩衝器，其經由該資料選通匯流排線 路自該至少一記憶體之一第一記憶裝置接收該至少一資 料選通訊號之一第一資料選通訊號並緩衝該第一資料選 _ 通訊號； 一時脈緩衝器，其接收並緩衝一時脈訊號； 一控制訊號產生器，其接收該資料選通輸入緩衝器之 一輸出訊號以產生一鎖存時脈訊號、複數個奇位元啟用 訊號及複數個偶位元啟用訊號； -時鐘產生H ’其自該時脈緩衝器接收該經緩衝之時 脈訊號以產生第一内部時脈％缺β餘 丨于胍δί1唬及弟二内部時脈訊號； 複數個奇位元鎖存電路，#隹、# & 于电塔該等複數個奇位元鎖存電路 105857-960110.doc 1289312 每者回應對應之奇位元啟用訊號及該鎖存時脈訊號 自名貝料輸入緩衝器接收並鎖存該接收到之資料之對應 奇位元； 複數個偶位元鎖存電路，該等複數個偶位元鎖存電路 之每一者回應對應之偶位元啟用訊號及該鎖存時脈訊號 自該貝料輸入緩衝器接收並鎖存該接收到之資料之對應 偶位元；及 開關翠元’其回應該第一内部時脈訊號及該第二内 部時脈訊號傳輸由該等奇位元鎖存電路鎖存之該等奇位 元及由該等偶位元鎖存電路鎖存之該等偶位元。 36·如請求項35之記憶控制器，其中該控制訊號產生器包 括· 一脈衝產生器，其接收該資料選通輸入緩衝器之一輸 出訊號以產生該鎖存時脈訊號；及 一環式計數器，其對該鎖存時脈訊號之許多轉變計數 以產生該等複數個奇位元啟用訊號及該等複數個偶位元 啟用訊號。 3 7 ·如晴求項3 5之§己憶控制器，其中該等複數個奇位元鎖存 電路之每一者包括： 一第一正反器，其由該等複數個奇位元啟用訊號之一 對應奇位元啟用訊號啟用，該第一正反器回應該鎖存時 脈訊號之一第一邊緣鎖存一對應奇位元；及 一第二正反器，其回應該鎖存時脈訊號之一第二邊緣 鎖存該第一正反器之一輸出訊號。 105857-960110.doc -10- Ί289312 8·如π求項37之記憶控制器’其中該第—邊緣為—上升邊 緣且該第二邊緣為一下降邊緣。 39.如明求項35之記憶控制器，其中該等複數個偶位元鎖存 電路之每一者包括由該等複數個偶位元啟用訊號之一對 應偶位元啟用訊號啟用的一正反器，該正反器回應該鎖 存時脈訊號之一邊緣鎖存一對應偶位元。 :求項39之e憶控制器，其中該邊緣為—下降邊緣。 • 月求項35之圯憶控制器，其中談開關單元包括·· 第開關，其回應該第一内部時脈訊號傳輸一由該 第一奇位元鎖存電路鎖存之第一奇位元； 第—開關，其回應該第一内部時脈訊號傳輸一由該 第:偶位元鎖存電路鎖存之第—偶位元； 第一P幵1關，其回應該第二内部時脈訊號傳輸一由該 k奇位元鎖存電路鎖存之第二奇位元；及 開關其回應該第二内部時脈訊號傳輸一由該 弟二偶位元鎖存電路鎖存之第二偶位元。 105857-960110.doc

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