TWI655845B - 用於高速通訊之介面電路、及包含該介面電路之半導體設備和系統 - Google Patents

用於高速通訊之介面電路、及包含該介面電路之半導體設備和系統 Download PDF

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Abstract

一種半導體設備的介面電路可包含一脈衝產生單元、一資料時脈同步單元與一系統時脈同步單元。該脈衝產生單元可被配置成根據一資料時脈訊號以從一突發端訊號產生一突發端脈衝。該資料時脈同步單元可被配置成基於該突發端脈衝與該資料時脈訊號以將一資料時脈同步訊號致能，並根據一突發端偵測訊號以將該資料時脈同步訊號失能。該系統時脈同步單元可被配置成藉由使該資料時脈同步訊號與一系統時脈訊號同步以產生該突發端偵測訊號。

Description

用於高速通訊之介面電路、及包含該介面電路之半導體設備和系統
本申請案主張2015年1月29日提交給韓國智慧財產權局的申請號為10-2015-0014443的韓國專利申請案的優先權，透過在此併入其全部參考內容。
本發明所揭露的各個實施例整體上係關於一種通訊系統，且更特別地，係關於一種用於高速通訊之介面電路，及包含該介面電路之半導體設備和系統。
個人使用的電子產品，例如個人電腦、平板電腦、筆記型電腦與智慧型手機，可由各種電子元件構成。電子產品內兩種不同的電子元件可進行高速通訊以在短時間內處理大量資料。該等電子元件通常可經由介面電路進行通訊。該等電子元件可透過各種方案進行通訊，而串列通訊方案就是一個範例。
當電子元件的效能被改善，對於能夠增加頻寬並降低功率消耗之通訊方案的需求與日俱增。為了符合這種需求，新型串列通訊方案係以各種方式提出，於是經改善以支援該新型串列通訊方案的介面電路應運而生。
於一實施例中，一半導體設備的介面電路可包含一脈衝產生單元，係配置成根據一資料時脈訊號以從一突發端(burst end)訊號產生一突發端脈衝(burst end pulse)。該介面電路亦可包含一資料時脈同步單元，係配置成基於該突發端脈衝與該資料時脈訊號以將一資料時脈同步訊號致能，並根據一突發端偵測訊號以將該資料時脈同步訊號失能。該介面電路亦可包含一系統時脈同步單元，係配置成藉由使該資料時脈同步訊號與一系統時脈訊號同步以產生該突發端偵測訊號。
於一實施例中，一半導體設備的介面電路可包含一脈衝產生單元，係配置成根據一突發端訊號與一資料時脈訊號以產生一突發端脈衝，該介面電路亦可包含一資料時脈同步單元，係配置成當該突發端脈衝被產生時，將一資料時脈同步訊號致能直到一突發端偵測訊號被致能。該介面電路亦可包含一系統時脈同步單元，係配置成藉由使該資料時脈同步訊號與一系統時脈訊號同步以產生該突發端偵測訊號。
於一實施例中，一系統可包含與一主機電性耦接的一半導體設備，該半導體設備包含一控制器與至少一個記憶體，該記憶體係與該控制器電性耦接且儲存並輸出資料。該控制器可包含一脈衝產生單元，係配置成根據一突發端訊號與一資料時脈訊號以產生一突發端脈衝。該控制器亦可包含一資料時脈同步單元，係配置成當該突發端脈衝被產生時，將一資料時脈同步訊號致能直到一突發端偵測訊號被致能。該控制器更可包含一系統時脈同步單元，係配置成藉由使該資料時脈同步訊號與一系統時脈訊號同步以產生該突發端偵測訊號。
1‧‧‧系統
2‧‧‧介面電路
3‧‧‧系統
4‧‧‧系統
5‧‧‧介面電路
110‧‧‧主裝置
111‧‧‧介面電路
113‧‧‧傳送器
115‧‧‧接收器
117‧‧‧通道管理區塊
120‧‧‧從裝置
121‧‧‧介面電路
123‧‧‧接收器
125‧‧‧傳送器
127‧‧‧通道管理區塊
131‧‧‧訊號傳輸路徑
132‧‧‧訊號傳輸路徑
210‧‧‧介面電路
211‧‧‧映射器
212‧‧‧編碼器
213‧‧‧串列單元
214‧‧‧傳輸驅動器
220‧‧‧介面電路
221‧‧‧接收驅動器
222‧‧‧並列單元
223‧‧‧解碼器
224‧‧‧映射器
310‧‧‧主機裝置
320‧‧‧大容量儲存裝置
330‧‧‧記憶體
340‧‧‧顯示裝置
350‧‧‧攝影裝置
360‧‧‧數據機
370‧‧‧橋式晶片
380‧‧‧無線傳輸晶片
410‧‧‧主機
411‧‧‧介面電路
420‧‧‧半導體設備
430‧‧‧控制器
431‧‧‧介面電路
432‧‧‧振盪器
433‧‧‧鎖相迴路
434‧‧‧時脈資料回復電路
441‧‧‧非揮發性記憶體
442‧‧‧非揮發性記憶體
443‧‧‧非揮發性記憶體
444‧‧‧非揮發性記憶體
450‧‧‧訊號傳輸路徑
510‧‧‧脈衝產生單元
520‧‧‧資料時脈同步單元
530‧‧‧系統時脈同步單元
610‧‧‧第一正反器
620‧‧‧反相器
630‧‧‧及閘
640‧‧‧第二正反器
710‧‧‧第一多工器
720‧‧‧第二多工器
730‧‧‧正反器
810‧‧‧第一正反器
820‧‧‧第二正反器
BE‧‧‧突發端訊號
BED‧‧‧資料時脈同步訊號
BEP‧‧‧突發端脈衝
CDR‧‧‧時脈資料回復電路
CFGCLK‧‧‧系統時脈訊號
DBE‧‧‧突發端偵測訊號
DCLK‧‧‧資料時脈訊號
DN‧‧‧訊號傳輸線
DP‧‧‧訊號傳輸線
OSC‧‧‧振盪器
PHY‧‧‧實體層
PLL‧‧‧鎖相迴路
RX‧‧‧接收器
TX‧‧‧傳送器
VDD‧‧‧外部電壓
VSS‧‧‧接地電壓
〔圖1〕係說明根據本發明一實施例之系統配置方式的一範例示意圖。
〔圖2〕係說明根據本發明一實施例之介面電路配置方式的一範例示意圖。
〔圖3〕係說明一種包含多個電子元件之系統的一範例示意圖，該等電子元件係使用圖1與圖2中所說明的串列通訊方案。
〔圖4〕係說明根據本發明一實施例之系統配置方式的一範例示意圖。
〔圖5〕係說明根據本發明一實施例之介面電路配置方式的一範例示意圖。
〔圖6〕係說明圖5中所示之脈衝產生單元配置方式的一範例示意圖。
〔圖7〕係說明圖5中所示之資料時脈同步單元配置方式的一範例示意圖。
〔圖8〕係說明圖5中所示之系統時脈同步單元配置方式的一範例示意圖。
〔圖9〕係根據本發明一實施例之波形圖的一範例示意圖，該波形圖係用以協助說明介面電路的操作方式。
在下文中，一種用於高速通訊的介面電路、及包含該介面電路的半導體設備和系統，將經由各種實施例並參考所附圖式加以說明如下。
本發明之實施例可提供一介面電路與包含該介面電路的一半導體設備於一以高速進行通訊的系統中，該介面電路係可進行快速的操作模式轉變。於圖1中，根據本發明之一實施例的系統1可包含一主裝置110與一從裝置120。主裝置110可以是控制從裝置120的主機裝置。主裝置110可執行一計算操作並產生用以控制從裝置120的各種控制訊號。從裝置120可藉由被主裝置110控制以執行各種操作。主裝置110與從裝置120可配置一連結。主裝置 110與從裝置120可經由次連結進行通訊。詳細而言，主裝置110與從裝置120可分別包含介面電路111與介面電路121以進行高速通訊。主裝置110與從裝置120可經由訊號傳輸路徑131及訊號傳輸路徑132而彼此電性耦接，並經由訊號傳輸路徑131及訊號傳輸路徑132、與介面電路111及介面電路121而交換訊號。
介面電路111及介面電路121可執行差動訊號傳輸方案的串列通訊。主裝置110的介面電路111可包含一傳送器(TX)113，傳送器(TX)113係用以將一訊號從主裝置110傳送至從裝置120。介面電路111亦可包含一接收器(RX)115，接收器(RX)115係用以接收由從裝置120傳送的訊號。從裝置120的介面電路121可包含一接收器(RX)123，接收器(RX)123係用以接收由主裝置110傳送的訊號。介面電路121亦可包含一傳送器(TX)125，傳送器(TX)125係用以將一訊號傳送至主裝置110。訊號傳輸路徑131及訊號傳輸路徑132可包含複數條通道，且每一通道可包含兩條訊號傳輸線。該等訊號傳輸線可傳送一差動訊號。於圖1所說明的範例中，雖然一通道電性耦接於主裝置110的傳送器113與從裝置120的接收器123而另一通道係電性耦接於從裝置120的傳送器125與主裝置110的接收器115，但應注意的是本實施例並非僅限於圖1的範例且系統1更可包含用於訊號之傳輸與接收的複數條通道。
主裝置110與從裝置120更可包含通道管理區塊117與127。當主裝置110與從裝置120經由上述複數條通道而交換訊號時，通道管理區塊117與127可執行劃分待傳送之訊號並混合已接收之訊號的功能。
請參照圖2，係說明根據本發明一實施例之介面電路2配置方式的一範例示意圖。介面電路2可應用於圖1中所示之主裝置110與從裝置120的介面電路111與介面電路121。例如，可對應於主裝置110之傳送器113與從 裝置120之接收器123的元件係顯示於圖2中。傳送器113可被歸類為一主裝置的介面電路210。另外，接收器123可被歸類為一從裝置的介面電路220。主裝置的介面電路210與從裝置的介面電路220可經由兩條訊號傳輸線DP與訊號傳輸線DN而互相通訊。該等訊號傳輸線DP與訊號傳輸線DN可傳送一差動訊號。
主裝置的介面電路210可包含一映射器211、一編碼器212、一串列單元213與一傳輸驅動器214。映射器211可藉由加入一控制符號以重新配置資料，致使該資料可符合該系統的介面協定。8位元資料係可用於主裝置與從裝置的資料形式。編碼器212可根據8位元資料的資訊而產生具有一預設樣式的10位元符號。例如，編碼器212可將該8位元資料編碼，致使經由訊號傳輸線DP與訊號傳輸線DN所傳送之訊號的位準可連續地轉變。由於在主裝置與從裝置之間的串列通訊方案並不會使用一時脈訊號，故應基於經由訊號傳輸線DP與訊號傳輸線DN所傳送的訊號而於內部產生一時脈訊號。為了精確地產生該時脈訊號，經由訊號傳輸線DP與訊號傳輸線DN所傳送的訊號必須連續地轉變。
串列單元213可將輸出自編碼器212之已編碼的10位元符號串列化，並以1位元接著1位元的方式相繼輸出。傳輸驅動器214可將已編碼的10位元符號輸出十次至訊號傳輸線DP與訊號傳輸線DN以回應串列單元213的輸出。傳輸驅動器214可將對應於1位元的差動訊號傳送至訊號傳輸線DP與訊號傳輸線DN。因此，該10位元符號可經由傳輸驅動器214與訊號傳輸線DP與訊號傳輸線DN而被傳送十次到從裝置的介面電路220。
從裝置的介面電路220可包含一接收驅動器221、一並列單元 222、一解碼器223與一映射器224。接收驅動器221可經由訊號傳輸線DP與訊號傳輸線DN以接收從主裝置的介面電路210傳送的訊號。接收驅動器221可差動地放大經由訊號傳輸線DP與訊號傳輸線DN傳送的訊號。接收驅動器221亦可輸出1位元的訊號。並列單元222可將接收驅動器221的輸出訊號並列化，並輸出10位元符號。解碼器223可將該10位元符號解碼，並還原8位元資料。映射器224可根據主裝置中介面電路210之映射器211所加入的控制符號將解碼器223的輸出資料還原成與輸入至映射器211之8位元資料相同的8位元資料。雖然圖未示，從裝置的介面電路220更可包含一時脈資料回復電路，該時脈資料回復電路係基於經由訊號傳輸線DP與訊號傳輸線DN所傳送的訊號以產生一內部時脈訊號。介面電路220更可包含用以校正訊號之扭曲的一去除偏移電路。
於主裝置之介面電路210的多個元件之中，映射器211與編碼器212可以是數位操作區的電路。另外，串列單元213與傳輸驅動器214可以是類比操作區的電路。於從裝置之介面電路220的多個元件之中，接收驅動器221與並列單元222可以是類比操作區的電路。此外，解碼器223與映射器224可以是數位操作區的電路。
請參照圖3，係說明一種包含多個電子元件之系統的一範例示意圖，該等電子元件係使用圖1與圖2中所說明的串列通訊方案。於圖3中，系統3可包含一主機裝置310、一大容量儲存裝置320、一記憶體330、一顯示裝置340、一攝影裝置350、一數據機360、一橋式晶片370與一無線傳輸晶片380。主機裝置310可藉由形成各別的單獨連結而與其餘多個元件進行通訊。
主機裝置310可包含至少一個積體電路裝置，例如應用處理器 與特定應用積體電路(ASIC,application specific integrated circuit)。大容量儲存裝置320可包含至少一個經由通用序列匯流排(USB)耦接的儲存元件，例如固態硬碟(SSD,solid state drive)與隨身碟。記憶體330可包含任何種類的記憶體裝置。舉例而言，記憶體330可包含一揮發性記憶體裝置，例如動態隨機存取記憶體(DRAM,dynamic RAM)。或者，記憶體330亦可包含一非揮發性記憶體裝置，例如唯讀記憶體(ROM,read only memory)、可程式化唯讀記憶體(PROM,programmable ROM)、電子可抹除可程式化唯續記憶體(EEPROM,electrically erasable and programmable ROM)、可抹除可程式化唯續記憶體(EPROM,erasable programmable ROM)、快閃記憶體(FLASH memory)、相變化隨機存取記憶體(PRAM,phase change RAM)、磁性隨機存取記憶體(MRAM,magnetic RAM)、電阻式隨機存取記憶體(RRAM,resistive RAM)與鐵電隨機存取記憶體(FRAM,ferroelectric RAM)。
主機裝置310可藉由形成各別的連結而與大容量儲存裝置320及記憶體330進行通訊。主機裝置310、大容量儲存裝置320與記憶體330各自可包含圖1與圖2中所示的介面電路，並可於一串列通訊方案中互相交換訊號。同樣地，主機裝置310可藉由形成獨立的連結串列地與顯示裝置340、攝影裝置350、數據機360、橋式晶片370與無線傳輸晶片380進行通訊。
請參照圖4，係說明根據本發明一實施例之系統4配置方式的一範例示意圖。於圖4中，系統4可包含一主機410與一半導體設備420。主機410可以是控制半導體設備420的處理器。主機410可經由至少一條訊號傳輸路徑450而與半導體設備420電性耦接，且形成一連結。上述至少一條訊號傳輸路徑450可以是用以傳送一差動訊號的一對訊號傳輸線、或可包含用以傳送複 數個差動訊號的複數個成對的訊號傳輸線。主機410可包含一介面電路411以經由至少一條訊號傳輸路徑450而與半導體設備420進行通訊。介面電路411可對應於圖2中所示之主裝置的介面電路210。介面電路411可以是一實體層(physical layer)PHY，該實體層對於在主機410與半導體設備420之間的訊號傳輸而言是必要的。
半導體設備420可藉由被主機410控制而儲存並輸出資料。半導體設備420可以是例如固態硬碟的大容量儲存裝置。半導體設備420可包含一控制器430與複數個非揮發性記憶體441至444。控制器430可傳達主機410與複數個非揮發性記憶體441至444之間的通訊。控制器430可與複數個各別的非揮發性記憶體441至444電性耦接。控制器430可與各別的非揮發性記憶體441至444形成單獨的次連結或通道。於一實施例中，控制器430可與至少兩個非揮發性記憶體形成單獨的次連結或通道。非揮發性記憶體441至444可以是相同種類的記憶體，或可包含不同種類的記憶體。例如，每個非揮發性記憶體441至444可包含一快閃記憶體(FLASH memory)、一相變化隨機存取記憶體(PRAM)、一磁性隨機存取記憶體(MRAM)、一電阻式隨機存取記憶體(RRAM)與一鐵電隨機存取記憶體(FRAM)。
控制器430可包含一介面電路431以經由至少一條訊號傳輸路徑450而與主機410進行通訊。介面電路431可對應於圖2中所示之從裝置的介面電路220。介面電路431可以是一實體層PHY，該實體層對於在主機410與半導體設備420之間的訊號傳輸而言是必要的。介面電路431可基於經由至少一條訊號傳輸路徑450所傳送的訊號而轉變半導體設備420的操作模式。
控制器430更可包含一振盪器432、一鎖相迴路433(PLL,phase locked loop)與一時脈資料回復電路434(CDR,clock data recovery circuit)。不論半導體設備420操作於什麼模式，振盪器432都可產生具有一預設週期的一系統時脈訊號CFGCLK。振盪器432不僅在半導體設備420被啟動的狀態下可產生該系統時脈訊號CFGCLK，亦可於半導體設備420消耗最低功率的操作模式下產生該系統時脈訊號CFGCLK。半導體設備420消耗最低功率的操作模式可以是停滯模式(stall mode)。另外，該停滯模式(stall mode)可以是例如滑動模式(slip mode)、節電模式(power-down mode)、深度節電模式(deep power-down mode)或待命模式(standby mode)。
鎖相迴路433可產生一資料時脈訊號DCLK。該資料時脈訊號DCLK相較於該系統時脈訊號CFGCLK可具有一較短週期及/或一較高頻率。鎖相迴路433產生該資料時脈訊號DCLK實質上需要大的電流量。因此，當半導體設備420被啟動時，鎖相迴路433可產生該資料時脈訊號DCLK。例如，半導體設備420可於突發操作模式(burst operation mode)下被啟動，且鎖相迴路433可於突發操作模式下產生該資料時脈訊號DCLK。
時脈資料回復電路434可改變該資料時脈訊號DCLK的相位。時脈資料回復電路434可基於經由至少一條訊號傳輸路徑450所傳送的訊號而改變該資料時脈訊號DCLK的相位，致使該資料時脈訊號DCLK的相位係對應於經由至少一條訊號傳輸路徑450所傳送之訊號的相位。振盪器432與時脈資料回復電路434可以如同鎖相迴路433一樣都是類比操作區的電路。
請參照圖5，係說明根據本發明一實施例之介面電路5配置方式的一範例示意圖。介面電路5可被實施為圖4中所示的介面電路431。於圖5中，介面電路5可包含一脈衝產生單元510、一資料時脈同步單元520與一系統時脈 同步單元530。脈衝產生單元510可基於一突發端訊號BE與一資料時脈訊號DCLK而產生一突發端脈衝BEP。脈衝產生單元510可藉由使該突發端訊號BE與該資料時脈訊號DCLK同步以產生該突發端脈衝BEP。例如，當該突發端訊號BE的位準轉變時，脈衝產生單元510可產生該突發端脈衝BEP，該突發端脈衝BEP係具有對應於該資料時脈訊號DCLK之一個週期的脈衝寬度。當一突發操作被執行時，該突發端訊號BE可被致能至一高位準。當該突發操作被終止時，該突發端訊號BE可被失能至一低位準。該突發操作可以是包含介面電路5之半導體設備的主動操作模式。若該突發操作被終止，該半導體設備可終止該主動操作模式，並可進入一停滯模式。
資料時脈同步單元520可基於該突發端脈衝BEP、該資料時脈訊號DCLK與一突發端偵測訊號DBE而產生一資料時脈同步訊號BED，當該突發端脈衝BEP被產生時，資料時脈同步單元520可將資料時脈同步訊號BED致能。另外，當該突發端偵測訊號DBE被致能時，資料時脈同步單元520可將資料時脈同步訊號BED失能。當該突發端脈衝BEP被產生時直到該突發端偵測訊號DBE被致能時，資料時脈同步單元520可維持該資料時脈同步訊號BED的致能狀態。資料時脈同步單元520可與該資料時脈訊號DCLK同步操作。例如，當該突發端脈衝BEP被產生時，資料時脈同步單元520可將與該資料時脈訊號DCLK同步的資料時脈同步訊號BED致能。此外，當該突發端偵測訊號DBE被致能時，資料時脈同步單元520可將與該資料時脈訊號DCLK同步的資料時脈同步訊號BED失能。
系統時脈同步單元530可基於該資料時脈同步訊號BED與一系統時脈訊號CFGCLK而產生該突發端偵測訊號DBE。系統時脈同步單元530可 透過資料時脈同步訊號BED與該系統時脈訊號CFGCLK的同步而產生該突發端偵測訊號DBE。例如，當該資料時脈同步訊號BED被致能時，系統時脈同步單元530可將與該系統時脈訊號CFGCLK同步的突發端偵測訊號DBE致能。當該資料時脈同步訊號BED被失能時，系統時脈同步單元530可將與該系統時脈訊號CFGCLK同步的突發端偵測訊號DBE失能。
請參照圖6，係說明圖5中所示之脈衝產生單元510配置方式的一範例示意圖。於圖6中，脈衝產生單元510可包含一第一正反器(flip-flop)610、一反相器(inverter)620、一及閘(AND gate)630與一第二正反器640。第一正反器610可接收該突發端訊號BE與該資料時脈訊號DCLK。反相器620可使該突發端訊號BE反相。及閘630可接收反相器620的輸出訊號與第一正反器610的輸出訊號。第二正反器640可接收及閘630的輸出訊號與該資料時脈訊號DCLK。第二正反器640亦可產生該突發端脈衝BEP。第一正反器610與第二正反器640可以是D型正反器(D flip-flop)。第一正反器610、反相器620與及閘630可產生一脈衝，當該突發端訊號BE從一高位準轉變至一低位準，該脈衝被致能至該高位準。第二正反器640可藉由使已致能的脈衝與該資料時脈訊號DCLK同步以提供該突發端脈衝BEP。
請參照圖7，係說明圖5中所示之資料時脈同步單元520配置方式的一範例示意圖。於圖7中，資料時脈同步單元520可包含一第一多工器(multiplexer)710、一第二多工器720與一正反器730。第一多工器710可將該資料時脈同步訊號BED與一外部電壓VDD其中之一輸出，以回應該突發端脈衝BEP。例如，當該突發端脈衝BEP被致能時，第一多工器710可將該外部電壓VDD輸出。當該突發端脈衝BEP被失能時，第一多工器710亦可將該資料 時脈同步訊號BED輸出。第二多工器720可將第一多工器710的輸出訊號與一接地電壓VSS其中之一輸出，以回應該突發端偵測訊號DBE。例如，當該突發端偵測訊號DBE被失能時，第二多工器720可將第一多工器710的輸出訊號輸出。當該突發端偵測訊號DBE被致能時，第二多工器720亦可將該接地電壓VSS輸出。正反器730可藉由使第二多工器720之輸出訊號與該資料時脈訊號DCLK同步以輸出該資料時脈同步訊號BED。當該突發端脈衝BEP被產生時，第一多工器710可將該外部電壓VDD輸出。第二多工器720可將第一多工器710的輸出訊號輸出，以回應被失能的突發端偵測訊號DBE。另外，正反器730可將與該資料時脈訊號DCLK同步的資料時脈同步訊號BED致能。由於即使在該突發端脈衝BEP被失能之後，第一多工器710也會將已致能的資料時脈同步訊號BED輸出，該資料時脈同步訊號BED的致能狀態可被維持。之後，若該突發端偵測訊號DBE被致能，第二多工器720可將該接地電壓VSS輸出，而非將第一多工器710的輸出訊號輸出。因此，正反器730可將與該資料時脈訊號DCLK同步的資料時脈同步訊號BED失能。
請參照圖8，係說明圖5中所示之系統時脈同步單元530配置方式的一範例示意圖。於圖8中，系統時脈同步單元530可包含第一正反器810與第二正反器820。第一正反器810可接收該資料時脈同步訊號BED與該系統時脈訊號CFGCLK。第二正反器820可接收第一正反器810的輸出訊號與該系統時脈訊號CFGCLK。第二正反器820亦可將該突發端偵測訊號DBE輸出。當該資料時脈同步訊號BED被致能時，第一正反器810可將與該系統時脈訊號CFGCLK同步的一輸出訊號致能。另外，當第一正反器810的輸出訊號被致能時，第二正反器820可將與該系統時脈訊號CFGCLK同步的突發端偵測訊號 DBE致能。雖然上述範例係說明系統時脈同步單元530配置有兩個正反器，應注意的是，本發明的實施方式並不限於該範例且圖8的電路可配置有不同數量的正反器。與該資料時脈訊號DCLK同步操作的資料時脈同步單元520可維持該資料時脈同步訊號BED的致能狀態直到與該系統時脈訊號CFGCLK同步操作的系統時脈同步單元530產生該突發端偵測訊號DBE。
請參照圖9，係根據本發明一實施例之波形圖的一範例示意圖，該波形圖係用以協助說明介面電路的操作方式。根據本實施例之半導體設備420與介面電路5的操作方式將參照圖4至圖9被說明如下。當接收來自於主機410的一特定樣式的資料時，半導體設備420可將該突發端訊號BE的位準從高位準轉變至低位準。當該系統時脈訊號CFGCLK具有一高位準時，半導體設備420應偵測該突發端訊號BE的位準轉變。然而，如圖9所示，當該突發端訊號BE的位準轉變時，該系統時脈訊號CFGCLK的相位係為一低位準，半導體設備420可能不會認定該突發操作被終止，且可能不會進入該停滯模式。
當該突發端訊號BE的位準轉變時，本發明一實施例之介面電路5可將該資料時脈同步訊號BED致能，因而可藉由該系統時脈訊號CFGCLK使半導體設備420認定該突發操作被終止。若該突發端訊號BE的位準進行轉變，脈衝產生單元510可產生與該資料時脈訊號DCLK同步的突發端脈衝BEP。若該突發端脈衝BEP被致能，資料時脈同步單元520可將該資料時脈同步訊號BED致能。若該突發端脈衝BEP被致能，第一多工器710將外部電壓VDD輸出。另外，第二多工器720將第一多工器710的輸出訊號輸出。正反器730可接收第二多工器720的輸出訊號，並可將該資料時脈同步訊號BED致能。即使該突發端脈衝BEP被失能，該資料時脈同步訊號BED可維持該致能狀態直到該 突發端偵測訊號DBE被致能。系統時脈同步單元530可將該突發端偵測訊號DBE與該系統時脈訊號CFGCLK同步致能。第一正反器810與第二正反器820可將該突發端偵測訊號DBE與該系統時脈訊號CFGCLK同步致能。若該突發端偵測訊號DBE被致能，第二多工器720可將接地電壓VSS輸出並將該資料時脈同步訊號BED失能。
雖然各種實施例已被說明如上，所屬技術領域中具有通常知識者自應理解上述實施例僅為範例。因此，此處所述之用於高速通訊的介面電路、及包含該介面電路之半導體設備和系統不應被上述實施例所限制。

Claims (20)

  1. 一種包含一介面電路的半導體設備，包含：一脈衝產生單元，係配置成根據一資料時脈訊號以從一突發端訊號產生一突發端脈衝；一資料時脈同步單元，係配置成基於該突發端脈衝與該資料時脈訊號以將一資料時脈同步訊號致能，並根據一突發端偵測訊號以將該資料時脈同步訊號失能；以及一系統時脈同步單元，係配置成藉由使該資料時脈同步訊號與一系統時脈訊號同步以產生該突發端偵測訊號。
  2. 如請求項1所述的半導體設備，其中，該資料時脈訊號比該系統時脈訊號具有較高的頻率。
  3. 如請求項1所述的半導體設備，其中，該突發端訊號是一種當該半導體設備接收一特定樣式的資料時，從一數位位準轉變至另一數位位準的訊號。
  4. 如請求項1所述的半導體設備，其中，當該突發端訊號的位準轉變時，該脈衝產生單元產生與該資料時脈訊號同步的突發端脈衝，且該突發端脈衝係具有對應於該資料時脈訊號之一個週期的脈衝寬度。
  5. 如請求項1所述的半導體設備，其中，當該突發端脈衝被產生時，該資料時脈同步單元將該資料時脈同步訊號致能，且當該突發端偵測訊號被致能時，該資料時脈同步單元將該資料時脈同步訊號失能。
  6. 一種包含一介面電路的半導體設備，包含：一脈衝產生單元，係配置成根據一突發端訊號與一資料時脈訊號以產生一突發端脈衝； 一資料時脈同步單元，係配置成當該突發端脈衝被產生時，將一資料時脈同步訊號致能直到一突發端偵測訊號被致能；以及一系統時脈同步單元，係配置成藉由使該資料時脈同步訊號與一系統時脈訊號同步以產生該突發端偵測訊號。
  7. 如請求項6所述的半導體設備，其中，該資料時脈訊號比該系統時脈訊號具有較高的頻率。
  8. 如請求項6所述的半導體設備，其中，該突發端訊號是一種當該半導體設備接收一特定樣式的資料時，從一數位位準轉變至另一數位位準的訊號。
  9. 如請求項6所述的半導體設備，其中，當該突發端訊號的位準轉變時，該脈衝產生單元產生與該資料時脈訊號同步的突發端脈衝，且該突發端脈衝係具有對應於該資料時脈訊號之一個週期的脈衝寬度。
  10. 如請求項6所述的半導體設備，其中，當該突發端脈衝被產生時，該資料時脈同步單元將該資料時脈同步訊號致能，且當該突發端偵測訊號被致能時，該資料時脈同步單元將該資料時脈同步訊號失能。
  11. 一種系統，包含：一半導體設備，係與一主機電性耦接，且該半導體設備包含一控制器與至少一個記憶體，該記憶體係與該控制器電性耦接且儲存並輸出資料，該控制器包含：一脈衝產生單元，係配置成根據一突發端訊號與一資料時脈訊號以產生一突發端脈衝；一資料時脈同步單元，係配置成當該突發端脈衝被產生時，將一資料時脈同步訊號致能直到一突發端偵測訊號被致能；以及 一系統時脈同步單元，係配置成藉由使該資料時脈同步訊號與一系統時脈訊號同步以產生該突發端偵測訊號。
  12. 如請求項11所述的系統，其中，該資料時脈訊號比該系統時脈訊號具有較高的頻率。
  13. 如請求項11所述的系統，其中，當來自於主機的一特定樣式的資料被接收時，該控制器產生該突發端訊號。
  14. 如請求項11所述的系統，其中，當該突發端訊號的位準轉變時，該脈衝產生單元產生與該資料時脈訊號同步的突發端脈衝，且該突發端脈衝係具有對應於該資料時脈訊號之一個週期的脈衝寬度。
  15. 如請求項11所述的系統，其中，當該突發端脈衝被產生時，該資料時脈同步單元將該資料時脈同步訊號致能，且當該突發端偵測訊號被致能時，該資料時脈同步單元將該資料時脈同步訊號失能。
  16. 如請求項11所述的系統，其中，當該資料時脈同步訊號被致能時，該系統時脈同步單元係配置成將該突發端偵測訊號致能，且當該資料時脈同步訊號被失能時，該系統時脈同步單元係配置成將該突發端偵測訊號失能。
  17. 如請求項11所述的系統，其中，當該突發端脈衝被產生直到該突發端偵測訊號被致能，該資料時脈同步單元係配置成維持該資料時脈同步訊號的致能狀態。
  18. 如請求項11所述的系統，其中，該突發端訊號係於一突發操作期間被致能至一高位準，且當該突發操作已經終止時，該突發端訊號被失能至一低位準。
  19. 如請求項11所述的系統，更包含一振盪器，係配置成產生具有一預設週期的系統時脈訊號。
  20. 如請求項11所述的系統，更包含一鎖相迴路，係配置成產生該資料時脈訊號，該資料時脈訊號相較於該系統時脈訊號係具有較短的週期。
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