CN115798538A - 针对存储设备识别和功率管理控制应用片选 - Google Patents

针对存储设备识别和功率管理控制应用片选 Download PDF

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Abstract

存储器子系统利用片选(CS)信号线触发存储器设备从低功率模式进入和退出。对于命令总线没有时钟启用(CKE)信号线的系统，系统可以用CS而不是CKE触发低功率模式。低功率模式可以包括断电状态。低功率模式可以包括自刷新状态。存储器设备包括到命令总线的接口，并且接收与在命令总线上命令编码组合的CS信号以触发低功率模式状态改变。存储器设备可以被配置为监视CS信号并在低功率模式下的所选择的其他命令信号。即使没有专用的ODT信号线，系统也可以在存储设备处于低功率模式时发送ODT触发。

Description

针对存储设备识别和功率管理控制应用片选
本申请为分案申请，其原申请是于2019年3月29日向中国专利局提交的专利申请，申请号为201780060741.0，发明名称为“针对存储设备识别和功率管理控制应用片选”。
优先权
本申请是基于2016年10月31日提交的美国临时专利申请No.62/415.443的非临时申请。本申请要求该临时申请的优先权。
技术领域
描述通常涉及计算机存储器系统，并且更具体的描述涉及经由片选控制信号控制刷新状态和功率管理状态。
版权声明/许可
本专利文件的公开内容的部分可包含受版权保护的材料。版权所有者不反对任何人复制专利和商标局专利文件或记录中出现的专利文件或专利公开内容，但在其他方面保留所有版权。版权声明适用于以下所述数据，以及随附的附录，以及下述任何软件：版权所有
Figure BDA0003961124880000011
2016，2017，Intel Corporation，保留所有权利。
背景技术
对存储器资源的增加的需求导致存储器子系统设计中的矛盾。从一个角度来看，增加带宽的需求似乎最好通过增加互连信号线的数量来实现。然而，尺寸和功耗限制将建议尽可能地减少互连信号线数。增加容量的需求可能会导致类似的紧张局势。命令信号线的移除威胁某些功能，例如管芯上终结，其已经成为存储器设备中的标准并且其改善了信号质量以提供改进的带宽。但是，将功能默认用于始终开启状态会导致功耗增加。因此，带宽和吞吐量性能与低功率的需求保持矛盾。
附图说明
以下描述包括对具有通过本发明实施例的实现的示例给出的图示的附图的讨论。附图应该通过示例的方式理解，而不是作为限制。如本文所使用的，对一个或多个“实施例”的引用应被理解为描述包括在本发明的至少一个实现中的特定特征，结构和/或特性。因此，在此出现的诸如“在一个实施例中”或“在替代实施例中”的短语描述了本发明的各种实施例和实现方式，并且不一定都指代相同的实施例。但是，它们也不一定是相互排斥的。
图1是存储器子系统的实施例的框图，其中可以实现对片选和功率管理状态的组合控制。
图2是没有时钟启用信号的自刷新进入和退出的实施例的时序图。
图3是没有具有扩展的片选信号摆动的时钟启用信号的自刷新进入和退出的实施例的时序图。
图4是自刷新定时参数的实施例的表示。
图5是没有时钟启用信号的断电进入和退出的实施例的时序图。
图6是断电定时参数的实施例的表示。
图7是没有时钟启用信号的针对存储器设备的ODT控制的实施例的框图。
图8是ODT终结状态的实施例的表示。
图9是动态ODT定时参数的实施例的表示。
图10是命令真值表的实施例的表示。
图11A是没有时钟启用信号的进入和退出自刷新的过程的实施例的流程图。
图11B是没有时钟启用信号的进入和退出断电的过程的实施例的流程图。
图12是计算系统的实施例的框图，其中可以实现对片选和功率管理状态的组合控制。
图13是移动设备的实施例的框图，其中可以实现对片选和功率管理状态的组合控制。
以下是对某些细节和实现的描述，包括附图的描述，其可以描绘下面描述的一些或所有实施例，以及讨论本文提出的发明构思的其他可能的实施例或实现。
具体实施方式
如本文所述，可以通过移除专用信号线以及应用其他信号线的双重功能来解决性能和功耗之间的折衷。存储器子系统利用片选(CS)信号线触发存储器设备从低功率模式进入和退出。对于命令总线没有时钟启用(CKE)信号线的系统，系统可以用CS而不是CKE触发低功率模式。低功率模式可以包括断电(可选地，断电或省电)状态。低功率模式可以包括自刷新状态。
存储器设备包括到命令总线的接口，并且接收与在命令总线上编码的命令组合的CS信号以触发低功率模式状态改变。存储器设备可以被配置为监视CS信号和在低功率模式下的所选择的其他命令信号。即使没有专用的ODT信号线，系统也可以在存储器设备处于低功率模式时发送管芯上终结(ODT)触发。低功率操作可以监视所选信号以允许ODT从低功率状态起作用。如本文所述，可以用更少的信号引脚实现与先前存储器标准相同的功能。
传统的存储器设备使用时钟启用(CKE)引脚或CKE信号线，以便将存储器设备置于自刷新和低功率模式(例如断电模式)。低功率状态可以由CS信号线触发，CS信号线可以具有双重功能，用于选择存储器设备以及触发低功率模式，从而触发低功率状态。现有信号线的双重功能可以提供用于移除专用CKE引脚的机会。与先前的存储器实现相比，消除用于CKE的专用信号线可以减少引脚数量并降低功率。通过命令编码应用其他状态可以保留功能，同时节省功率和逻辑。
除了专用的CKE控制引脚之外，传统的存储器设备还使用专用的ODT控制引脚。与移除专用CKE信号线一样，消除用于ODT的专用信号线可以减少引脚数量并降低功率。如本文所述，系统可以为ODT提供附加模式，其能够保留ODT功能，同时节省功率和逻辑。在一个实施例中，存储器控制器利用命令编码并且没有专用CKE引脚或信号触发存储器设备的低功率状态。使用命令编码而不是命令总线的专用控制信号或信号线来控制进入和退出自刷新或断电或两者都可以释放空间和逻辑。释放空间和逻辑可以为将添加到存储器组件的更新的功能腾出空间。
在一个实施例中，与目前用专用引脚实现的功能相当ODT和低功率状态转换功能，可以如下结合到CS引脚上。在一个实施例中，存储器子系统通过存储器控制器发送自刷新信号，发送伴随CS转换的自刷新进入命令(SRE)。在一个实施例中，存储器控制器利用自刷新退出命令(SRX)发送另一个CS转换。在一个实施例中，存储器控制器通过发送断电进入命令(PDE)然后保持CS无效直到断电退出命令(PDX)来发信号断电。在总线上放置NOP(无操作)命令时，可以通过将CS激活一个时钟或更多时钟来发信号通知PDX。可以理解，NOP命令确保存储器设备不会尝试执行任何活动命令，而是仅仅断电。作为NOP命令的替代，在一个实施例中，存储器控制器发出DES(取消选择)命令而不是NOP命令。
在一个实施例中，存储器控制器如下驱动片选信令，并且存储器设备相应地监视片选信号。在一个实施例中，存储器系统支持多周期存取命令，其中存储器控制器在多个(例如，两个)连续传输周期上驱动命令总线以触发单个命令。在一个实施例中，激活第一周期的CS仅指示作为命令目标的存储器设备。在一个实施例中，激活第一和第二周期的CS指示存储器设备不是目标设备(例如，非目标命令)。在一个实施例中，非目标存储器命令触发存储器设备以启用非目标终结(例如，RTT NOM)。在一个实施例中，第一或第二周期不活动的CS指示存储器设备没有看到命令并且保持在停止终结(例如，RTT_PARK)。
图1是存储器子系统的实施例的框图，其中可以实现对片选和功率管理状态的组合控制。系统100包括处理器和计算设备中的存储器子系统的元件。处理器110表示可以执行操作系统(OS)和应用的计算平台的处理单元，其可以统称为存储器的主机或用户。OS和应用执行导致存储器存取的操作。处理器110可包括一个或多个单独的处理器。每个单独的处理器可以包括单个处理单元、多核处理单元或组合。处理单元可以是诸如CPU(中央处理单元)的主处理器、诸如GPU(图形处理单元)的外围处理器，或组合。存储器存取也可以由诸如网络控制器或硬盘控制器之类的设备启动。这些设备可以在一些系统中与处理器集成，或者经由总线(例如，快速PCI)或其组合附接到处理器。系统100可以实现为SOC(片上系统)，或者可以用独立组件实现。
对存储器设备的引用可以应用于不同的存储器类型。存储器设备通常指易失性存储器技术。易失性存储器是如下存储器，如果设备被中断功率，其状态(以及存储在其上的数据)是不确定的。非易失性存储器指的是如下存储器，即使设备被中断功率也会确定状态。动态易失性存储器需要刷新存储在设备中的数据以维持状态。动态易失性存储器的一个示例包括DRAM(动态随机存取存储器)，或诸如同步DRAM(SDRAM)的一些变体。这里描述的存储器子系统可以与许多存储器技术兼容，例如DDR3(双倍数据速率版本3，由JEDEC(联合电子设备工程委员会)在2007年6月27日，发布的原始版本，当前在版本21)、DDR4(DDR版本4，JEDEC于2012年9月发布的初始规范)、LPDDR3(低功率DDR版本3，JESD209-3B，JEDEC 2013年8月)、LPDDR4(低功率DDR版本4，JESD209-4，最初由JEDEC在2014年8月发布)、WIO2(宽I/O2(WideIO2)，JESD229-2，最初由JEDEC于2014年8月出版)、HBM(高带宽存储器DRAM，JESD235，最初由JEDEC于2013年10月发布)、DDR5(DDR版本5，目前正在由JEDEC讨论)、LPDDR5(目前由JEDEC讨论)、HBM2((HBM版本2)，目前正由JEDEC讨论)，或其他或存储技术的组合，以及基于此类规范的衍生物或扩展的技术。
除了易失性存储器之外或作为其替代，在一个实施例中，对存储器设备的引用可以指代如下非易失性存储器设备，即使功率被设备中断，其状态也是确定的。在一个实施例中，非易失性存储器设备是块可寻址存储器设备，例如NAND或NOR技术。因此，存储器设备还可以包括下一代非易失性设备，诸如三维交叉点存储器设备、其他字节可寻址非易失性存储器设备，或使用硫族化物相变材料(例如，硫属化物玻璃)的存储器设备。在一个实施例中，存储器设备可以是或包括多阈值级NAND闪存、NOR闪存、单级或多级相变存储器(PCM)或具有开关的相变存储器(PCMS)、电阻存储器、纳米线存储器、铁电晶体管随机存取存储器(FeTRAM)、包括忆阻器技术的磁阻随机存取存储器(MRAM)存储器，或自旋转移力矩(STT)-MRAM，或上述任何一种存储器的组合或其他。
这里涉及“RAM”或“RAM设备”的描述可以应用于允许随机存取的任何存储器设备，无论是易失性还是非易失性。涉及“DRAM”或“DRAM设备”的描述可以指代易失性随机存取存储器设备。存储器设备或DRAM可以指管芯本身，指包括一个或多个管芯或两者的封装存储器产品。在一个实施例中，具有需要被刷新的易失性存储器的系统还可以包括非易失性存储器。
存储器控制器120表示用于系统100的一个或多个存储器控制器电路或设备。存储器控制器120表示响应于处理器110执行操作而生成存储器存取命令的控制逻辑。存储器控制器120存取一个或多个存储器设备。存储器设备140可以是根据上面提到的任何DRAM设备。在一个实施例中，存储器设备140被组块织和管理为不同的通道，其中每个通道耦合到并行耦合到多个存储器设备的总线和信号线。每个通道可独立操作。因此，每个信道被独立地存取和控制，并且定时、数据传输、命令和地址交换以及其他操作对于每个信道是分开的。耦合可以指电耦合、通信耦合、物理耦合或这些的组合。物理耦合可包括直接接触。电耦合包括允许组件之间的电流流动的接口或互连，或允许组件之间的信令或两者。通信耦合包括使组件能够交换数据的连接，包括有线或无线连接。
在一个实施例中，针对每个通道的设置由单独的模式寄存器或其他寄存器设置控制。在一个实施例中，每个存储器控制器120管理单独的存储器通道，但是系统100可以被配置为具有由单个控制器管理的多个通道，或者在单个通道上具有多个控制器。在一个实施例中，存储器控制器120是主处理器110的一部分，例如在同一管芯上实现的逻辑或在与处理器相同的封装空间中实现的逻辑。
存储器控制器120包括I/O接口逻辑122以耦合到存储器总线，例如如上所述的存储器通道。I/O接口逻辑122(以及存储器设备140的I/O接口逻辑142)可以包括引脚、焊盘、连接器、信号线、迹线或导线，或用于连接设备的其他硬件，或这些的组合。I/O接口逻辑122可以包括硬件接口。如图所示，I/O接口逻辑122至少包括用于信号线的驱动器/收发器。通常，集成电路接口内的导线与焊盘、引脚或连接器耦合，以接合信号线或迹线或设备之间的其他导线。I/O接口逻辑122可以包括驱动器、接收器、收发器或终端，或其他电路或电路组合，以在设备之间的信号线上交换信号。信号交换包括发送或接收中的至少一个。虽然示出为从存储器控制器120到存储器设备140的I/O142的耦合I/O 122，但是应当理解，在并行存取存储器设备组块140的系统100的实现中，多个存储器设备可以包括与存储器控制器120的相同接口的I/O接口。在包括一个或多个存储器模块170的系统100的实现中，除了存储器设备本身上的接口硬件之外，I/O 142还可以包括存储器模块的接口硬件。其他存储器控制器120将包括到其他存储器设备140的单独接口。
存储器控制器120和存储器设备140之间的总线可以实现为将存储器控制器120耦合到存储器设备140的多条信号线。总线通常可以包括至少时钟(CLK)132、命令/地址(CMD)134，以及写数据(DQ)和读数据(DQ)136以及零个或多个其他信号线138。在一个实施例中，存储器控制器120和存储器之间的总线或连接可以称为存储器总线。用于CMD的信号线可以称为“C/A总线”(或ADD/CMD总线，或指示命令(C或CMD)和地址(A或ADD)信息的传输一些其他指定)并且用于写和读DQ的信号线可以称为“数据总线”。在一个实施例中，独立信道具有不同的时钟信号、C/A总线、数据总线和其他信号线。因此，在独立接口路径可以被认为是单独的总线的意义上，系统100可以被认为具有多个“总线”。应当理解，除了明确示出的线之外，总线还可以包括选通信号线、警报线、辅助线或其他信号线或其组合中的至少一个。还应该理解，串行总线技术可以用于存储器控制器120和存储器设备140之间的连接。串行总线技术的示例是8B 10B编码和在每个方向上通过信号的单个差分对利用嵌入式时钟传输高速数据的信号。在一个实施例中，CMD 134表示与多个存储器设备并行共享的信号线。在一个实施例中，多个存储器设备共享CMD 134的编码命令信号线，并且每个存储器设备具有单独的片选(CS_n)信号线以选择各个存储器设备。
应当理解，在系统100的示例中，存储器控制器120和存储器设备140之间的总线包括辅助命令总线CMD 134和用于承载写和读数据的辅助总线DQ 136。在一个实施例中，数据总线可以包括用于读数据和写/命令数据的双向线路。在另一个实施例中，辅助总线DQ 136可以包括用于写的单向写信号线和从主机到存储器的数据，并且可以包括用于从存储器到主机的读数据的单向线。根据所选择的存储器技术和系统设计，其他信号138可以伴随总线或子总线，例如选通线DQS。基于系统100的设计，或者实现如果设计支持多种实现，则数据总线可以具有每个存储器设备140更多或更少的带宽。例如，数据总线可以支持具有x32接口、x16接口、x8接口或其他接口的存储器设备。约定“xW”，其中W是整数，其指代存储器设备140的接口的接口大小或宽度，其表示与存储器控制器120交换数据的多条信号线。存储器设备的接口大小是系统100中每个通道可以同时使用多少个存储器设备或者并行耦合到相同信号线的控制因素。在一个实施例中，高带宽存储器设备、宽接口设备或堆叠存储器配置或组合可以实现更宽的接口，例如xl28接口、x256接口、x512接口、xl024接口或其他数据总线接口宽度。
在一个实施例中，存储器设备140和存储器控制器120以突发或连续数据传输的序区块在数据总线上交换数据。突发对应于多个传输周期，其与总线频率有关。在一个实施例中，传输周期可以是在相同时钟或选通信号边缘(例如，在上升沿)上发生的传输的整个时钟周期。在一个实施例中，参考系统时钟的周期的每个时钟周期被分成多个单元间隔(UI)，其中每个UI是传输周期。例如，双倍数据速率传输在时钟信号的两个边沿上触发(例如，上升和下降)。突发可以持续配置数量的UI，其可以是存储在寄存器中的配置，或者在运行中触发。例如，八个连续传输时间段的序区块可以被认为是突发长度8(BL8)，并且每个存储器设备140可以在每个UI上传输数据。因此，在BL8上操作的x8存储器设备可以传输数据的64位(8个数据信号线乘以突发上每条线传输的8个数据位)。应该理解，这个简单的示例仅仅是说明性的而不是限制性的。
存储器设备140表示系统100的存储器资源。在一个实施例中，每个存储器设备140是单独的存储器管芯。在一个实施例中，每个存储器设备140可以与每个设备或管芯的多个(例如，2个)接合。每个存储器设备140包括I/O接口逻辑142，其具有由设备的实现确定的带宽(例如，x16或x8或一些其他接口带宽)。I/O接口逻辑142使存储器设备能够与存储器控制器120接合。I/O接口逻辑142可以包括硬件接口，并且可以根据存储器控制器的I/O 122，但是在存储器设备端。在一个实施例中，多个存储器设备140并联连接到相同的命令和数据总线。在另一个实施例中，多个存储器设备140并联连接到同一命令总线，并连接到不同的数据总线。例如，系统100可以配置有并行耦合的多个存储器设备140，每个存储器设备响应于命令，并存取每个存储器设备内部的存储器资源160。对于写操作，单个存储器设备140可以写整个数据字的一部分，并且对于读操作，单个存储器设备140可以获取整个数据字的一部分。作为非限制性示例，特定存储器设备可以分别提供或接收128位数据字的8位用于读或写事务，或者256位的数据字的8位或16位(取决于x8或x16设备)。该字的其余位将由其他存储器设备并行提供或接收。
在一个实施例中，存储器设备140直接设置在计算设备的主板或主机系统平台(例如，其上设置有处理器110的PCB(印刷电路板))上。在一个实施例中，存储器设备140可以组块织成存储器模块170。在一个实施例中，存储器模块170表示双列直插式存储器模块(DIMM)。在一个实施例中，存储器模块170表示多个存储器设备的其他组块织以共享存取或控制电路的至少一部分，该存取或控制电路可以是独立电路、单独设备或与主机系统平台分开的板。存储器模块170可以包括多个存储器设备140，并且存储器模块可以包括到设置在它们上的所包括的存储器设备的多个单独通道的支持。在另一个实施例中，存储器设备140可以并入到与存储器控制器120同一封装中，例如通过诸如多芯片模块(MCM)、封装上封装、硅通孔(TSV)或其他技术或组合。类似地，在一个实施例中，多个存储器设备140可以并入到存储器模块170中，存储器模块170本身可以并入到与存储器控制器120相同的封装中。应当意识到，对于这些和其他实施例，存储器控制器120可以是主处理器110的部分。
存储器设备140每个包括存储器资源160。存储器资源160表示存储器位置的单独阵列或用于数据的存储位置。通常，存储器资源160被管理为数据行，经由字线(行)和位线(行内的各个位)控制来存取。存储器资源160可以被组块织为单独的通道、组块和存储器组块。信道可以指代到存储器设备140内的存储位置的独立控制路径。区块可以指跨多个存储器设备的公共位置(例如，不同设备内的相同行地址)。组块可以指存储器设备140内的存储器位置阵列。在一个实施例中，存储器组块被划分为子组块，共享电路的至少一部分(例如，驱动器、信号线、控制逻辑)用于子组块，允许单独的寻址和存取。将理解，存储器位置的通道、区块、组块子组块、组块群或其他组块织以及组块织的组合可以在其应用中与物理资源重叠。例如，可以通过特定通道存取相同的物理存储器位置作为特定组块，其也可以属于区块。因此，将以包容性而非排他性的方式理解存储器资源的组块织。
在一个实施例中，存储器设备140包括一个或多个寄存器144。寄存器144表示一个或多个存储设备或存储位置，其提供用于存储器设备的操作的配置或设置。在一个实施例中，寄存器144可以为存储器设备140提供存储位置，以存储数据以供存储器控制器120存取，作为控制或管理操作的一部分。在一个实施例中，寄存器144包括一个或多个模式寄存器。在一个实施例中，寄存器144包括一个或多个多用寄存器。寄存器144内的位置配置可以将存储器设备140配置为以不同的“模式”操作，其中命令信息可以基于模式触发存储器设备140内的不同操作。另外或替代地，取决于模式，不同模式还可以从地址信息或其他信号线触发不同的操作。寄存器144的设置可以指示针对I/O设置的配置(例如，定时、终结或ODT(管芯上终结)146、驱动器配置或其他I/O设置)。
在一个实施例中，存储器设备140包括ODT 146作为与I/O 142相关联的接口硬件的一部分。ODT 146可以如上所述配置，并且提供针对要施加到指定信号线的接口的阻抗的设置。在一个实施例中，ODT 146施加于DQ信号线。在一个实施例中，ODT 146施加于命令信号线。在一个实施例中，ODT 146施加于寻址信号线。在一个实施例中，ODT 146可以施加于前述的任何组合。可以基于存储器设备是存取操作的选定目标还是非目标设备来改变ODT设置。ODT 146设置可以影响终结线路上信令的时序和反射。对ODT 146的仔细控制可以实现更高速度的操作，具有所施加的阻抗和负载的改善的匹配。ODT 146可以施加于I/O接口142、122的特定信号线，并且不一定适用于所有信号线。
存储器设备140包括控制器150，其表示存储器设备内的控制逻辑以控制存储器设备内的内部操作。例如，控制器150对由存储器控制器120发送的命令进行解码，并生成内部操作以执行或满足命令。控制器150可以称为内部控制器，并且与主机的存储器控制器120分开。控制器150可以基于寄存器144确定选择什么模式，并且基于所选择的模式来配置用于存取存储器资源160或其他操作的操作的内部执行。控制器150生成控制信号以控制存储器设备140内的位的路由，以为所选模式提供适当的接口，并将命令指向适当的存储器位置或地址。控制器150包括命令逻辑152，命令逻辑152可以解码在命令和地址信号线上接收的命令编码。因此，命令逻辑152可以是或包括命令解码器。利用命令逻辑152，存储器设备可以识别命令并生成内部操作以执行所请求的命令。
再次参考存储器控制器120，存储器控制器120包括命令(CMD)逻辑124，其表示用于生成命令以发送到存储器设备140的逻辑或电路。命令的生成可以指在准备好发送的排队命令的调度或准备之前的命令。通常，存储器子系统中的信令包括命令内或附带的地址信息，以指示或选择存储器设备应执行命令的一个或多个存储器位置。响应于针对存储器设备140的事务的调度，存储器控制器120可以经由I/O 122发出命令以使存储器设备140执行命令。在一个实施例中，存储器设备140的控制器150接收并解码经由I/O 142从存储器控制器120接收的命令和地址信息。基于所接收的命令和地址信息，控制器150可以控制在存储器设备140内逻辑和电路的操作的定时以执行命令。控制器150负责遵守存储器设备140内的标准或规范，例如定时和信令要求。存储器控制器120可以通过存取调度和控制来实现对标准或规范的遵守。
存储器控制器120包括调度器130，其表示用于生成和命令事务以发送到存储器设备140的逻辑或电路。从一个角度来看，存储器控制器120的主要功能可以是将存储器存取和其他事务调度到存储器。这种调度可以包括生成事务本身以实现处理器110对数据的请求并保持数据的完整性(例如，例如利用与刷新相关的命令)。事务可以包括一个或多个命令，并且导致在一个或多个定时周期(例如时钟周期或单位间隔)上传输命令或数据或两者。事务可以用于诸如读或写或相关命令或组合之类的存取，并且其他事务可以包括用于配置、设置、数据完整性或其他命令或组合的存储器管理命令。
存储器控制器120通常包括诸如调度器130的逻辑，以允许对事务选择和排序以改善系统100的性能。因此，存储器控制器120可以选择应该以哪种顺序将哪些未完成的事务发送到存储器设备140，这通常是用简单的先进先出算法实现逻辑复杂得多。存储器控制器120管理向存储器设备140的事务传输，并管理与事务相关联的定时。在一个实施例中，事务具有确定性定时，其可由存储器控制器120管理并用于确定如何利用调度器130调度事务。
在一个实施例中，存储器控制器120包括刷新(REF)逻辑126。刷新逻辑126可以用于易失性的并且需要刷新以保持确定性状态的存储器资源。在一个实施例中，刷新逻辑126指示用于刷新的位置和要执行的刷新类型。刷新逻辑126可以通过发送刷新命令或组合来触发存储器设备140内的自刷新，或执行外部刷新，其可以被称为自动刷新命令。在一个实施例中，系统100支持全部组块刷新以及每个组块刷新。全部组块刷新都导致并行耦合的所有存储器设备140内的组块刷新。每个组块刷新导致指定存储器设备140内的指定组块的刷新。在一个实施例中，存储器设备140内的控制器150包括刷新逻辑154以在存储器设备140内应用刷新。在一个实施例中，刷新逻辑154生成内部操作以根据从存储器控制器120接收的外部刷新执行刷新。刷新逻辑154可以确定刷新是否指向存储器设备140，以及响应于该命令刷新什么存储器资源160。
在实施例中，存储器控制器120包括自刷新和断电(SR/PD)控制128。SR/PD控制128表示主机处的逻辑，其可以提供命令编码以不利用CKE引脚控制自刷新和断电的进入和退出。例如，可以通过命令编码和CS引脚的使用来控制进入和退出。因此，存储器控制器120可以提供适当的命令编码和信令以在存储器设备140中触发SR和PD。在一个实施例中，SR/PD控制128使得存储器控制器120能够在一个或多个存储器设备140处于低功率状态(SR或PD)中时提供ODT功能。功能的编码和启用可以根据本文描述的任何实施例。在一个实施例中，SR控制和PD控制是存储器控制器120内的单独特征。
在一个实施例中，存储器设备140包括自刷新(SR)控制182和断电(PD)控制184。SR控制182和PD控制184表示存储器设备处的逻辑，作为主机的SR/PD控制128的对应物。在一个实施例中，SR控制182和PD控制184是相同逻辑的一部分。在一个实施例中，SR控制182或PD控制184或两者是控制器150的一部分，例如命令逻辑152。
SR控制182和PD控制184可以分别读命令编码以不利用CKE引脚控制自刷新和断电的进入和退出。例如，可以通过命令编码和使用CS引脚或CS连接器(例如，引脚、焊球、标签或其他连接器)来控制进入和退出。因此，存储器控制器120可以提供适当的命令编码和信令以在存储器设备140中触发SR或PD，并且存储器设备140可以响应于命令编码而不是使用专用引脚进入和退出低功率状态。
在一个实施例中，存储器设备140在处于低功率状态(SR或PD)时通过监视在低功率状态下保持活动的所选信号线来提供ODT功能。ODT信号线监视将消耗一些功率，这可以通过专用CKE信号线缺乏功率的使用来抵消或证明。在一个实施例中，SR控制182或PD控制184或两者使得能够通过监视终结状态来提供ODT功能。功能的编码和启用可以根据本文描述的任何实施例。
在一个实施例中，CS被认为是命令总线CMD 134的一部分。在一个实施例中，CS可以被认为与其他命令信号分开，作为其他信号138的一部分。在任一情况下，CS信号提供控制功能。在一个实施例中，CS信号线和命令编码启用基于命令的自刷新或断电功能，而不是具有诸如CKE的特定功率状态信号。这种基于命令的方法能够移除CKE引脚，同时仍然能够通过从基于引脚的触发器切换到基于命令的触发器来使用现有引脚实现相同的功能，这节省了存储器设备140上的引脚空间和电路。该电路可以包括信号路由和操作逻辑。
CS引脚是指为设备“引出线”中的外部芯片选择信令提供的连接器。传统上，CS具有识别用于命令操作的存储器设备的功能。利用CS引脚来执行或控制SR或PD或两者都可以消除针对专用CKE引脚的需求。消除专用连接器可以提供逻辑和功率节省，这可以在低功率状态期间利用多模式接收器优化来增加。
在一个实施例中，存储器控制器120通过断言CS信号来触发进入低功率。在一个实施例中，存储器控制器120在CS信号线上驱动逻辑高以断言CS。在一个实施例中，存储器控制器120在CS信号线上驱动逻辑低以断言CS(例如，用于反相信号)。存储器控制器120可以在时钟的上升沿处对命令信号线提供适当的编码结合断言CS信号。
在一个实施例中，在自刷新期间，存储器设备140从其标准接收器切换到基于CMOS(互补金属氧化物半导体)的接收器。在一个实施例中，除了切换到CMOS接收器之外，存储器设备140还丢弃CS信号线的终结以节省功率。在一个实施例中，存储器设备140响应于包括看到CS从低转换为高的事件的一系列事件而从SR退出。
在一个实施例中，在断电期间，存储器设备140停用其输入和输出缓冲器，不包括可以监视断电时功能的一个或多个信号线。例如，存储器设备140可以在断电时监视CK_t和CK_c(互补时钟信号)和RESET_n。在一个实施例中，存储器设备140可以监视CS信号线以使CS触发器从PD退出。
在一个实施例中，读命令和MRR(模式寄存器读)命令使用相同的终结，并且在断电时不需要由存储器设备140区分。类似地，在一个实施例中，写命令和MRW(模式寄存器写)命令使用相同的终结，并且在断电时不需要由存储器设备140区分。
在一个实施例中，MRW命令仅在处于每DRAM可寻址性(PDA)模式时需要终结。通过实施一个规则来简化用于MRW命令终结的逻辑，该规则在任何区块处于断电模式时阻止使用PDA模式。即使有这样的规则，也可以相对简单地启用PDA。例如，当不处于PDA模式时，存储器控制器110可以不将CS断言到非目标DRAM。在一个实施例中，当处于PDA模式时，存储器控制器110可以针对多周期命令的第一和第二周期将CS断言到非目标DRAM。这种命令编码可以提供在不处于断电模式时使用的完全相同的信令。
对于先前的DRAM设备，例如DDR4 DRAM、CKE和ODT功能由单独的引脚控制。这允许通过将CKE置为低电平并将其保持为低电平来使DRAM设备进入断电模式。在此期间，命令/地址总线和片选信号被禁用，但ODT引脚未被禁用。这允许ODT引脚由主机控制器控制，以基于对未处于断电模式的其他DRAM区块的活动，在PARK终结(如果启用)和标称终结之间主动切换。
移除专用CKE引脚和移除专用ODT引脚可能导致某些ODT功能的丧失。在一个实施例中，DDR DRAM(例如DDR5 DRAM)可以在断电状态下在数据总线上执行ODT功能。通过消除单独的CKE和ODT引脚，如本文所述的利用CS信令的命令编码可以提供先前由CKE和ODT引脚提供的功能。简单地移除引脚并提供命令编码可能导致在断电时无法向特定设备发出信号以在断电模式下启用其终结。先前的DDR标准在断电时启用了对终结的施加，因为尽管未启用用于命令编码的命令信号线，但专用引脚可用于发信号通知终结状态。
在一个实施例中，利用关于突发长度的信息改进DQ总线136上的终结，以知道施加终结的时长。在一个实施例中，突发长度(BL)可以通过寄存器144的MR位固定为8或16，在这种情况下，存储器设备140不需要具有该命令的突发长度信息，因为它可以从寄存器144读信息。在一个实施例中，可以将突发长度设置为“在运行中突发”(例如，通过模式寄存器设置)，在这种情况下，存储器控制器110在逐个命令的基础上设置突发长度。当终结存储器设备140知道由命令编码中的BL位设置的突发长度时，将提供最佳终结。在一个实施例中，可以在用于检测读和写命令的相同的所选CA信号线上提供BL位。例如，可以在命令的第一周期指示读或写，并且可以在第二周期中的位的一个上指示BL(例如，在用于需要终结的命令的命令位CA4的第二周期上)。在这样的实现中，用于存储器设备140的信息中的三位提供终结，并且所有三位可以在命令的两个周期上在两条信号线上承载。因此，在一个实施例中，可以仅为需要保持活动的两个CA位提供在断电中ODT操作所需的信息。其他实现可以保持更多位活动，但在PD模式下将消耗更多功率。
虽然已经主要关于断电模式描述了ODT功能，但是在一个实施例中，功能可以扩展到自刷新模式。自刷新通常不需要ODT功能，并且可以使用略微不同的命令信令来指示自刷新退出，其不包括了以信号的方式发送ODT功能的能力。自刷新对功率敏感，并且可能不希望损害ODT功能的任何功率差异。然而，通过使存储器设备能够监视一个或多个信号线，可以以类似于断电的方式向自刷新设备指示ODT功能，并且可以在如上所述的关于断电的自刷新中遵循相同的方案。
在一个实施例中，协议允许DRAM(例如，DDR5 DRAM)设备处于断电模式，并且当正在存取未处于断电状态的其他区块时，仍然能够在运行中调整其终结。在一个实施例中，断电中的DRAM通过在断电时监视CA总线134的所选CA总线信号线来维持所选CA位有效。存储器设备140可以监视CS以及这些位以调整ODT终结。
在一个实施例中，对CKE和ODT引脚的消除施加到DDR5 DRAM实现。在一个实施例中，DDR5 DRAM移除传统上支持DDR存储器的SR和PD特征的专用引脚(例如，CKE)。如本文所述，不是基于专用引脚触发SR和PD模式，而是SR进入(SRE)、SR退出(SRX)、PD进入(PDE)和PD退出(PDX)可以是由CS信号触发的基于命令的模式。在一个实施例中，存储器设备140通常将终结施加到CS引脚，但是在丢弃CS引脚上的终结并且在自刷新期间进入极低功率模式。
在一个实施例中，存储器设备140包括多模接收器，并且从标准接收器切换到基于CMOS(互补金属氧化物半导体)的接收器。这种CMOS接收器不同于p型(掺杂有导致移动空穴电荷载流子的材料)或n型(掺杂有导致移动电荷载流子的材料)。由于减少了摆动，这种接收器倾向于优选用于较低功率模式。与标准驱动器相比，基于CMOS的接收器可以具有在电压电平上轨到轨的电压摆幅，而不是低功率信令技术，其中命令信号不利用馈送收发器电路的电压电平的全电压范围。因此，该设备可以在正常模式下使用低摆动接收器操作，并且在低功率模式下切换到全摆动接收器。全摆幅接收器的使用可以提供更好的信号触发，以在低功率模式下唤醒或引起设备中的操作(例如，在自刷新或断电中)。
在一个实施例中，存储器控制器120的I/O 122将CS信号线驱动为低，直到发送命令以触发存储器设备140退出低功率模式。在系统100的一个实施例中，其中多个存储器设备140与单个存储器控制器120相关联，存储器控制器并行地驱动多个存储器设备的命令信号。一些存储器设备可以处于低功率模式而其他存储器设备处于活动状态。在一个实施例中，存储器控制器120并行地向存储器设备发送命令，并且处于低功率模式的设备仅监视命令总线134的所选信号线，以发送信号以触发设备在低功率模式下操作(诸如数据总线终结)。这样，存储器控制器120可以利用由存储器设备监视的所选信号线发送用于设备低功率的信号。在一个实施例中，存储器控制器120经由CS信号线和命令总线134的所选信号线将ODT触发器发送到存储器设备140。
如所描述的，CS引脚或CS信号线可以被认为具有多种模式。CS引脚可以作为操作的一种模式作为传统CS引脚工作，其通过选择哪个设备或哪些设备来执行命令以提供识别功能。CS引脚可以作为操作的另一种模式作为CKE代理，以执行针对不处于低功率模式的设备的识别，并为进入和退出低功率状态的设备提供功率管理控制。因此，CS引脚可以触发低功率状态，然后在从低功率退出时简单地作为识别信号。在一个实施例中，CS引脚可以执行针对处于低功率状态的设备的识别和功率管理控制，例如以触发ODT并触发从低功率模式退出。可以通过命令编码而不是单个引脚控制来控制模式。命令编码指的是CMD总线134上的信号的组合以指示状态或操作。因此，代替单个引脚切换以引起操作或功能(可称为引脚控制或信号控制)，一个引脚上的信号必须伴随在一条或多条附加信号线上编码以引起操作或函数(可以称为命令编码或命令控制)。
图2是没有时钟启用信号的自刷新进入和退出的实施例的时序图。图200表示可以表示自刷新操作控制的信令或命令编码的一个实施例。在一个实施例中，即使系统的其余部分断电，也可以使用自刷新命令以将数据保留在DDR SDRAM中。当处于SR模式时，DRAM或存储器设备保留数据而无需外部时钟。DRAM设备具有内置计时器以适应SR操作。
图200示出了由存储器控制器与一个或多个存储器设备(例如存储器控制器120和系统100的存储器设备140)之间的接口的一个或多个信号线触发的各种信号。CK_t 210表示时钟信号线上的时钟信号，而CK_c 220表示互补时钟信号。存储器控制器将时钟信号作为外部信号驱动到存储器设备。互补时钟信号可以由存储器控制器在另一条信号线上提供，或者可以在DRAM内部从时钟信号导出。可以理解，所示的信号线将由存储器控制器和DRAM设备中的I/O电路驱动和接收。
在一个实施例中，图表200适用于不具有CKE引脚或不使用CKE信号线来控制低功率状态的进入和退出的DRAM。在一个实施例中，存储器控制器通过基于命令的信令而不是专用引脚来触发自刷新进入(SRE)262和退出(SRX)264。DRAM在266期间保持自刷新，从262到264。信号230表示CS信号线。如图所示，信号线230标记为CS_n，指的是具有到多个相关联的DRAM中的每一个的单独信号线。单独的CS信号线是到存储器控制器的单独信号线，以允许控制器单独选择DRAM。在多DRAM封装或设备中，封装可具有多条CS信号线以选择各个设备，或者如果设备具有不同通道上的组块。
CA信号线240表示存储器控制器和特定DRAM之间的命令和地址信号线。信号线表示从存储器控制器发送的有效命令之间的时间段。命令信号线CMD 250表示在DRAM处接收的解码命令。基于命令的信令指的是在CA240的CA信号线上应用命令编码。与用于触发由DRAM执行命令的其他命令编码一样，存储器控制器可以基于CS_n信号230的设置触发所选择的一个或多个DRAM以执行命令。如图200所示，CMD 250SRE命令(在时间t1)通过使CS_n为低并且在时钟的上升沿具有适当的编码来定义。在一个实施例中，SRX命令(在时间t(b+3))由具有定义的脉冲宽度的CS_n LOW(低)到HIGH(高)的转换来定义。
在一个实施例中，在SRE被注册之后或在用于系统的改变外部时钟频率或停止外部时钟的SRE命令之后存在tCKLCS的延迟时间段，如时间t(a+1)所示。应当理解，系统必须重新启动时钟并在设备可以退出SR操作之前将信号稳定一时间段tCKHCS，如时间tb和SRX命令之间所示。该时间段被示为三个时钟周期，其在不同的实现中可以更多或更少。在SR操作期间内部禁用时钟以节省功率。在一个实施例中，DRAM保持在SR模式的最小时间是tCSSR(从SRE到SRX)，时间段266表示DRAM在SRE之后直到SRX命令进入SR的时间。
在一个实施例中，在发出SRE命令之前，DRAM必须处于空闲，全部组块处于预充电状态且满足时间段tRP。“空闲状态”可以定义为全部组块都以tRP、tDAL或其他满足的时间段关闭，其中没有数据突发正在进行，并且满足来自先前操作的所有时序(例如，tMRD、tMRRI、tRFC、tZQ)或其他)。在一个实施例中，必须在发出SRE命令之前在最后的正时钟边沿上注册取消选择命令。在一个实施例中，一旦注册了SRE命令，存储器控制器就继续在下一个正时钟边沿处注册取消选择命令，直到满足tCPDED的时间段，这表示注册SRE命令和DRAM进入自刷新之间的延迟。图200示出了四个时钟周期的tCPDED，在其他实现中可以是更多或更少的时钟周期。在一个实施例中，在满足tCPDED之后但在tCSLSR期满之前，存储器控制器必须转换CS_n，例如如图所示从高到低。在一个实施例中，在tCSLSR之后，CS_n将转换为低并保持低直到SRX。在一个实施例中，DRAM可以切换到基于CMOS的接收器以节省更多功率。DRAM设备可以在与CS_n转换一致的时间转换到CMOS接收器。
在一个实施例中，当DRAM已进入SR模式时，除了CS_n和RESET_n之外的所有外部控制信号对于特定DRAM都是“不关心”。在一个实施例中，为了适当的SR操作，所有功率和参考引脚(例如，VDD、VDDQ、VSS、VSSQ和VPP)必须处于有效电平。取决于DRAM设计，DRAM内部VrefDQ或VrefCA发生器电路可以保持接通或断开。如果在SR中DRAM内部VrefDQ或VrefCA电路断开，则当DRAM退出SR状态时，它确保VrefDQ或VrefCA和发生器电路在时间段tXS内上电并稳定。
在一个实施例中，第一写操作或第一写调平活动可以不在从SR退出之后早于tXS发生。在一个实施例中，一旦DRAM进入SR模式，DRAM在tSR的时间段内在其内部发起最小的一个刷新命令。自刷新是指由DRAM控制的刷新，其中DRAM生成内部刷新操作或内部刷新命令以引起存储器位置的刷新。自刷新与自动刷新或由来自存储器控制器的特定命令控制的外部刷新形成对比。
在一个实施例中，DRAM自动禁用ODT终结并将Hi-Z设置为终结状态，而不管RTT配置何时进入SR模式。在一个实施例中，在退出SR时，当启用RTT_PARK时，DRAM在tXSDLL期间自动启用ODT终结并异步设置RTT_PARK。时间段tXS指的是SRX命令和可以发布到DRAM的第一有效命令之间的时间段。时间段tXSDLL指的是SRX命令和需要DLL的第一有效命令之间的时间。在正常操作期间(DLL打开)，DLL在进入SR时自动禁用，并在退出SR时自动启用(包括DLL重置)。
在一个实施例中，退出SR的过程遵循一系列事件。在一个实施例中，从SR退出需要以以下顺序。首先，系统允许时钟在CS_n为高之前变得稳定。当DRAM切换到基于CMOS的驱动器以节省功率时，DRAM将在看到CS_n从低转换为高时触发SRX。在一个实施例中，仅当CS_n230转换为高并且在tCSH的至少一段时间内保持高电平时，DRAM才将退出SR。从自刷新退出到不需要锁定DLL的第一有效命令的退出时间是tXS。在一个实施例中，tXS的值是(tRFC+10ns)。tXS的延迟允许DRAM启动的任何刷新完成。随着tRFC随着密度更高的设备不断增长，tXS也将增长。
在一个实施例中，一旦注册了SRX命令(例如，CS_n针对至少tCSH变高并且DES命令在命令总线上编码的组合)，就满足以下定时延迟。该定时可以定义DRAM何时可以在268接收第一有效命令。针对不需要锁定DLL的命令(例如，ACT、PRE、REF、SRE、PDE、WR或WRP)，系统满足时间段tXS。对于不需要锁定DLL并且提前退出刷新的命令(例如中止刷新操作，例如ZQStart、ZQLatch、MRR或MRW)，系统满足时间段tXSFast。对于需要锁定DLL的命令，例如RD，系统满足时间段tXSDLL。
取决于系统环境和在SR状态中花费的时间量，可能需要ZQ校准命令来补偿针对“ZQ校准命令”定义的电压和温度漂移。存储器控制器和DRAM应满足与发布ZQ校准命令相关联的适用时序要求。
自刷新模式的使用引入了当CS_n被脉冲以退出SR模式时可能错过内部定时刷新事件的可能性。在一个实施例中，在从SR退出时，DRAM在其返回SR模式之前需要最少一个额外的外部刷新命令。
图3是没有具有扩展片选信号摆动的时钟启用信号的自刷新进入和退出的实施例的时序图。
图300可以与图200相同，除了CS_n信号线330示出了比图200中的可比较信号更高的摆动以触发SRX。在一个实施例中，图300中用于触发SRX的脉冲的长度也比图200中的可比较脉冲短。在一个实施例中，尽管信号电平较高，但脉冲与图200中的脉冲长度相同或几乎相同。
以上关于图200的讨论也适用于图300。CK t 310表示时钟信号线上的时钟信号，并且CK_c 320表示互补时钟信号。信号330表示CS信号线。CA信号线340表示存储器控制器和特定DRAM之间的命令和地址信号线。命令信号线CMD 350表示在DRAM处接收的解码命令。图300可以应用于不具有CKE引脚或不使用CKE信号线来控制低功率状态的进入和退出的DRAM。在一个实施例中，存储器控制器通过基于命令的信令而不是专用引脚来触发自刷新进入(SRE)362和退出(SRX)364。DRAM在366期间保持自刷新，从362到364。DRAM可以接收的第一有效命令是在368处。在一个实施例中，SRE和SRX命令由CS 330的状态或转换定义，在针对DRAM的命令真值表中定义的时钟上升沿处针对CMD 350适当命令编码。
图300示出了与图200不同的从SR退出。在一个实施例中，DRAM在364处用SRX命令退出SR并且在CS 330上转换到高逻辑值。图300示出了用于信号线330的附加高逻辑电平。即，电平332可以表示VDD H CMOS电平，其是比标准I/O接口更高的电压摆幅。在一个实施例中，CS 330在转换到标准高逻辑电平之前转换到电压电平332至少时间段tCSH。在一个实施例中，从电平332降低到标准高逻辑电平与DRAM从CMOS接收器到标准接收器的转换一致。在一个实施例中，tCSH从SRX命令扩展到第一有效命令。在一个实施例中，tCSH在第一有效命令之前结束，并且在从高逻辑电平332与第一有效命令的转换之间存在一时间段。
图4是自刷新定时参数的实施例的表示。表400示出了根据本文描述的实施例的各种SR定时参数，其中功率管理是命令控制而不是信号控制的。
行412示出了命令通过禁用延迟参数，其具有tCPDED的符号。在一个实施例中，参数具有4个时钟周期(nCK)的最小延迟。行414示出了参数tCSSR，其是SRE和SRX之间的最小间隔。在一个实施例中，参数具有最大或更大7.5纳秒(ns)或5个时钟周期的最小延迟。
行416示出了参数tCKLCS，其定义了SRE之后的有效时钟要求。在一个实施例中，参数具有最大或更大5ns或5个时钟周期的最小延迟。行418示出了参数tCKHCS，其定义了SRX之前的有效时钟要求。在一个实施例中，参数具有最大或更大1.75ns或3个时钟周期的最小延迟。
行420示出了参数tXS，其定义了SRX与不需要DLL的下一个有效命令之间的延迟。行422示出了参数tCSH，其定义了针对SRX的最小CS高脉冲宽度。在一个实施例中，参数具有3ns的最小延迟。行424示出了参数tCSLSR，其定义了在SRE之后CS变低之前的最大时间。在一个实施例中，参数具有5ns的最大延迟。
图5是没有时钟启用信号的断电进入和退出的实施例的时序图。图500表示可以表示断电操作控制的信令或命令编码的一个实施例。在一个实施例中，可以使用断电命令将DDR SDRAM置于省电状态。
图500示出了用于断电进入和退出的信令的一个实施例。在一个实施例中，PDE和PDX控制是基于命令的，由CS_n和命令编码触发，而不是专用的引脚控制(例如，CKE)。在一个实施例中，一旦处于PD模式，CS_n就像历史CS_n引脚一样有效地工作，等待它从HIGH转换为LOW(用其命令)。CK_t 510表示时钟信号线上的时钟信号，CK_c 520表示互补时钟信号。信号530表示CS信号线。CA信号线540表示存储器控制器和特定DRAM之间的命令和地址信号线。命令信号线CMD550表示在DRAM处接收的解码命令。
图500可以应用于不具有CKE引脚或者不使用CKE信号线来控制低功率状态的进入和退出的DRAM。在一个实施例中，存储器控制器通过基于命令的信令而不是专用引脚来触发断电进入(PDE)562和退出(PDX)564。DRAM在566期间保持在PD，从562到564。DRAM可以接收的第一有效命令是在568处。在一个实施例中，PDE和PDX命令由CS 530的状态或转换定义，在针对DRAM的命令真值表中定义的时钟上升沿处针对CMD 550适当命令编码。在一个实施例中，在PDE模式中，DRAM在每个边沿上采样CS信号530。
对于图500，存储器控制器与一个或多个存储器设备(例如，存储器控制器120和系统100的存储器设备140)接合。存储器控制器将时钟信号作为外部信号驱动到存储器设备。互补时钟信号可以由存储器控制器在另一条信号线上提供，或者可以在DRAM内部从时钟信号导出。可以理解，所示的信号线将由存储器控制器和DRAM设备中的I/O电路驱动和接收。
如图所示，信号线530被标记为CS_n，指的是具有到多个相关联的DRAM中的每一个的单独信号线。单独的CS信号线是到存储器控制器的单独信号线，以允许控制器单独选择DRAM。在多DRAM封装或设备中，封装可以具有多条CS信号线以选择各个设备，或者如果设备具有不同通道上的组块。
与用于触发DRAM执行命令的其他命令编码一样，存储器控制器可以基于CS_n信号530的设置触发所选择的一个或多个DRAM以执行CA540的命令。如图500所示，CMD 550PDE命令(在时间t1)通过使CS_n为低并且在时钟的上升沿具有适当的编码来定义。在一个实施例中，PDX命令(在时间t(b+3))由CS_n脉冲定义，并进行适当命令编码。
在一个实施例中，当注册PDE命令时，DRAM进入PD。在一个实施例中，与自刷新模式不同，存储器控制器仅脉冲CS_n以触发进入断电，并且在PD中不保持信号恒定为低。在一个实施例中，当DRAM进入断电时，DLL应该处于锁定状态，以实现最快的PD退出定时。在一个实施例中，在断电期间，如果在任何进行中的命令完成之后全部组块都关闭，则DRAM将处于预充电PD模式，并且如果在进行中的命令完成之后任何组块打开，则DRAM将处于活动PD模式。在一个实施例中，只要DRAM控制器符合DRAM规范，DRAM设计就提供所有AC和DC定时和电压规范以及适当的DLL操作。
在一个实施例中，在PD模式中，存储器控制器将RESET_n保持为高，并且在DRAM的输入处保持稳定的时钟信号，并且所有其他输入信号是“不关注”。在一个实施例中，存储器控制器需要保持RESET_n为高。在一个实施例中，如果在PD期间RESET_n变低，则DRAM将退出PD模式并进入复位状态。在一个实施例中，断电持续时间受到设备的tREFI的九倍的限制。CS可用于触发PD退出。在一个实施例中，第一有效命令可以在从PD退出之后发生tXP。
在一个实施例中，一旦PDE命令被注册，存储器控制器继续在下一个正时钟边沿处注册取消选择命令，直到满足tCPDED的时间段，这表示注册PDE命令和DRAM进入断电之间的延迟。PDE命令和PDX命令之间的时间段是tPD的时间段。在一个实施例中，PDX命令是取消选择命令，其中CS被断言。在一个实施例中，DRAM在PD中不识别其他命令。
在一个实施例中，进入断电使输入和输出缓冲器无效，不包括所选信号(例如，CK_t、CK_c、CS_n、RESET_n)。在一个实施例中，如果在PDE命令期间CA11＝L，则DRAM将继续监视PD期间的所选信号(例如，CA1和CA4)，从而允许存储器控制器触发NT(非目标)ODT命令以通过并且当目标DRAM保持断电时，由非目标DRAM解码。例如，DRAM可以继续监视利用非目标ODT的命令(例如，经由CA1和CA4或其他信号线)，并且如果注册了有效的NT ODT命令则不会退出PD。在一个实施例中，在断电期间，仅NT NTT命令和PDX命令是合法的。
在一个实施例中，如果DRAM在DRAM模式寄存器中被启用，则DRAM继续提供Rtt_PARK终结。为了在解码PD命令时保护DRAM内部延迟，可以在之后提供多个取消选择命令，该定时时间段定义为tCPDED。在一个实施例中，在tCPDED到期之后，PDE将导致命令和地址接收器的去激活。
在一个实施例中，系统在DRAM中定义用于断电的两种模式。第一种模式是没有ODT功能的断电。没有ODT功能的断电可以如上所述操作，其中ODT信令不可用。主机控制器可以使用这种模式以将所有区块置于断电，这可以消除对ODT功能的需要。
第二种模式是具有ODT功能的断电。对于具有ODT功能的断电，主机或存储器控制器可以在仅组块中的一些将被置于断电时触发这种模式，并且ODT功能可以施加于断电DRAM以存取其他区块。在PDE命令期间，主机可以向CA 540上的DRAM发信号通知模式。在一个实施例中，CA总线上的位状态可以确定DRAM进入哪种模式。
在一个实施例中，DRAM监视一个或多个信号线以在断电时保持ODT功能。在一个实施例中，CA位CA1和CA4可以在断电时保持活动。可替换地，可以取决于所选的编码选择其他位。选择使DRAM能够区分与ODT的施加相关的各种状态的位是有利的。在一个实施例中，所选择的位从DRAM命令提供足够的信息以区分与ODT的施加有关的各种状态。对于在一个实施例中维持CA1和CA4活动的示例，命令编码可以指示具有CA1、CA4＝'11'的NOP命令；具有CA1、CA4＝'00'的读命令或MRR(模式寄存器读)命令；具有CA1、CA4＝'01'的写命令或MRW(模式寄存器写)命令。
在一个实施例中，在断电时，DRAM将仅接收活动CS以：1)退出PD(例如，如果CS伴随有总线上的NOP命令)；2)针对读或MRR执行非目标终结(例如，如果所选择的监视的CA总线信号线指示CA总线上的读或MRR命令，其中针对第一和第二周期的CS都是活动的)；或者，3)针对MRW的写执行非目标终结(例如，如果所选择的监视的CA总线信号线指示CA总线上的写或MRW命令，其中针对第一和第二周期的CS都是活动的)。在一个实施例中，CS在断电时不针对任何其他命令激活DRAM，因为断电DRAM将不能正确地解码命令。
图6是断电定时参数的实施例的表示。图600提供了根据实施例的断电进入定义的一个示例，其中DRAM基于命令编码而不是专用引脚进入和退出断电。行612示出了DRAM的活动状态，其中一个或多个组块是打开的，并且DLL是开启的。断电退出可以通过tXP定时快速退出到用于该快速退出的任何有效命令。类似地，行614示出DRAM的预充电状态，其中全部组块被预充电，并且DLL接通。断电退出可以通过tXP定时快速退出到用于该快速退出的任何有效命令。
图7是没有时钟启用信号的存储器设备的ODT控制的实施例的框图。电路700提供用于DRAM的管芯上终结(ODT)的一个示例，其没有专用引脚来控制ODT或控制低功率状态进入和退出。在一个实施例中，ODT使DRAM能够改变用于每个DQ的终结电阻。对于数据总线的每条信号线，DRAM可以具有单独的ODT电路，例如700。在一个实施例中，除了用于数据总线信号线的终结之外，DRAM还包括诸如用于数据总线信号线的所示ODT的终结。
在一个实施例中，ODT特征在SR模式中被关闭并且不被支持，但是在PD中具有可选模式。电路700提供DRAM ODT的示例的简单功能表示。电路700包括I/O 710，I/O电路用于接收信号，或发送或接收信号。应当理解，命令信号线通常是从存储器控制器到存储器设备的单向信号，并且数据总线信号线通常是双向的。如图所示，针对DQ、DQS、DM和TDQS信号具体示出了电路700。
I/O 710可以包括ODT 730，其包括可以被示为具有开关SI以选择性地施加终结的简化电路的电路，可变阻抗元件RTT以在不同条件下施加不同的阻抗值，以及源电压VDDQ。可以根据模式寄存器或其他配置选择性地施加ODT 710。在一个实施例中，通过DRAM设备的内部ODT控制逻辑启用切换。DRAM内部的控制器可以基于命令解码、模式寄存器设置或其他控制信息或组合来实现ODT功能。RTT的值由模式寄存器位的设置确定。
在一个实施例中，当经由模式寄存器设置通过读命令(对于NT ODT使用)、写命令或MR设置的默认停止值启用时，DRAM对x4和x8配置(以及对x8配置的TDQS_t、TDQS_c)施加ODT用于DQS_t、DQS_c和DM_n。在一个实施例中，对于x16配置，将ODT施加于每个DQU、DQL、DQSU_t、DQSU_c、DQSL_t、DQSL_c、DMU_n和DML_n信号。ODT功能旨在通过允许控制器独立改变任何或所有DRAM设备的终结电阻来改善存储器通道的信号完整性。除了DQ ODT的控制能力之外，还可以提供对DQS ODT的独立定时支持。即使使用相同的RTT，也可以提供独立的定时支持。这种能力可以允许调整不匹配架构中常见的延迟。在一个实施例中，经由模式寄存器启用DQS RTT偏移控制模式。
图8是ODT终结状态的实施例的表示。图800提供了根据电路700中所示的内容的针对ODT的终结状态的一个示例。图800提供了将各种条件与终结状态进行映射的表。在一个实施例中，条件包括命令和模式寄存器的组合或其他配置设置。在图800中，结果指示施加于该条件的终结状态，其中终结状态对于目标DRAM可以与对于非目标DRAM不同。在一个实施例中，ODT被施加于DQ、DM、DQS_T/DQS_C和TDQS_T/TDQS_C(仅x8设备)引脚。
图800示出了用于各种终结配置类型的命令和设置的组合，无论终结是被禁用、启用还是不关注。各种终结类型可以包括作为默认或停止终结设置的RTR Park，作为针对目标DRAM的写终结设置的RTT_WR，作为针对非目标DRAM的写终结设置的RTT_NOM_WR，以及作为针对非目标DRAM的读终结设置的RTT_NOM_RD。
根据行812，如果禁用所有终结设置，则对于任何命令，DRAM可以关闭ODT，从而导致Hi-Z或高阻抗状态。根据行814，如果启用RTT_Park，则对于任何非终结命令，其余终结设置处于什么状态并不重要，如果DRAM是目标或非目标DRAM，则DRAM将施加RTT_PARK。根据部分816，图800示出了针对写命令的各种条件，如表中所示。根据部分818，图800示出了针对读命令的各种条件，如表中所示。
在一个实施例中，DRAM ODT模式具有5种状态，数据终结禁用、RTT_WR、RTT_NOM_RD、RTT_NOM_WR和RTT_PARK。可以基于模式寄存器启用ODT模式。在这种情况下，RTT的值可以通过这些位的设置来确定。
在一个实施例中，在进入SR模式之后，DRAM自动禁用ODT终结并将Hi-Z设置为终结状态，而不管这些设置如何。在一个实施例中，控制器可以用WR/RD命令并使用ODT偏移控制模式寄存器控制每个RTT条件。
在一个实施例中，正被写的区块提供RTT_WR终结并基于ODT控制模式寄存器设置调整定时。在一个实施例中，如果DRAM在读命令的第二脉冲期间看到CS被断言，则DRAM接通RTT_NOM_RD，除非当ODT被禁用时(这在一个实现中经由MR31完成)。在一个实施例中，如果DRAM在写命令的第二脉冲期间看到CS被断言，则DRAM接通RTT_NOM_WR，除非当ODT被禁用时(这在一个实现中经由MR31完成)。在一个实施例中，DRAM施加当读或写未激活时被启用的RTT_PARK默认停止终结值(可以是经由MR30设置的值)。
在一个实施例中，在接收到读命令时驱动数据的DRAM在RL-X之后禁用终结并且在BL/2+X个时钟周期的持续时间内保持关闭。X取决于前导码。在一个实施例中，RTT值具有如下优先级：1.数据终结禁用；2.RTT_WR；3.RTT_NOM_RD；4.RTT_NOM_WR；5.RTT_PARK。这种优先级意味着如果存在写命令，则DRAM接通RTT_WR而不是RTT_NOM_WR或RTT_NOM_RD，并且如果存在读命令，则DRAM禁用数据终结并进入驱动模式。如果在读或写命令的第二脉冲期间发送CS启用，则启用非目标ODT，并且针对非目标区块启用适当的RTT_NOM_RD或RTT_NOM_WR。此类操作为通道上的其他区块提供额外且可能不同的终结选项。
在一个实施例中，当执行读命令时，目标区块的DRAM终结状态将在定义的时间段内是Hi-Z，与RTT_PARK/RTT_NOM_RD/RTT_NOM_WR的配置(例如，模式寄存器)设置无关。在一个实施例中，如果启用RTT_WR，则RTT_WR将由写命令激活一定义的时间段，与RTT_PARK/RTTNOM的MR设置无关。在一个实施例中，如果禁用所有RTT配置，则关闭ODT接收器功率以节省功率。在一个实施例中，如果启用RTT_PARK，则将启用DRAM RTT_PARK终结而WR/MRW/RD/MRR未被执行，其中在这种情况下MRW仅在PDA模式下参考MRW命令。在一个实施例中，当执行非目标ODT命令并且禁用RTT_NOM_WR或RTT_NOM_RD时，非目标区块的DRAM终结状态将在定义的时间段内是Hi-Z，与RTT_PARK的MR设置无关。
图9是动态ODT定时参数的实施例的表示。表900可以表示与具有ItCK前同步码模式的动态ODT相关的延迟和定时参数，并且对于在没有专用ODT引脚且没有专用CKE引脚的情况下施加ODT的针对DRAM禁用CRC。
在某些应用情况下并且为了进一步增强数据总线上的信号完整性，期望可以在不发出MRW命令的情况下改变DRAM的终结强度。在一个实施例中，这种终结由“动态ODT”特征支持，如下所述。
在一个实施例中，如果模式寄存器位(例如，MR2的指定位)被设置为T，则启用动态ODT模式。在一个实施例中，可获得四个RTT值：RTT_NOM_RD、RTT_NOM_WR、RTT_PARK、和RTT_WR。在一个实施例中，RTT_NOM_RD的值经由MR3中的OP[5：3]预先选择。在一个实施例中，RTT_NOM_WR的值经由MR3中的OP[2：0]预先选择。在一个实施例中，RTT_WR的值经由MR2中的OP[5：3]预先选择。在一个实施例中，RTT_PARK的值经由MR2中的OP[2：0]预先选择。
在一个实施例中，在没有命令的操作期间，使用针对所有类型(RTT_NOM_RD，RTT_NOM_WR，RTT_WR和RTT_PARK)的标称终结强度来控制终结，以及经由各自的NT读写命令和延迟来控制RTT_NOM_RD和RTT_NOM_WR开/关定时。
在一个实施例中，当注册写命令(WR)时，如下控制终结。写命令后的延迟ODTLon_WR，选择终结强度RTT_WR。在写命令之后的延迟ODTLoff_WR，终结强度RTT_WR被取消选择。表900包括关于终结控制的示例的细节。
根据行912，ODTLon_WR参数可以定义从写命令到RTT启用的ODT延迟。在一个实施例中，参数从注册外部写命令到从先前状态到RTT_WR的RTT强度的变化来定义。该参数可以等于WL-2时钟周期。
根据行914，ODTLon_WR NT参数可以定义从非目标写命令到RTT启用的ODT延迟。在一个实施例中，参数从注册外部写命令到从先前状态到RTT_NOM_WR的RTT强度的变化来定义。该参数可以等于ODTLon_WR参数。
根据行916，ODTLoff_WR参数可以定义从写命令到RTT禁用的ODT延迟。在一个实施例中，参数从注册外部写命令到RTT强度从RTT_WR到不同RTT强度的变化来定义。要定义参数值。
根据行918，ODTLoff_WR NT参数可以定义从非目标写命令到RTT禁用的ODT延迟。在一个实施例中，参数是从注册外部写命令到从RTT_NOM_WR到不同的RTT强度的RTT强度的变化来定义。该参数可以等于ODTLoff_WR参数。
根据行920，ODTLon_RD参数可以定义从读命令到RTT启用的ODT延迟。在一个实施例中，参数从注册外部读命令到从先前状态到Hi-Z的RTT强度的变化来定义。要定义参数值。
根据行922，ODTLon_RD_NT参数可以定义从非目标读命令到RTT启用的ODT延迟。在一个实施例中，参数从注册外部读命令到从先前状态到RTT_NOM_RD的RTT强度的变化来定义。该参数可以等于ODTLon_RD参数。
根据行924，ODTLoff RD参数可以定义从读命令到RTT禁用的ODT延迟。在一个实施例中，参数从注册外部读命令到从Hi-Z到不同RTT强度的RTT强度的变化来定义。要定义参数值。
根据行926，ODTLoff RD NT参数可以定义从非目标读命令到RTT禁用的ODT延迟。在一个实施例中，参数从注册外部读命令到从RTT_NOM_RD到不同RTT强度的RTT强度的变化来定义。该参数可以等于ODTLoff RD参数。
根据行928，tADC参数可以定义RTT改变偏斜。在一个实施例中，参数定义为从一个RTT状态转换到下一个RTT状态，并且具有到RTT有效状态的长度。该参数的最小值为150皮秒(ps)，最大值为950ps。
图10是命令真值表的实施例的表示。图1000示出了命令编码的示例。应该理解，某些命令是多周期的，而其他命令是单周期的。例如，如图所示，所有读和写命令包括两个周期，或命令总线上的信号的连续突发，而不会在命令总线上发生干扰信号。第二周期可以提供数据有效载荷地址信息，以及关于存取命令的性能的其他信号。因此，存储器设备可以执行在地址处的命令以接收数据总线上的数据(用于写)或将数据放置在数据总线上(用于读)。
在一个实施例中，读命令和MRR命令使用相同的终结，并且不需要在断电时由DRAM区分。类似地，在一个实施例中，写命令和MRW命令使用相同的终结，并且不需要在断电时由DRAM区分。在一个实施例中，MRW命令仅在每DRAM可寻址性(PDA)模式下需要终结。
在一个实施例中，由DRAM对总线的适当终结可能需要关于突发长度的信息，以知道施加终结的时长。在一个实施例中，突发长度可以经由MR位固定为8或16，在这种情况下，DRAM不需要具有该命令的突发长度信息，因为它可以从模式寄存器读。在一个实施例中，可以将突发长度设置为“在运行中突发”(例如，通过MR设置)，在这种情况下，突发长度是在逐个命令的基础上设置的。当终结DRAM知道由命令编码中的BL位设置的突发长度时，将提供最佳终结。在一个实施例中，可以在用于检测读和写命令的相同的所选CA信号线上提供BL位。例如，可以在命令的第一周期指示读或写，并且可以在第二周期中的位中的一个上指示BL(例如，在需要终结的命令的CA4的第二周期上)。在这样的实现中，存在用于提供终结的用于DRAM的信息的三位，并且在命令的两个周期内可以在两条信号线上承载所有三位。
在一个实施例中，包括在第一周期上激活的CS的CS信令仅指示作为命令的目标的DRAM。在一个实施例中，包括针对第一和第二周期激活的CS的CS信令指示DRAM不是目标但应该启用非目标终结(例如，RTT_NOM)。CS信号可以是低活动的。在一个实施例中，包括对第一或第二周期不激活的CS的CS信令指示DRAM没有看到命令并且保持在Park终结(例如，RTT_PARK)。因此，CS信号编码可以触发ODT。
对于表1000，图例可以如下：BG＝组块组地址；BA＝组块地址；R＝行地址；C＝区块地址；BC8＝突发突变8；MRA＝模式寄存器地址；OP＝操作码；CID＝芯片标识符；CW＝控制字；H＝逻辑高；L＝逻辑低；X＝不关心或信号的状态无关紧要，并且信号可能浮动；并且，V＝有效意味着任何有效信号状态，或更具体地，高或低。
在一个实施例中，如表1000中所示，在一个实施例中，自刷新进入命令(SRE)可包括CS＝L，其中CA0：CA5具有位模式为‘11101b’，其中1＝H而0＝L。在一个实施例中，SRE还可以具有CA10＝L，其中所有其他信号仅具有有效状态。可以观察到，断电进入命令(PDE)具有与SRE相同的编码，CA10＝H除外。PDE还可以用CA11发信号通知ODT状态，CA11＝L触发ODT以允许在设备处于断电状态时ODT持续存在。
在一个实施例中，如上所述，通过CS的转换来发信号通知SRX。因此，不一定存在用于SRX的特定命令，但是在一个实施例中可以在DES处保持命令编码。在一个实施例中，用NOP命令发信号通知PDX。在一个实施例中，DES可以允许所有命令信号浮动。在命令信号线未浮动的范围内，NOP和DES之间的唯一区别是对于NOP，存储器控制器将CS脉冲为低，而对于DES，存储器控制器将CS保持为高。因此，在一个实施例中，用于PDX的命令编码可以被认为是CS为低的DES或NOP。如前所述，用于CA1和CA4的命令编码可以识别存取命令并区分读和写。因此，断电中的设备可以监视信号以确定PD中的ODT设置。
图11A是在没有时钟启用信号的进入和退出自刷新的过程的实施例的流程图。过程1100基于命令编码提供进入和退出自刷新的示例。在一个实施例中，存储器控制器确定将存储器设备或DRAM置于自刷新状态，1102。在一个实施例中，存储器控制器用CS_n信号以及命令信号线上的命令编码触发SRE(自刷新进入)，1104。响应于SRE命令，存储器设备可以进入自刷新并启动自刷新操作，1106。在一个实施例中，存储器设备执行自刷新操作，同时监视CS_n引脚以用于自刷新退出(SRX)指示，1108。
在一个实施例中，存储器控制器在存储器设备处于自刷新状态的整个时间内将CS_n信号维持在特定逻辑电平(例如，逻辑低)并执行自刷新操作，1110。在一个实施例中，将存储器设备从自刷新中取出，存储器控制器通过切换CS_n信号来触发SRX(自刷新退出)，1112。存储器设备可以检测到CS_n的切换以指示SRX，1114是分支，并且执行用于退出自刷新的操作，1116。如果没有接收到SRX指示，则1114否分支，存储器设备可以保持自刷新并监视CS_n信号线，1108。
图11B是在没有时钟启用信号的进入和退出断电的过程的实施例的流程图。过程1120提供基于命令编码进入和退出断电的示例。在一个实施例中，存储器控制器确定将存储器设备或DRAM置于低功率或断电状态，1122。在一个实施例中，存储器控制器用CS_n信号以及命令信号线上的命令编码触发PDE(断电进入)，1124。响应于PDE命令，存储器设备可以监视处于断电状态的一个或多个引脚。如果存储器不监视I/O引脚，1126NO分支，则存储器设备可以去激活I/O缓冲器1128，并针对断电退出(PDX)指示监视CS_n引脚，1136。
在一个实施例中，存储器设备用于监视可选的I/O引脚，1126是分支。在一个实施例中，存储器设备去激活所有I/O缓冲器，除了在断电时要监视的可选引脚，1130。存储器设备可以监视活动可选引脚，其中“可选”是指可以触发从断电退出以外的功能的引脚或多个引脚，1132。在一个实施例中，存储器设备监视可以指示存储器设备何时是用于读或写命令的非目标存储器的引脚。检测到这种指示可以包括用其他引脚监视CS。因此，存储器设备可以响应于可选的引脚监视来执行ODT操作，1134。虽然提供了ODT的示例，但是在一个实施例中，可以提供其他功能。
存储器设备可以针对断电退出(PDX)指示监视CS_n引脚，1136。存储器控制器确定何时将存储器设备断电，并且在一个实施例中，存储器控制器通过切换CS_n信号并提供命令编码来触发PDX(断电退出)，1138。存储器设备可以检测到CS_n的切换和命令编码以指示PDX，1140是分支，并执行操作以退出断电，1142。如果没有接收到PDX指示，1140否分支，则存储器设备可以保持在断电模式并继续监视一个或多个可选引脚并监视CS_n信号线1132、1134、1136。
图12是计算系统的实施例的框图，其中可以实现对片选和功率管理状态的组合控制。系统1200表示根据本文描述的任何实施例的计算设备，并且可以是膝上型计算机、台式计算机、平板计算机、服务器、游戏或娱乐控制系统、扫描仪、复印机、打印机、路由或交换设备、嵌入式计算设备、智能电话、可穿戴设备、物联网设备或其他电子设备。
系统1200包括处理器1210，其为系统1200提供指令的处理、操作管理和执行。处理器1210可包括任何类型的微处理器、中央处理单元(CPU)、图形处理单元(GPU)、处理核心、或其他处理硬件，以为系统1200或处理器的组合提供处理。处理器1210控制系统1200的整体操作，并且可以是或包括一个或多个可编程通用或专用微处理器、数字信号处理器(DSP)、可编程控制器、专用集成电路(ASIC)、可编程逻辑设备(PLD)等，或这些装置的组合。
在一个实施例中，系统1200包括耦合到处理器1210的接口1212，其可以表示用于需要更高带宽连接的系统组件(例如，存储器子系统1220或图形接口组件1240)的更高速接口或高吞吐量接口。接口1212表示接口电路，可以是独立组件或者集成在处理器芯片上。在存在的情况下，图形接口1240与图形组件接合，以用于向系统1200的用户提供视觉显示。在一个实施例中，图形接口1240可以驱动向用户提供输出的高清(HD)显示器。高清晰度可以指具有大约100PPI(每英寸像素)或更大的像素密度的显示器，并且可以包括诸如全HD(例如，1080p)、视网膜显示器、4K(超高清或UHD)的格式，或者其他。在一个实施例中，显示器可包括触摸屏显示器。在一个实施例中，图形接口1240基于存储在存储器1230中的数据或基于由处理器1210或两者执行的操作来生成显示。在一个实施例中，图形接口1240基于存储在存储器1230中的数据或基于由处理器1210或两者执行的操作来生成显示。
存储器子系统1220表示系统1200的主存储器，并且为将由处理器1210执行的代码或将在执行例程中使用的数据值提供存储。存储器子系统1220可以包括一个或多个存储器设备1230，诸如只读存储器(ROM)、闪存、诸如DRAM的一种或多种随机存取存储器(RAM)、或其他存储器设备、或这些设备的组合。存储器1230存储和托管操作系统(OS)1232以提供用于在系统1200中执行指令的软件平台，以及其他功能。另外，应用1234可以在OS 1232的软件平台上从存储器1230执行。应用1234代表有自己的操作逻辑来执行一个或多个功能的程序。过程1236表示向OS 1232或一个或多个应用1234或组合提供辅助功能的代理或例程。OS1232、应用1234和过程1236提供软件逻辑以为系统1200提供功能。在一个实施例中，存储器子系统1220包括存储器控制器1222，其是用于生成命令并向存储器1230发出命令的存储器控制器。应当理解，存储器控制器1222可以是处理器1210的物理部分或接口1212的物理部分。例如，存储器控制器1222可以是集成到具有处理器1210的电路上的集成存储器控制器。
虽然没有具体示出，但是应该理解，系统1200可以包括设备之间的一个或多个总线或总线系统，例如存储器总线、图形总线、接口总线或其他。总线或其他信号线可以将组件通信地或电气地耦合在一起，或者通信地和电气地耦合组件。总线可以包括物理通信线路、点对点连接、桥接器、适配器、控制器或其他电路或组合。总线可以包括例如系统总线、外围组件互连(PCI)总线、超传输或工业标准架构(ISA)总线、小型计算机系统接口(SCSI)总线、通用串行总线(USB)或电气和电子工程师协会(IEEE)标准1394总线中的一个或多个。
在一个实施例中，系统1200包括接口1214，接口1214可以耦合到接口1212。接口1214可以是低于接口1212的低速接口。在一个实施例中，接口1214表示接口电路，其可以包括独立组件和集成电路。在一个实施例中，多个用户界面组件或外围组件或两者耦合到接口1214。网络接口1250向系统1200提供用于通过一个或多个网络与远程设备(例如，服务器或其他计算设备)通信的能力。网络接口1250可以包括以太网适配器、无线互连组件、蜂窝网络互连组件、USB(通用串行总线)或其他基于有线或无线标准的或专有接口。网络接口1250可以与远程设备交换数据，远程设备可以包括发送存储在存储器中的数据或接收要存储在存储器中的数据。
在一个实施例中，系统1200包括一个或多个输入/输出(I/O)接口1260。I/O接口1260可以包括用户通过其与系统1200交互的一个或多个接口组件(例如，音频、字母数字、触觉/触摸或其他接口)。外围接口1270可以包括上面没有具体提到的任何硬件接口。外围设备通常指的是依赖于系统1200连接的设备。从属连接是系统1200提供操作在其上执行并且用户与其交互的软件平台或硬件平台或两者。
在一个实施例中，系统1200包括存储子系统1280以非易失性方式存储数据。在一个实施例中，在某些系统实现中，存储装置1280的至少某些组件可以与存储器子系统1220的组件重叠。存储子系统1280包括存储设备1284，其可以是或包括用于以非易失性方式(例如，一个或多个磁性、固态或基于光学的盘，或其组合)存储大量数据的任何常规介质。存储装置1284保持处于持久状态的代码或指令和数据1286(即，尽管中断对系统1200的供电，仍保留该值)。存储装置1284通常可以被认为是“存储器”，尽管存储器1230通常是执行或操作存储器以向处理器1210提供指令。而存储装置1284是非易失性的，存储器1230可以包括易失性存储器(即，如果电力被中断到系统1200，则数据的值或状态是不确定的)。在一个实施例中，存储子系统1280包括与存储装置1284接合的控制器1282。在一个实施例中，控制器1282是接口1214或处理器1210的物理部分，或者可以包括处理器1210和接口1214中的电路或逻辑。
功率1202向系统1200的组件提供电力。更具体地，功率1202通常与系统1202中的一个或多个功率1204接口，以向系统1200的组件提供电力。在一个实施例中，功率1204包括AC到DC(交流到直流)适配器以插入墙上插座。这种AC电力可以是可再生能源(例如，太阳能)功率1202。在一个实施例中，功率1202包括DC功率，例如外部AC到DC转换器。在一个实施例中，功率1202或功率1204包括无线充电硬件，以通过接近充电场来充电。在一个实施例中，功率1202可包括内部电池或燃料电池源。在一个实施例中，存储器子系统1220包括多个易失性存储器设备1230，其可以置于自刷新状态或断电状态。
在一个实施例中，系统1200包括片选(CS)和功率状态控制1290，其表示基于命令编码控制进入和退出自刷新和断电状态的一个或多个机制，而无需专用功率状态控制引脚，根据本文描述的任何实施例。在一个实施例中，存储器控制器1222触发特定存储器设备以进入和退出自刷新或进入和退出断电而无需时钟启用或其他专用功率状态控制信号线。通过命令编码控制低功率模式自刷新和断电的进入和退出，而不是由单个引脚或时钟启用引脚控制。在一个实施例中，对所选命令信号线的特定命令编码和监视可以在低功率状态下触发ODT。
图13是移动设备的实施例的框图，其中可以实现对片选和功率管理状态的组合控制。设备1300表示移动计算设备，诸如计算平板电脑、移动电话或智能电话、支持无线的电子阅读器、可穿戴计算设备、物联网设备或其他移动设备，或嵌入式计算设备。应当理解，一般地示出了某些部件，并且并非设备1300中示出了这种设备的所有部件。
设备1300包括处理器1310，其执行设备1300的主要处理操作。处理器1310可以包括一个或多个物理设备，例如微处理器，应用处理器，微控制器，可编程逻辑设备或其他处理装置。处理器1310执行的处理操作包括执行应用和设备功能的操作平台或操作系统的执行。处理操作包括与人类用户或与其他设备的I/O(输入/输出)相关的操作，与功率管理相关的操作，与将设备1300连接到另一设备相关的操作，或组合。处理操作还可以包括与音频I/O，显示I/O或其他接口或组合相关的操作。处理器1310可以执行存储在存储器中的数据。处理器1310可以写或编辑存储在存储器中的数据。
在一个实施例中，系统1300包括一个或多个传感器1312。传感器1312表示嵌入式传感器或与外部传感器或其组合的接口。传感器1312使系统1300能够监视或检测实现系统1300的环境或设备的一个或多个条件。传感器1312可包括环境传感器(诸如温度传感器，运动检测器，光检测器，照相机，化学传感器(例如，一氧化碳、二氧化碳或其他化学传感器))、压力传感器、加速度计、陀螺仪、医疗或生理传感器(例如，生物传感器、心率监测器或其他传感器以检测生理属性)，或其他传感器，或组合。传感器1312还可以包括用于生物识别系统的传感器，例如指纹识别系统，面部检测或识别系统，或检测或识别用户特征的其他系统。应当广泛地理解传感器1312，并且不限制可以用系统1300实现的许多不同类型的传感器。在一个实施例中，一个或多个传感器1312经由与处理器1310集成的前端电路耦合到处理器1310。在一个实施例中。一个或多个传感器1312经由系统1300的另一组件耦合到处理器1310。
在一个实施例中，设备1300包括音频子系统1320，其表示与向计算设备提供音频功能相关联的硬件(例如，音频硬件和音频电路)和软件(例如，驱动器、编解码器)组件。音频功能可包括扬声器或耳机输出，以及麦克风输入。用于这些功能的设备可以集成到设备1300中，或者连接到设备1300。在一个实施例中，用户通过提供由处理器1310接收和处理的音频命令来与设备1300交互。
显示子系统1330表示硬件(例如，显示设备)和软件组件(例如，驱动器)，其提供用于呈现给用户的视觉显示。在一个实施例中，显示器包括用于用户与计算设备交互的触觉组件或触摸屏元件。显示子系统1330包括显示接口1332，其包括用于向用户提供显示的特定屏幕或硬件设备。在一个实施例中，显示器接口1332包括与处理器1310(例如图形处理器)分离的逻辑，以执行与显示器相关的至少一些处理。在一个实施例中，显示子系统1330包括向用户提供输出和输入的触摸屏设备。在一个实施例中，显示子系统1330包括向用户提供输出的高清(HD)显示器。高清晰度可以指具有大约100PPI(每英寸像素)或更大的像素密度的显示器，并且可以包括诸如全HD(例如，1080p)、视网膜显示器、4K(超高清或UHD)的格式，或者其他。在一个实施例中，显示子系统包括触摸屏显示器。在一个实施例中，显示子系统1330基于存储在存储器中的数据或基于由处理器1310或两者执行的操作来生成显示信息。
I/O控制器1340表示与与用户的交互相关的硬件设备和软件组件。I/O控制器1340可以操作以管理作为音频子系统1320或显示子系统1330或两者的一部分的硬件。另外，I/O控制器1340示出了连接到设备1300的附加设备的连接点，用户可以通过该设备1300与系统交互。例如，可以连接到设备1300的设备可以包括麦克风设备、扬声器或立体声系统、视频系统或其他显示设备、键盘或小键盘设备，或用于诸如读卡器或其他特定应用的其他I/O设备。设备。
如上所述，I/O控制器1340可以与音频子系统1320或显示子系统1330或两者交互。例如，通过麦克风或其他音频设备的输入可以为设备1300的一个或多个应用或功能提供输入或命令。另外，可以提供音频输出来代替显示输出或者除了显示输出之外还提供音频输出。在另一示例中，如果显示子系统包括触摸屏，则显示设备还用作输入设备，其可以至少部分地由I/O控制器1340管理。设备1300上还可以存在用于提供I/的其他按钮或开关。O功能由I/O控制器1340管理。
在一个实施例中，I/O控制器1340管理诸如加速计、照相机、光传感器或其他环境传感器、陀螺仪、全球定位系统(GPS)或可包括在设备1300中的其他硬件或传感器1312之类的设备。输入可以是直接用户交互的一部分，也可以为系统提供环境输入以影响其操作(例如滤除噪声，调整亮度检测显示，为相机应用闪光灯或其他功能)。
在一个实施例中，设备1300包括管理电池电力使用，电池充电以及与节电操作相关的特征的电力管理1350。功率管理1350管理来自功率1352的电力，功率1352向系统1300的组件提供电力。在一个实施例中，功率1352包括AC到DC(交流到直流电)适配器以插入到墙上插座。这种AC电力可以是可再生能源(例如，太阳能，基于运动的电力)。在一个实施例中，功率1352仅包括DC功率，其可以由DC功率提供，例如外部AC到DC转换器。在一个实施例中，功率1352包括无线充电硬件，以通过接近充电场来充电。在一个实施例中，功率1352可包括内部电池或燃料电池源。
存储器子系统1360包括用于在设备1300中存储信息的存储器设备1362。存储器子系统1360可以包括非易失性(如果存储器设备的功率被中断则状态不改变)或易失性(如果存储器设备的功率是，则状态是不确定的)。中断的)存储设备或组合。存储器1360可以存储应用数据，用户数据，音乐，照片，文档或其他数据，以及与系统1300的应用和功能的执行相关的系统数据(无论是长期的还是临时的)。在一个实施例中，存储器子系统1360包括存储器控制器1364(其也可以被认为是系统1300的控制的一部分，并且可能被认为是处理器1310的一部分)。存储器控制器1364包括调度器，用于生成和发出命令以控制对存储器设备1362的存取。
连接1370包括硬件设备(例如，无线或有线连接器和通信硬件，或有线和无线硬件的组合)和软件组件(例如，驱动器，协议栈)，以使设备1300能够与外部设备通信。外部设备可以是单独的设备，例如其他计算设备，无线接入点或基站，以及诸如耳机，打印机或其他设备的外围设备。在一个实施例中，系统1300与外部设备交换数据以存储在存储器中或用于在显示设备上显示。交换的数据可以包括要存储在存储器中的数据，或者已经存储在存储器中的数据，以读，写或编辑数据。
连接1370可以包括多种不同类型的连接。概括地说，设备1300被示为具有蜂窝连接1372和无线连接1374。蜂窝连接1372通常指无线运营商提供的蜂窝网络连接，例如通过GSM(全球移动通信系统)或变体或衍生物，CDMA(代码)提供的。划分多址(T)(变换或衍生)，TDM(时分复用)或变体或衍生物，LTE(长期演进-也称为“4G”)或其他蜂窝服务标准。无线连接1374指的是非蜂窝的无线连接，并且可以包括个域网(例如蓝牙)，局域网(例如WiFi)或广域网(例如WiMax)，或其他无线通信，或者组合。无线通信是指通过使用调制的电磁辐射通过非固体介质传输数据。有线通信通过可靠的通信介质发生。
外围连接1380包括硬件接口和连接器，以及用于进行外围连接的软件组件(例如，驱动器，协议栈)。应当理解，设备1300既可以是到其他计算设备的外围设备(“到”1382)，也可以是与其连接的外围设备(“从”1384)。设备1300通常具有“对接”连接器以连接到其他计算设备，用于诸如管理(例如，下载，上载，改变，同步)设备1300上的内容的目的。另外，对接连接器可以允许设备1300连接到某些外围设备。允许设备1300控制内容输出，例如，控制视听或其他系统。
除了专用对接连接器或其他专有连接硬件之外，设备1300还可以通过公共或基于标准的连接器进行外围连接1380。常见类型可以包括通用串行总线(USB)连接器(可以包括许多不同硬件接口中的任何一个)、DisplayPort包括MiniDisplayPort(MDP)、高清多媒体接口(HDMI)、火线或其他类型。
在一个实施例中，存储器子系统1360包括多个易失性存储器设备1362，其可以置于自刷新状态或断电状态。在一个实施例中，系统1300包括片选(CS)和功率状态控制1390，其表示基于命令编码控制进入和退出自刷新和断电状态的一个或多个机制，而没有专用功率状态控制引脚，根据本文描述的任何实施例。在一个实施例中，存储器控制器1364触发特定存储器设备进入和退出自刷新或进入和退出断电而无需时钟启用或其他专用功率状态控制信号线。通过命令编码控制低功率模式自刷新和断电的进入和退出，而不是由单个引脚或时钟启用引脚控制。在一个实施例中，对所选命令信号线的特定命令编码和监视可以在低功率状态下触发ODT。
在一个方面，动态随机存取存储器(DRAM)设备包括：存储器阵列，包括可寻址的存储器位置；以及I/O(输入/输出)电路，包括到命令总线的接口，包括片选(CS)信号线和不包括时钟启用(CKE)信号线；其中，CS信号线的逻辑转换是与命令总线的命令编码有关地触发低功率模式。
在一个实施例中，CS信号线的逻辑转换包括CS信号线被驱动为低。在一个实施例中，CS信号线保持低电平直到触发低功率模式退出的命令。在一个实施例中，低功率模式包括断电，并且命令编码包括断电进入命令编码或断电退出命令编码。在一个实施例中，低功率模式包括自刷新，并且命令编码包括自刷新进入命令编码或自刷新退出命令编码。在一个实施例中，DRAM设备监视CS信号线以及在低功率模式下的仅命令总线的所选信号线。在一个实施例中，DRAM设备用于监视CS信号线和命令总线的另外两条信号线。在一个实施例中，DRAM设备监视CS信号线和在低功率模式下的命令总线的所选信号线，以识别管芯上终结(ODT)触发。在一个实施例中，DRAM设备用于监视CS信号线以获得多周期命令，其中如果CS信号线在第一和第二命令周期被驱动为低，则DRAM设备被识别为非目标设备。在一个实施例中，DRAM设备包括与双倍数据速率(DDR)标准兼容的同步动态随机存取存储器(SDRAM)设备。在一个实施例中，DRAM设备包括与双数据速率版本5(DDR5)标准兼容的SDRAM设备。
在一个方面，一种具有存储器子系统的系统包括：存储器控制器；以及多个动态随机存取存储器(DRAM)设备，其中DRAM设备包括根据前两段中任何实施例的DRAM设备。在一个实施例中，该系统还包括以下中的一个或多个：至少一个通信地耦合到存储器控制器的处理器；显示器，通信地耦合到至少一个处理器；通信地耦合到至少一个处理器的网络接口；或者给系统供电的电池。
在一个方面，一种用于初始化动态随机存取存储器(DRAM)设备的方法包括：识别接口中的片选(CS)信号线到包括CS信号线和不包括时钟的命令总线的转换。启用(CKE)信号线；识别与进入低功率模式相关的命令总线的命令编码；并且响应于识别与命令编码有关的CS信号线上的转换，进入低功率模式。
在一个实施例中，识别CS信号线的转换包括识别被驱动为低的CS信号线。在一个实施例中，CS信号线保持低电平直到触发低功率模式退出的命令。在一个实施例中，低功率模式包括断电，并且命令编码包括断电进入命令编码或断电退出命令编码。在一个实施例中，低功率模式包括自刷新，并且命令编码包括自刷新进入命令编码或自刷新退出命令编码。在一个实施例中，还包括在处于低功率模式时监视CS信号线和仅命令总线的所选信号线。在一个实施例中，监视包括监视CS信号线和命令总线的另外两个信号线。在一个实施例中，监视包括监视CS信号线和在处于低功率模式时的命令总线的所选信号线以识别管芯上终结(ODT)触发。在一个实施例中，监视包括监视CS信号线以获得多周期命令，其中如果CS信号线在第一和第二命令周期被驱动为低，则DRAM设备被识别为非目标设备。在一个实施例中，DRAM设备包括与双倍数据速率(DDR)标准兼容的同步动态随机存取存储器(SDRAM)设备。在一个实施例中，DRAM设备包括与双数据速率版本5(DDR5)标准兼容的SDRAM设备。
在一个方面，存储器控制器包括：命令逻辑，用于生成命令以触发相关联的动态随机存取存储器(DRAM)设备进入低功率模式；以及I/O(输入/输出)电路，包括到命令总线的接口，包括片选(CS)信号线和不包括时钟启用(CKE)信号线，I/O电路切换CS信号线和驱动命令总线上的命令编码以触发DRAM设备的低功率模式。
在一个实施例中，I/O电路用于将CS信号线驱动为低。在一个实施例中，I/O电路用于将CS信号线驱动为低，直到触发从低功率模式退出的命令。在一个实施例中，低功率模式包括断电，并且命令编码包括断电进入命令编码或断电退出命令编码。在一个实施例中，低功率模式包括自刷新，并且命令编码包括自刷新进入命令编码或自刷新退出命令编码。在一个实施例中，I/O电路用于在具有CS信号线的情况下向DRAM设备发送命令，并且仅在处于低功率模式时由DRAM设备监视命令总线的所选信号线。在一个实施例中，I/O电路通过CS信号线和命令总线的另外两条信号线发送命令。在一个实施例中，I/O电路通过CS信号线和命令总线的选定信号线向DRAM设备发送管芯上终结(ODT)触发。在一个实施例中，I/O电路用于发送多周期命令，其中如果CS信号线在第一和第二命令周期中被驱动为低，则DRAM设备被识别为非目标设备。在一个实施例中，DRAM设备包括与双倍数据速率(DDR)标准兼容的同步动态随机存取存储器(SDRAM)设备。在一个实施例中，DRAM设备包括与双数据速率版本5(DDR5)标准兼容的SDRAM设备。
在一个方面，一种具有存储器子系统的系统包括：多个动态随机存取存储器(DRAM)设备；根据前两段的存储器控制器的任何实施例的存储器控制器。在一个实施例中，该系统还包括以下中的一个或多个：至少一个通信地耦合到存储器控制器的处理器；显示器，通信地耦合到至少一个处理器；通信地耦合到至少一个处理器的网络接口；或者给系统供电的电池。
在一个方面，一种用于初始化动态随机存取存储器(DRAM)设备的方法包括：生成命令以触发相关联的动态随机存取存储器(DRAM)设备进入低功率模式；切换包括CS信号线的命令总线的片选(CS)信号线，并不包括时钟启用(CKE)信号线；并且驱动命令总线上的命令编码以触发DRAM设备的低功率模式。
在一个实施例中，切换CS信号线包括将CS信号线驱动为低。在一个实施例中，还包括将CS信号线保持为低，直到触发低功率模式退出的命令。在一个实施例中，低功率模式包括断电，并且命令编码包括断电进入命令编码或断电退出命令编码。在一个实施例中，低功率模式包括自刷新，并且命令编码包括自刷新进入命令编码或自刷新退出命令编码。在一个实施例中，还包括在DRAM设备仅通过CS信号线和处于低功率模式时的命令总线的所选信号线发送命令。在一个实施例中，仅通过CS信号线和命令总线发送命令的所选信号线经由CS信号线发送命令，并且在低功率模式下仅由DRAM设备监视的命令总线的另外两条信号线发送命令。在一个实施例中，发送命令包括通过CS信号线和命令总线的另外两条信号线发送命令。在一个实施例中，发送命令包括经由CS信号线和命令总线的所选信号线向DRAM设备发送管芯上终结(ODT)触发。在一个实施例中，发送ODT触发包括发送多周期命令，其中如果CS信号线在第一和第二命令周期中被驱动为低，则DRAM设备被识别为非目标设备。在一个实施例中，DRAM设备包括与双倍数据速率(DDR)标准兼容的同步动态随机存取存储器(SDRAM)设备。在一个实施例中，DRAM设备包括与双数据速率版本5(DDR5)标准兼容的SDRAM设备。
如本文所示的流程图提供了各种过程动作的序区块的示例。流程图可以指示由软件或固件例程执行的操作以及物理操作。在一个实施例中，流程图可以示出有限状态机(FSM)的状态，其可以以硬件和/或软件实现。尽管以特定顺序或顺序示出，但除非另有说明，否则可以修改动作的顺序。因此，所示实施例应仅被理解为示例，并且该过程可以以不同顺序执行，并且一些动作可以并行执行。另外，在各种实施例中可以省略一个或多个动作；因此，并非每个实施例都需要所有动作。其他流程也是可能的。
在本文中描述各种操作或功能的程度上，可以将它们描述或定义为软件代码，指令，配置和/或数据。内容可以直接执行(“对象”或“可执行”形式)，源代码或差异代码(“增量”或“补丁”代码)。这里描述的实施例的软件内容可以通过其上存储有内容的制品提供，或者通过操作通信接口以通过通信接口发送数据的方法提供。机器可读存储介质可以使机器执行所描述的功能或操作，并且包括以可由机器(例如，计算设备，电子系统等)存取的形式存储信息的任何机制，诸如可记录/非可记录介质(例如，只读存储器(ROM)、随机存取存储器(RAM)、磁盘存储介质、光存储介质、闪存设备等)。通信接口包括与任何硬连线、无线、光学等介质接口以与另一设备通信的任何机制，例如存储器总线接口、处理器总线接口、因特网连接、磁盘控制器等。可以通过提供配置参数和/或发送信号来配置通信接口，以准备通信接口以提供描述软件内容的数据信号。可以通过发送到通信接口的一个或多个命令或信号来存取通信接口。
本文描述的各种组件可以是用于执行所描述的操作或功能的装置。这里描述的每个组件包括软件，硬件或这些的组合。这些组件可以实现为软件模块，硬件模块，专用硬件(例如，专用硬件、专用集成电路(ASIC)、数字信号处理器(DSP)等)、嵌入式控制器、硬连线电路等。
除了在此描述的内容之外，在不脱离本发明的范围的情况下，可以对所公开的实施例和本发明的实施方式进行各种修改。因此，这里的图示和示例应该被解释为说明性的而非限制性的。应该仅通过参考下面的权利要求来测量本发明的范围。

Claims (15)

1.一种动态随机存取存储器DRAM设备，包括：
存储器阵列，其包括多个存储器位置；以及
输入/输出I/O电路，其包括到命令总线的接口，所述命令总线包括片选CS信号线并且不包括时钟启用CKE信号线；
其中，所述CS信号线的逻辑转换用于与所述命令总线的命令编码有关地触发低功率模式。
2.根据权利要求1所述的DRAM设备，其中，所述CS信号线的所述逻辑转换包括所述CS信号线被驱动为低。
3.根据权利要求2所述的DRAM设备，其中，所述CS信号线保持低，直到用于触发所述低功率模式退出的命令。
4.根据权利要求1所述的DRAM设备，其中，所述低功率模式包括断电，并且所述命令编码包括断电进入命令编码或断电退出命令编码。
5.根据权利要求1所述的DRAM设备，其中，所述低功率模式包括自刷新，并且所述命令编码包括自刷新进入命令编码或自刷新退出命令编码。
6.根据权利要求1所述的DRAM设备，其中，所述DRAM设备被配置为在处于所述低功率模式时监视所述CS信号线和所述命令总线的仅所选择的信号线。
7.根据权利要求6所述的DRAM设备，其中，所述DRAM设备被配置为监视所述CS信号线和所述命令总线的另外两条信号线。
8.根据权利要求6所述的DRAM设备，其中，所述DRAM设备被配置为在处于所述低功率模式时监视所述CS信号线和所述命令总线的所选择的信号线，以识别管芯上终结ODT触发。
9.根据权利要求8所述的DRAM设备，其中，所述DRAM设备被配置为针对多周期命令监视所述CS信号线，其中，如果所述CS信号线针对第一命令周期和第二命令周期两者被驱动为低，则所述DRAM设备被识别为非目标设备。
10.根据权利要求1所述的DRAM设备，其中，所述DRAM设备包括与双倍数据速率DDR标准兼容的同步动态随机存取存储器SDRAM设备。
11.一种存储器控制器，包括：
命令逻辑，所述命令逻辑用于生成命令以触发相关联的动态随机存取存储器DRAM设备进入低功率模式；以及
输入/输出I/O电路，所述I/O电路包括到命令总线的接口，所述命令总线包括片选CS信号线，并且不包括时钟启用CKE信号线，所述I/O电路用于切换所述CS信号线并且驱动所述命令总线上的命令编码以触发所述存储器设备的低功率模式。
12.根据权利要求11所述的存储器控制器，其中，所述I/O电路被配置为将所述CS信号线驱动为低，直到用于触发从所述低功率模式退出的命令。
13.根据权利要求11所述的存储器控制器，其中，所述I/O电路被配置为利用断电命令或自刷新命令对所述命令总线进行编码。
14.根据权利要求11所述的存储器控制器，其中，所述I/O电路被配置为在处于所述低功率模式时利用所述CS信号线以及所述命令总线中的由所述DRAM设备监视的仅所选择的信号线来向所述DRAM设备发送命令。
15.根据权利要求14所述的存储器控制器，其中，所述I/O电路被配置为经由所述CS信号线和所述命令总线的所选择的信号线向所述DRAM设备发送管芯上终结ODT触发。
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