CN112099733B - 一种dram内存时序配置方法和装置 - Google Patents

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Abstract

本发明公开一种DRAM内存时序配置方法和装置，其中方法包括如下步骤：在DRAM内存的预设位置写入第一数据；开启DRAM内存的TDQS功能；在DRAM内存的所述预设位置的部分位写入第二数据，第二数据的位数据与第一数据的位数据不同；关闭DRAM内存的TDQS功能；从DRAM内存的所述预设位置读出数据，判断读出数据是否等于第二数据；如果等于第二数据，则DRAM内存的识别结果为第一DRAM；如果不等于第二数据，则DRAM内存的识别结果为第二DRAM；根据识别结果以及预存的时序表获取对应的时序，所述时序表存储有第一DRAM对应的时序和第二DRAM对应的时序；配置所述对应的时序到DRAM内存。本发明可以识别不同线宽的内存颗粒，可以配置对应时序，提高内存效率。

Description

一种DRAM内存时序配置方法和装置
技术领域
本发明涉及DRAM内存的时序配置领域，尤其涉及一种DRAM内存时序配置方法和装置。
背景技术
对业界的嵌入式系统，例如图1和图2的系统，包含有主控芯片SOC(系统级芯片)和DRAM(动态随机存储器)内存，内存线宽同样是32位线宽，同样是2GB(16Gb)总的DDR容量，现有技术可以有这样2种硬件实现方式(一般不考虑x4bit，因为内存颗粒要很多颗，板子面积大)。虽然这两种方式都可以，但是容量为8Gb的内存颗粒(线宽x16bit)与容量为4Gb(线宽x8bit)的内存颗粒，在tRFC(行地址刷新周期)这个时序上是有区别的。
例如：DDR3颗粒的tRFC跟容量的关系如下：
Figure BDA0002651879050000011
DDR4颗粒的tRFC跟容量的关系如下：
Figure BDA0002651879050000012
DDR2颗粒的tRFC跟容量的关系如下：
Figure BDA0002651879050000021
如果主控芯片(SOC)有办法自动识别出，当前接的是x8bit(比特)的内存颗粒，还是x16bit的内存颗粒，那就可以知道内存颗粒的容量，进而知道设置哪个tRFC更合理。而如果，没办法识别出是x8bit或x16bit的内存颗粒，只能按最安全的方式来配置，即按x16bit的tRFC来配置。
例如：前面所述的例子中内存颗粒是DDR3，可以看到4Gb的tRFC＝260ns，而8Gb的tRFC＝350ns。如果没法自动识别出是x8bit还是x16bit，我们只能把tRFC配置为350ns，这样才是安全的。而如果能自动识别，则对于使用4Gb x8bit的DDR3，tRFC可以配置为260ns。按照DDR3JEDEC标准，每隔7.8us需要一次autorefresh，就需要一个tRFC时间。这样折算下来，不能自动识别x8bit内存颗粒时的理论最大带宽利用率为：(7800ns–350ns)/7800ns＝95.5％。能自动识别x8bit内存颗粒时的理论最大带宽利用率为：(7800ns–260ns)/7800ns＝96.7％。则可以得出，如果能自动识别，则内存的理论最大带宽利用率将提高1.2％。综上，只要能自动识别出内存颗粒的线宽，无论对DDR2、DDR3、DDR4的各种容量，内存带宽利用率均有不同程度的提升。
发明内容
为此，需要提供一种DRAM内存时序配置方法和装置，解决现有多种内存硬件方案时，内存颗粒类型无法识别，带宽利用率低的问题。
为实现上述目的，本发明提供了一种DRAM内存时序配置方法，用于配置DRAM内存为第一DRAM的时序或者为第二DRAM的时序，所述第一DRAM具有第一线宽，所述第二DRAM具有第二线宽，所述第一线宽与第二线宽不同，所述第一DRAM具有终端数据选通功能，所述第二DRAM不具有终端数据选通功能，包括如下步骤：
在DRAM内存的预设位置写入第一数据；
开启DRAM内存的终端数据选通功能；
在DRAM内存的所述预设位置的部分位写入第二数据，第二数据的位数据与第一数据的位数据不同；
关闭DRAM内存的终端数据选通功能；
从DRAM内存的所述预设位置读出数据，判断读出数据是否等于第二数据；
如果等于第二数据，则DRAM内存的识别结果为第一DRAM；如果不等于第二数据，则DRAM内存的识别结果为第二DRAM；
根据识别结果以及预存的时序表获取对应的时序，所述时序表存储有第一DRAM对应的时序和第二DRAM对应的时序；
配置所述对应的时序到DRAM内存。
进一步地，所述第一线宽为8bit；所述第二线宽为16bit。
进一步地，所述时序表存储有第一DRAM和第二DRAM以及DRAM内存颗粒容量和时序的对应关系，所述根据识别结果以及预存的时序表获取对应的时序包括步骤：根据识别结果和DRAM内存总容量识别DRAM内存颗粒容量，根据识别结果、DRAM内存颗粒容量以及预存的时序表获取对应的时序。
根据识别结果、DRAM内存颗粒容量以及预存的时序表获取对应的时序。
进一步地，所述第一DRAM或者第二DRAM的类型为DDR2、DDR3或者DDR4。
进一步地，所述第一数据的位数据为1以及第二数据的位数据为0；或者所述第一数据的位数据为0以及第二数据的位数据为1。
进一步地，所述时序为tRFC时序。
本发明提供一种DRAM内存时序配置装置，包括存储器、处理器和DRAM内存，所述存储器上存储有计算机程序，所述计算机程序被处理器执行时实现如本发明任意一实施例所述方法的步骤。
区别于现有技术，上述技术方案能实现对不同线宽的内存颗粒的识别，而后根据内存颗粒的线宽配置对应时序，提高内存效率。
附图说明
图1为背景技术所述的DRAM内存一种情况的硬件结构图；
图2为背景技术所述的DRAM内存另一种情况的硬件结构图；
图3为具体实施方式所述的配置方法流程图；
图4为具体实施方式所述的写入第一数据的时序图；
图5为具体实施方式所述的写入第二数据的时序图；
图6为具体实施方式所述的x8bit内存颗粒接收第二数据时的时序图。
具体实施方式
为详细说明技术方案的技术内容、构造特征、所实现目的及效果，以下结合具体实施例并配合附图详予说明。
请参阅图3到图6，本实施例提供一种DRAM内存时序配置方法，用于配置DRAM内存为第一DRAM的时序或者为第二DRAM的时序。这里的时序可以为与DRAM内存颗粒线宽或者容量有关的时序，如tRFC(行地址刷新周期)时序。所述第一DRAM具有第一线宽，所述第二DRAM具有第二线宽，所述第一线宽与第二线宽不同，所述第一DRAM具有终端数据选通功能，所述第二DRAM不具有终端数据选通功能。
其中，终端数据选通功能(TDQS功能)为只有x8bit的DDR3或者DDR4才有，对应的功能在DDR2中只有x8bit的才有RDQS功能。在DDR3或者DDR4中，TDQS和DM是共用一个引脚的；在DDR2中，RDQS和DM是共用一个引脚的。最后还需要再通过MR寄存器来选择，是否启用终端数据选通功能。其中终端数据选通功能的作用是：在信号线上加一个端接电阻(termination resistance)用于改善信号。而与终端数据选通功能共用的DM的功能是写入内存时的输入数据掩护(InputDataMask)，当写入内存伴随的DM为高电平时，对应的数据会被掩护或阻挡(masked)而不被写入。即：当主控芯片(SOC)输出的DM信号为低电平，此时对应的DQ上数据会被写入，当主控输出DM信号为高电平，此时对应的D1上数据不会被写入。
本发明即利用上述的TDQS功能实现对x8bit或者x16bit内存的区分。具体地，如图3所示，本实施例的方法可以运行在于DRAM内存连接的主控芯片上，包括如下步骤：步骤S101在DRAM内存的预设位置写入第一数据。预设位置可以是内存中任意的存储位置，这里的第一数据用于初始化DRAM内存，以便于后面第二数据写入的时候，可以知道原来的第一数据是否被改变。而后进入步骤S102开启DRAM内存的TDQS功能；可以通过写入MR寄存器的方式开启TDQS功能。在步骤S103在DRAM内存相同的所述预设位置的部分位写入第二数据，第二数据的位数据与第一数据的位数据不同。步骤S104关闭DRAM内存的TDQS功能；步骤S105从DRAM内存的所述预设位置读出数据，判断读出数据是否等于第二数据。
其中，部分位即写入第二数据的线宽小于内存的总线宽，即第二数据用于改变DRAM内存预设位置中的部分内存颗粒的数据。第一数据与第二数据的数据宽度与DRAM内存线宽一致，第一数据和第二数据的位数据不同，以便于区分。如所述第一数据的位数据为1以及第二数据的位数据为0；或者所述第一数据的位数据为0以及第二数据的位数据为1。在优选实施例中，第一数据的所有位数据都一样，第二数据的所有位数据都一样，这样便于区分。当然，在某些实施例，也可以选择部分位作为有效判断位，则只需判断这些位即可。在第二数据写入时，对于第一DRAM，由于其具有终端数据选通功能，DM功能失效，即部分位写入功能失效，则第二数据全部被写入DRAM内存中，第一数据被全部改写。无法实现原先的部分位写入，则读取到的数据等于第二数据。对于第二DRAM，由于其不具有终端数据选通功能，则保持在DM功能，会实现部分位的写入功能，则第二数据的部分位写入DRAM内存中，预设位置处的第一数据的部分位被改成第二数据，而后读取到的预设位置的数据有部分是没有改写的第一数据位，则读出的数据不会等于第二数据。
根据上述分析，即可以判断出为那种类型的DRAM。则步骤S106如果等于第二数据，则DRAM内存的识别结果为第一DRAM；如果不等于第二数据，则DRAM内存的识别结果为第二DRAM。最后步骤S107根据识别结果以及预存的时序表获取对应的时序，所述时序表存储有第一DRAM对应的时序和第二DRAM对应的时序，如第一DRAM对应一种时序，第二DRAM对应另一种时序；这样就可以获取最优的时序。最后在步骤S108配置所述对应的时序到DRAM内存。能实现对不同线宽的内存颗粒的识别，而后根据内存颗粒的线宽配置对应时序，提高内存效率。
以一具体实施例对上述方法进一步说明，如图4到图6所示。以DDR3为具体实施例，按照图1和图2中所举例的2种硬件实现方式，详细说明如何实现自动探测，其他DDR4或者DDR2过程与之类似，就不再赘述。
首先往地址A(预设地址)写入确定数据(如图以0xFFFFFFFF为例，即为第一数据)，时序如图4所示。四个DM引脚都会拉低写入数据。而后通过写入DRAM内存的MR寄存器，开启TDQS功能。此时对于x8bit内存颗粒，TDQS/DM这个引脚为TDQS功能。x16bit内存颗粒没有TDQS功能，TDQS/DM这个引脚还在DM功能上。
而后SOC往内存写入小于内存总线宽的数据(第二数据，数据全部为0x00000000)，并且DQ上的数据(第二数据)与原来数据(第一数据)不同。即控制要写入的数据位小于线宽，写入的数据位可以为线宽的偶数分之一，如二分之一，四分之一等。假设为前面四分之一，即只把DQ0-7写了，其他位都掩护(mask)住，不被改写。DM0拉低写入数据，DM1-3拉高不被写入。此时SOC发出时序如图5所示。
对x8bit内存颗粒，由于开启TDQS功能，所以内存颗粒收到的是如图6所示的时序。此时DM引脚已成为TDQS。内存颗粒认为的DM都是出于低电平状态。则DM1-3没有实现掩护作用，第二数据0x00000000整个数据写入原来地址A处。而对于x16bit内存颗粒，其保持DM功能，则会接收到正常的DM0为低，DM1-3为高的信号。DM功能是DM信号为低电平，数据会被写入，高电平，数据不会被写入。则DM0被第二数据改成00，DM1-3没有被改写，保持原来的FF数据，则原来地址A的内容会变成0xFFFFFF00。
而后SOC再从地址A读出写入的数据，就可以判断出x8bit或x16bit的内存颗粒。如是全部为第二数据，则为x8bit，如一部分为第一数据，一部分为第二数据，即部分被改写，不等于第二数据，则为x16bit。根据判定的线宽颗粒类型，配置最优的tRFC时序到DRAM内存中。
在本实施例中，所述第一线宽为8bit；所述第二线宽为16bit。在其他实施例中，只要不同的线宽有的具有TDQS功能、有的不具有TDQS功能，即可进行区分。
在某些实施例中，对于硬件有不同的内存总容量，还可以根据内存总容量来配置不同的内存时序大小。则所述时序表存储有第一DRAM和第二DRAM以及DRAM内存颗粒容量和时序的对应关系，所述根据识别结果以及预存的时序表获取对应的时序包括步骤：根据识别结果和DRAM内存总容量识别DRAM内存颗粒容量，DRAM内存总容量可以直接获取得到，而后根据识别结果、DRAM内存颗粒容量以及预存的时序表获取对应的时序。
本发明提供一种DRAM内存时序配置装置，包括存储器(如flash)、处理器(如SOC、CPU)和DRAM内存，所述存储器上存储有计算机程序，所述计算机程序被处理器执行时实现如本发明任意一实施例所述方法的步骤。本发明装置能实现对不同线宽的内存颗粒的识别，而后根据内存颗粒的线宽配置对应时序，提高内存效率。
需要说明的是，尽管在本文中已经对上述各实施例进行了描述，但并非因此限制本发明的专利保护范围。因此，基于本发明的创新理念，对本文所述实施例进行的变更和修改，或利用本发明说明书及附图内容所作的等效结构或等效流程变换，直接或间接地将以上技术方案运用在其他相关的技术领域，均包括在本发明的专利保护范围之内。

Claims (7)

1.一种DRAM内存时序配置方法，用于配置DRAM内存为第一DRAM的时序或者为第二DRAM的时序，所述第一DRAM具有第一线宽，所述第二DRAM具有第二线宽，所述第一线宽与第二线宽不同，所述第一DRAM具有终端数据选通功能，所述第二DRAM不具有终端数据选通功能，终端数据选通功能与数据掩护功能共用一个引脚，其特征在于，包括如下步骤：
在DRAM内存的预设位置写入第一数据；
开启DRAM内存的终端数据选通功能；
在DRAM内存的所述预设位置的部分位写入第二数据，第二数据的位数据与第一数据的位数据不同；
关闭DRAM内存的终端数据选通功能；
从DRAM内存的所述预设位置读出数据，判断读出数据是否等于第二数据；
如果等于第二数据，则DRAM内存的识别结果为第一DRAM；如果不等于第二数据，则DRAM内存的识别结果为第二DRAM；
根据识别结果和内存大小以及预存的时序表获取对应的时序，所述时序表存储有第一DRAM对应的时序和第二DRAM对应的时序；
配置所述对应的时序到DRAM内存。
2.根据权利要求1所述的一种DRAM内存时序配置方法，其特征在于：所述第一DRAM为8bit的DRAM内存；所述第二DRAM为16bit的DRAM内存。
3.根据权利要求1所述的一种DRAM内存时序配置方法，其特征在于：所述时序表存储有第一DRAM和第二DRAM以及DRAM内存颗粒容量和时序的对应关系，所述根据识别结果以及预存的时序表获取对应的时序包括步骤：
根据识别结果和DRAM内存总容量识别DRAM内存颗粒容量，根据识别结果、DRAM内存颗粒容量以及预存的时序表获取对应的时序。
4.根据权利要求1所述的一种DRAM内存时序配置方法，其特征在于：所述第一DRAM或者第二DRAM的类型为DDR2、DDR3或者DDR4。
5.根据权利要求1所述的一种DRAM内存时序配置方法，其特征在于：所述第一数据的位数据为1以及第二数据的位数据为0；或者所述第一数据的位数据为0以及第二数据的位数据为1。
6.根据权利要求1所述的一种DRAM内存时序配置方法，其特征在于：所述时序为tRFC时序。
7.一种DRAM内存时序配置装置，其特征在于：包括存储器、处理器和DRAM内存，所述存储器上存储有计算机程序，所述计算机程序被处理器执行时实现如权利要求1到6任意一项所述方法的步骤。
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