CN113689902B - 生成存储器地址数据的方法、计算机可读存储介质及设备 - Google Patents

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Abstract

本公开是关于一种生成存储器地址数据的方法、计算机可读存储介质与计算机设备，该生成存储器地址数据的方法包括：预设物理地址与行、列以及库之间的映射关系，确定所述行、列及库对应所述物理地址的位；取预设数量的值作为设定数据，所述预设数量与存储器的信号地址线数量相同；获取命令真值表，所述命令真值表用于定义所述物理地址的位与命令的关系；根据所述命令真值表与所述设定数据确定所述行、列及库的值；根据所述行、列及库的值与所述映射关系，生成地址数据。本公开提供的生成存储器的地址数据的方法，能够对CA信号实现精准控制，提高存储器的训练、测试及验证等结果的可靠性。

Description

生成存储器地址数据的方法、计算机可读存储介质及设备
技术领域
本公开涉及半导体储存器技术领域，具体而言，涉及一种生成存储器地址数据的方法、计算机可读存储介质与计算机设备。
背景技术
LPDDR(Low Power Double Data Rate SDRAM，低功耗双倍速率同步动态随机存储器)，是DDR SDRAM(双倍速率同步动态随机存储器)的一种，又称为mDDR(Mobile DDRSDRAM)，是JEDEC固态技术协会(JEDEC Solid State Technology Association)面向低功耗内存而制定的通信标准，以低功耗和小体积著称，多用于移动式电子产品。
通常，LPDDR包含六根命令/地址(CA)信号线，其中地址数据(Pattern)的设定直接影响LPDDR的训练，测试及验证等结果，而训练、测试及验证等几乎均基于内存控制器(Memory Controller)进行，即不能对CA信号的精准控制。
需要说明的是，在上述背景技术部分公开的信息仅用于加强对本公开的背景的理解，因此可以包括不构成对本领域普通技术人员已知的现有技术的信息。
发明内容
本公开的目的在于提供一种生成存储器的地址数据的方法，能够对CA信号实现精准控制，提高存储器的训练、测试及验证等结果的可靠性。
根据本公开的一个方面，提供了一种生成存储器的地址数据的方法，该方法包括：
预设物理地址与行、列以及库之间的映射关系，确定所述行、列及库对应所述物理地址的位；
取预设数量的值作为设定数据，所述预设数量与存储器的信号地址线数量相同；
获取命令真值表，所述命令真值表用于定义所述物理地址的位与命令的关系；
根据所述命令真值表与所述设定数据确定所述行、列及库的值；
根据所述行、列及库的值与所述映射关系，生成地址数据。
在本公开的一种示例性实施例中，所述信号地址线包括六根信号地址线，所述取预设数量的值作为设定数据，包括：
获取初始数据；
取所述初始数据中的高六位、中六位或低六位的值作为设定数据。
在本公开的一种示例性实施例中，所述设定数据为二进制数。
在本公开的一种示例性实施例中，所述命令包含激活命令，读操作命令和写操作命令中的至少一种。
在本公开的一种示例性实施例中，所述命令为多个，且各所述命令包含至少两个子命令，不同的所述子命令具有不同的固定位；
所述根据所述命令真值表与所述设定数据确定所述行、列及库的值，包括：
当子命令具有第一数量个固定位时，将所述设定数据中第二数量个值作为所述子命令对应的物理地址的位的值，所述第一数量和第二数量的总和为所述预设数量。
在本公开的一种示例性实施例中，所述设定数据为第一信号值和第二信号值交替排布的数据。
在本公开的一种示例性实施例中，所述根据所述命令真值表与所述设定数据确定所述行、列及库的值，包括：
按照所述设定数据确定所述命令真值表中的所有子命令对应的所述物理地址的位的值，所述物理地址的位对应于行、列以及库中的至少一种。
在本公开的一种示例性实施例中，所述根据所述命令真值表与所述设定数据确定所述行、列及库的值，包括：
对所述设定数据取反，得到取反数据；
按照所述设定数据和所述取反数据确定所述命令真值表中任意相邻的子命令对应的所述物理地址的位的值，所述物理地址的位对应于行、列以及库中的至少一种。
在本公开的一种示例性实施例中，根据所述行、列及库的值与所述映射关系，生成地址数据，包括：
基于所述按照所述命令真值表中各行、列及库的值，按照物理地址与行、列以及库之间的映射关系，对各行、列及库的值进行排序，得到地址数据。
在本公开的一种示例性实施例中，在所述得到地址数据之后，还包括：将所述地址数据转换为十六进制数。
在本公开的一种示例性实施例中，在根据所述行、列及库的值与所述映射关系，生成地址数据之后，还包括：
将所述地址数据输入所述存储器，以对所述存储器进行读写测试。
在本公开的一种示例性实施例中，所述存储器为低功耗双倍速率同步动态随机存储器。
根据本公开的另一个方面，提供了一种计算机可读存储介质，其上存储有计算机程序，该程序被处理器执行时实现上述方法的步骤。
根据本公开的再一个方面，提供了一种计算机设备，包括存储器、处理器及存储在存储器上并可在处理器上运行的计算机程序，其特征在于，所述处理器执行所述程序时实现上述方法的步骤。
本公开提供的生成存储器的地址数据的方法，能够通过预设物理地址与行、列以及库之间的映射关系，确定行、列及库对应物理地址的位，接着取预设数量的值作为设定数据，然后根据命令真值表与设定数据确定行、列及库的值，进而根据行、列及库的值与映射关系，最终生成地址数据，从而根据生成地址数据对CA信号实现精准控制，增强了对存储器训练、测试及验证的能力，提高了存储器的训练、测试及验证等结果的可靠性。
应当理解的是，以上的一般描述和后文的细节描述仅是示例性和解释性的，并不能限制本公开。
附图说明
此处的附图被并入说明书中并构成本说明书的一部分，示出了符合本公开的实施例，并与说明书一起用于解释本公开的原理。显而易见地，下面描述中的附图仅仅是本公开的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1为本公开的一种实施例提供的生成存储器的地址数据的方法的流程图；
图2为本公开的一种实施例提供的数据通路框图；
图3为本公开的另一种实施例提供的生成存储器的地址数据的方法的流程图。
具体实施方式
现在将参考附图更全面地描述示例实施方式。然而，示例实施方式能够以多种形式实施，且不应被理解为限于在此阐述的范例；相反，提供这些实施方式使得本公开将更加全面和完整，并将示例实施方式的构思全面地传达给本领域的技术人员。所描述的特征、结构或特性可以以任何合适的方式结合在一个或更多实施方式中。在下面的描述中，提供许多具体细节从而给出对本公开的实施方式的充分理解。然而，本领域技术人员将意识到，可以实践本公开的技术方案而省略所述特定细节中的一个或更多，或者可以采用其它的方法、步骤等。在其它情况下，不详细示出或描述公知技术方案以避免喧宾夺主而使得本公开的各方面变得模糊。
此外，附图仅为本公开的示意性图解，并非一定是按比例绘制。图中相同的附图标记表示相同或类似的部分，因而将省略对它们的重复描述。附图中所示的一些方框图是功能实体，不一定必须与物理或逻辑上独立的实体相对应。可以采用软件形式来实现这些功能实体，或在一个或多个硬件模块或集成电路中实现这些功能实体，或在不同网络和/或处理器装置和/或微控制器装置中实现这些功能实体。
用语“一个”、“一”、“该”和“所述”用以表示存在一个或多个要素/组成部分/等；用语“包括”和“具有”用以表示开放式的包括在内的意思并且是指除了列出的要素/组成部分/等之外还可存在另外的要素/组成部分/等。
本示例实施方式中首先提供了一种生成存储器的地址数据的方法，如图1所示，该方法包括：
步骤S100、预设物理地址与行、列以及库之间的映射关系，确定行、列及库对应物理地址的位；
步骤S200、取预设数量的值作为设定数据，预设数量与存储器的信号地址线数量相同；
步骤S300、获取命令真值表，命令真值表用于定义物理地址的位与命令的关系；
步骤S400、根据命令真值表与设定数据确定行、列及库的值；
步骤S500、根据行、列及库的值与映射关系，生成地址数据。
本公开提供的生成存储器的地址数据的方法，能够通过预设物理地址与行、列以及库之间的映射关系，确定行、列及库对应物理地址的位，接着取预设数量的值作为设定数据，然后根据命令真值表与设定数据确定行、列及库的值，进而根据行、列及库的值与映射关系，最终生成地址数据，从而根据生成地址数据对CA信号实现精准控制，增强了对存储器训练、测试及验证的能力，提高了存储器的训练、测试及验证等结果的可靠性。
下面，将对本示例实施方式中生成存储器的地址数据的方法的各步骤进行进一步的说明。
在步骤S100中，预设物理地址与行、列以及库之间的映射关系，确定行、列及库对应物理地址的位。
具体地，存储器可为低功耗双倍速率同步动态随机存储器(LPDDR)，下面以LPDDR进行示例性说明，但本公开对存储器的具体类型并不进行限制。其中，Pattern的设定直接影响LPDDR的训练，测试及验证等结果，而训练、测试及验证等几乎均基于内存控制器(Memory Controller)20进行，即不能对CA信号的精准控制。CPU10到SDRAM30的数据通路框图如图2所示。
示例的，假设Pattern为0xAAAAAAAA，总线地址及SDRAM ROW(行)/Bank(列)/Column(库)映射关系如表1所示。
表1：
总线到DRAM地址映射 总线地址
Row bit[29:14]
Bank bit[13:11]
Colum bit[10:1]
在步骤S200中，取预设数量的值作为设定数据，预设数量与存储器的信号地址线数量相同。
示例的，LPDDR的CA信号线为6根，即预设数量为六个。具体地，获取初始数据，取初始数据中的高六位、中六位或低六位的值作为设定数据。优选地，取初始数据中的低六位作为设定数据，取低六位较为便捷。
在步骤S300中，获取命令真值表，命令真值表用于定义物理地址的位与命令的关系。
具体地，获取命令真值表，命令真值表用于定义物理地址的位与命令的关系，命令包含激活命令，读操作命令和写操作命令中的至少一种。示例的，LPDDR的CA信号线为6根，需要多次发送/组合方能完成相应功能(JEDEC中各命令与CA信号关系如表2所示，具有阴影底色的不能修改)，如果按照传统方式设置地址数据(Pattern)，这些pattern不能真正体现在各CA信号上。
表2：
具体地，基于内存控制器可修改的仅为Row、Column及Bank。根据上述关系得出表3(Hex，Bin即地址十六进制及二进制，Addr即上述pattern，R/B/C即为Row/Bank/Column)。
表3：
得出各个命令与CA信号之间的关系如表4所示，本来意图是想让各CA信号之间出现0/1交替，但出现了两个0重复出现的情况。如果pattern设置为交替(先使用pattern，再使用pattern的取反)时更不能满足。如表4，A1-H设置为pattern，A1-L设置为pattern取反的情况。
表4：
在步骤S400中，根据命令真值表与设定数据确定行、列及库的值。
具体地，命令为多个，且各命令包含至少两个子命令，不同的子命令具有不同的固定位；当子命令具有第一数量个固定位时，将设定数据中第二数量个值作为子命令对应的物理地址的位的值，第一数量和第二数量的总和为预设数量。
示例的，假设条件均按照上述条件(Pattern仍为0xAAAAAAAA)，新的pattern为0x2A。
其中，A1-H的CA2-CA5对应R12/R13/R14/R15，即为0x5(0101b)，根据表5，R12＝1，R13＝0，R14＝1，R15＝0。
表5：
示例的，设定数据为二进制数，取设定数据的低6位代表CA0、CA1、CA 2、CA 3、CA 4与CA5，所述CA5为最小端；所有基于内存控制器20进行的操作能直接进行的只有读写操作，读写操作命令中包含Active-1、Active-2、Read-1、Read-2、Write-1与Write-2子命令，各所述子命令中均包含Row、Column与Bank，基于内存控制器可修改的为Row、Column与Bank。
对于A1-H，能影响的为CA2-CA5，取设定数据的低4位，即设定数据的比特0对应地址信号的R15，比特1对应R14，根据命令真值表关系依次类推，分别确定设定数据和R12～R15之间的关系。
A1-L、A2-H、A2-L、W1-H、W1-L、W2-H与W2-L也按照上述方法设定每个子命令与物理地址之间的关系。
具体地，设定数据为第一信号值和第二信号值交替排布的数据。示例的，按照设定数据确定命令真值表中的所有子命令对应的物理地址的位的值，物理地址的位对应于行、列以及库中的至少一种。非交替时，对所述设定数据取反，得到取反数据；交替时，按照设定数据和取反数据确定命令真值表中任意相邻的子命令对应的物理地址的位的值，物理地址的位对应于行、列以及库中的至少一种。
示例的，如表6和表7所示，依次得出使用非交替(CA0-CA5为0x2A＝101010b)和交替(CA0-CA5为0x2A＝101010b与～0x2A＝010101b)的情况，进而得出Row/Bank/Column的值。
表6：
表7：
在步骤S500中，根据行、列及库的值与映射关系，生成地址数据。
具体地，基于按照命令真值表中各行、列及库的值，按照物理地址与行、列以及库之间的映射关系，对各行、列及库的值进行排序，得到地址数据，并将地址数据转换为十六进制数。
示例的，根据得出的Row/Bank/Column的值，再映射地址即得非交替时的地址数据为:0x15556CA8，如表8所示；交替时的地址数据为：0x165A9150。
表8：
如图3所示，本公开提供的生成存储器的地址数据的方法还包括：
步骤S600、将地址数据输入存储器，以对存储器进行读写测试。
具体地，将生成地址数据输入LPDDR，对其进行读写测试。通过重新生成地址数据对存储器进行测试，增强了对存储器训练、测试及验证的能力，提高了存储器的训练、测试及验证等结果的可靠性。
本公开还提供了一种计算机可读存储介质，其上存储有计算机程序，该程序被处理器执行时实现上述方法的步骤。
本公开还提供了一种计算机设备，包括存储器、处理器及存储在存储器上并可在处理器上运行的计算机程序，该处理器执行程序时能够实现上述方法的步骤。
此外，尽管在附图中以特定顺序描述了本公开中方法的各个步骤，但是，这并非要求或者暗示必须按照该特定顺序来执行这些步骤，或是必须执行全部所示的步骤才能实现期望的结果。附加的或备选的，可以省略某些步骤，将多个步骤合并为一个步骤执行，以及/或者将一个步骤分解为多个步骤执行等。
通过以上的实施方式的描述，本领域的技术人员易于理解，这里描述的示例实施方式可以通过软件实现，也可以通过软件结合必要的硬件的方式来实现。因此，根据本公开实施方式的技术方案可以以软件产品的形式体现出来，该软件产品可以存储在一个非易失性存储介质(可以是CD-ROM，U盘，移动硬盘等)中或网络上，包括若干指令以使得一台计算设备(可以是个人计算机、服务器、移动终端、或者网络设备等)执行根据本公开实施方式的方法。
本领域技术人员在考虑说明书及实践这里公开的发明后，将容易想到本公开的其它实施方案。本申请旨在涵盖本公开的任何变型、用途或者适应性变化，这些变型、用途或者适应性变化遵循本公开的一般性原理并包括本公开未公开的本技术领域中的公知常识或惯用技术手段。说明书和实施例仅被视为示例性的，本公开的真正范围和精神由所附的权利要求指出。

Claims (14)

1.一种生成存储器的地址数据的方法，其特征在于，包括：
预设物理地址与行、列以及库之间的映射关系，确定所述行、列及库对应所述物理地址的位；
取预设数量的值作为设定数据，所述预设数量与存储器的信号地址线数量相同；
获取命令真值表，所述命令真值表用于定义所述物理地址的位与命令的关系；
根据所述命令真值表与所述设定数据确定所述行、列及库的值；
根据所述行、列及库的值与所述映射关系，生成地址数据。
2.根据权利要求1所述的生成存储器的地址数据的方法，其特征在于，所述信号地址线包括六根信号地址线，所述取预设数量的值作为设定数据，包括：
获取初始数据；
取所述初始数据中的高六位、中六位或低六位的值作为设定数据。
3.根据权利要求1所述的生成存储器的地址数据的方法，其特征在于，所述设定数据为二进制数。
4.根据权利要求1所述的生成存储器的地址数据的方法，其特征在于，所述命令包含激活命令，读操作命令和写操作命令中的至少一种。
5.根据权利要求1所述的生成存储器的地址数据的方法，其特征在于，所述命令为多个，且各所述命令包含至少两个子命令，不同的所述子命令具有不同的固定位；
所述根据所述命令真值表与所述设定数据确定所述行、列及库的值，包括：
当子命令具有第一数量个固定位时，将所述设定数据中第二数量个值作为所述子命令对应的物理地址的位的值，所述第一数量和第二数量的总和为所述预设数量。
6.根据权利要求5所述的生成存储器的地址数据的方法，其特征在于，所述设定数据为第一信号值和第二信号值交替排布的数据。
7.根据权利要求6所述的生成存储器的地址数据的方法，其特征在于，所述根据所述命令真值表与所述设定数据确定所述行、列及库的值，包括：
按照所述设定数据确定所述命令真值表中的所有子命令对应的所述物理地址的位的值，所述物理地址的位对应于行、列以及库中的至少一种。
8.根据权利要求6所述的生成存储器的地址数据的方法，其特征在于，所述根据所述命令真值表与所述设定数据确定所述行、列及库的值，包括：
对所述设定数据取反，得到取反数据；
按照所述设定数据和所述取反数据确定所述命令真值表中任意相邻的子命令对应的所述物理地址的位的值，所述物理地址的位对应于行、列以及库中的至少一种。
9.根据权利要求6所述的生成存储器的地址数据的方法，其特征在于，根据所述行、列及库的值与所述映射关系，生成地址数据，包括：
基于所述命令真值表中各行、列及库的值，按照物理地址与行、列以及库之间的映射关系，对各行、列及库的值进行排序，得到地址数据。
10.根据权利要求9所述的生成存储器的地址数据的方法，其特征在于，在所述得到地址数据之后，还包括：将所述地址数据转换为十六进制数。
11.根据权利要求1所述的生成存储器的地址数据的方法，其特征在于，在根据所述行、列及库的值与所述映射关系，生成地址数据之后，还包括：
将所述地址数据输入所述存储器，以对所述存储器进行读写测试。
12.根据权利要求1所述的生成存储器的地址数据的方法，其特征在于，所述存储器为低功耗双倍速率同步动态随机存储器。
13.一种计算机可读存储介质，其上存储有计算机程序，其特征在于，该程序被处理器执行时实现权利要求1~12中任一项所述方法的步骤。
14.一种计算机设备，包括存储器、处理器及存储在存储器上并可在处理器上运行的计算机程序，其特征在于，所述处理器执行所述程序时实现权利要求1~12中任一项所述方法的步骤。
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11983108B2 (en) 2022-05-19 2024-05-14 Changxin Memory Technologies, Inc. Method and apparatus for determining address mapping relationship, and storage medium
CN117133332A (zh) * 2022-05-19 2023-11-28 长鑫存储技术有限公司 地址映射关系的确定方法、装置及存储介质

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102207916A (zh) * 2011-05-30 2011-10-05 西安电子科技大学 一种基于指令预取的多核共享存储器控制设备
KR20120106145A (ko) * 2011-03-17 2012-09-26 삼성전자주식회사 어드레스 변환 회로 및 이를 포함하는 반도체 메모리 장치
CN104737234A (zh) * 2012-11-30 2015-06-24 英特尔公司 基于所存储的行锤击阈值的值的行锤击监视
CN106021011A (zh) * 2015-03-25 2016-10-12 瑞萨电子株式会社 诊断操作方法、诊断方法以及半导体器件

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20090013148A1 (en) 2007-07-03 2009-01-08 Micron Technology, Inc. Block addressing for parallel memory arrays
JP2011018427A (ja) * 2009-07-10 2011-01-27 Renesas Electronics Corp 半導体記憶装置
KR20130078455A (ko) 2011-12-30 2013-07-10 삼성전자주식회사 메모리 특성 정보를 저장하는 반도체 메모리 장치, 이를 포함하는 메모리 모듈, 메모리 시스템 및 반도체 메모리 장치의 동작방법
US9026725B2 (en) * 2012-12-27 2015-05-05 Intel Corporation Training for command/address/control/clock delays under uncertain initial conditions and for mapping swizzled data to command/address signals
CN115798538A (zh) 2016-10-31 2023-03-14 英特尔公司 针对存储设备识别和功率管理控制应用片选
US10635599B2 (en) * 2018-07-26 2020-04-28 Sandisk Technologies Llc Memory controller assisted address mapping
US11675716B2 (en) * 2019-12-10 2023-06-13 Intel Corporation Techniques for command bus training to a memory device
US10997068B1 (en) * 2020-02-12 2021-05-04 Seagate Technology Llc Rapid SSD preconditioning

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20120106145A (ko) * 2011-03-17 2012-09-26 삼성전자주식회사 어드레스 변환 회로 및 이를 포함하는 반도체 메모리 장치
CN102207916A (zh) * 2011-05-30 2011-10-05 西安电子科技大学 一种基于指令预取的多核共享存储器控制设备
CN104737234A (zh) * 2012-11-30 2015-06-24 英特尔公司 基于所存储的行锤击阈值的值的行锤击监视
CN106021011A (zh) * 2015-03-25 2016-10-12 瑞萨电子株式会社 诊断操作方法、诊断方法以及半导体器件

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