CN106021011A - 诊断操作方法、诊断方法以及半导体器件 - Google Patents

诊断操作方法、诊断方法以及半导体器件 Download PDF

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Abstract

在带有ECC的存储器中，在不使用地址信息产生冗余位并且不重写存储器的情形下改善存储器的地址电路的故障检测率。所述存储器将彼此不同的地址的数据和添加到所述数据的冗余位保存在共用同一选择信号配线(例如，字线或列线)的多个存储单元中并且输出对应指定地址的读出数据。ECC解码器对读出数据执行错误检测。当通过ECC解码器检测到错误时，通过对由与选择所述检测到错误的读出数据的选择信号配线相同的选择信号配线选择的且与读出数据的地址不同的一个或多个地址进行存取以及评价对所述读出数据的错误检测的结果来执行所述存储器的故障诊断。

Description

诊断操作方法、诊断方法以及半导体器件
相关申请的交叉引用
通过引用将2015年3月25日提交的日本专利申请第2015-062687号的全部公布内容，包括说明书、附图和摘要，并入本文。
技术领域
本发明涉及用于存储器故障的诊断操作方法和诊断方法以及安装有该存储器的半导体器件。具体而言，本发明优选地用于地址电路的故障诊断。
背景技术
在相关技术中，作为存储器故障的对策，实施ECC(Error Correction Code，纠错码)电路是广为人知的。例如，由SEC/DED(Single Error Correction/DoubleError Detection，单错纠正/双错检测)的纠错算法产生的冗余位添加到待写入的数据，并且将所述数据写入存储器，根据读出的主体数据和冗余位确定是没有错误，还是1比特错误或2比特错误，如果存在的是1比特错误，纠正该1比特错误。此时，当根据数据产生冗余位并且将所产生的冗余位加到所述数据中时，可以处理数据电路的故障，当根据地址和数据产生冗余位并且将所产生的冗余位加到所述地址和数据中时，不仅可以处理数据电路故障而且可以处理地址电路故障。
日本未审查专利申请公布文献第2006-139498号和FreescaleSemiconductor Inc.,“Safety Manual for MPC5744P”,U.S.A.,2014/06,Rev.3，第148到151页中的每一者公开了存储器的故障诊断电路及其算法，其不仅考虑数据电路故障而且考虑地址电路故障，使用数据信息和地址信息进行ECC的冗余位的计算。
发明内容
发明人研究了日本未审查专利申请公布文献第2006-139498号和FreescaleSemiconductor Inc.,“Safety Manual for MPC5744P”,U.S.A.,2014/06,Rev.3，第148到151页。结果就是，发明人发现存在如下所述的新问题。
不仅数据信息而且地址信息被用于计算ECC的冗余位，所以冗余位的数量大并且代码长度长，因为代码不仅包括冗余位而且包括地址信息。因此，错误确定和纠正处理所需的计算负荷沉重。当错误确定和纠正处理通过软件执行时，执行周期的数量大，当提供执行所述处理的专用硬件时，电路规模大并且计算延迟也大。而且，发现在检测地址电路故障的能力方面存在下述问题。
作为地址电路的故障模式，存在地址的未选择、多重选择和误选择。已发现，在这些中间，引起误选择故障模式的电路非常小，引起未选择故障模式和多重选择故障模式的电路占大部分。例如，当发生故障时引起字线未选择或多重选择的字线解码器的电路规模是引起误选择的地址锁存器的电路规模的大约110倍。因此，从改善检测率的角度而言，发现应对未选择和多重选择的对策比应对误选择的对策更重要。另一方面，发现相关技术作为应对误选择的对策有效而作为应对未选择和多重选择的对策不够充分，并且相关技术不一定是有效的手段。存在对地址位执行的用以检测地址电路的未选择和多重选择的故障模式的March测试。然而，在March测试中，存储器中的数据需要重写，所以需要限制从另外的主控模块对重写数据的存储器区域的存取。因为对存取的限制，所以将March测试应用到客户应用不是优选的。
尽管解决上述问题的手段将在下面进行描述，但其他目的或新的特征根据本发明和附图的描述将会变得清楚。
本发明的一种实施方式如下。
所述实施方式为诊断与ECC解码器连接的存储器的故障的诊断操作方法和诊断方法、能够对所述存储器进行存取以执行所述诊断操作方法和诊断方法的处理器的程序、执行所述诊断方法的电路、或者实施上述这些的半导体器件，所述实施方式配置为如下。存储器将彼此不同的地址的数据和添加到所述彼此不同的地址的数据的冗余位保存在共用同一选择信号配线(例如，字线或列线)的多个存储单元中并且将对应指定地址的数据和添加到该对应指定地址的数据的冗余位作为读出数据输出。ECC解码器对读出数据执行错误检测。当ECC解码器检测到错误时，通过将保存在一个或多个地址(所述一个或多个地址由与选择所述检测到错误的读出数据的选择信号配线相同的选择信号配线选择，并且与所述读出数据的地址不同)中的数据读出并且对所述读出数据的错误检测的结果进行评价来执行所述存储器的故障诊断。
根据所述实施方式获得的效果的简要描述如下。
在与ECC解码器连接的存储器中，可以在不使用地址信息产生冗余位并且不重写存储器的情形下改善存储器的地址电路的故障检测率。
附图说明
图1是显示第一实施方式的故障诊断流程的流程图。
图2是显示作为故障诊断的对象的存储器的结构示例的框图。
图3是显示作为故障诊断的对象的地址解码器的结构示例的电路图。
图4是显示图3所示地址解码器中假定的故障模式的图示。
图5是显示作为故障诊断对象的存储器的列选择器的结构示例的电路图。
图6是显示第二实施方式的故障诊断流程的流程图。
图7是显示第三实施方式的故障诊断流程的流程图。
图8是显示第五实施方式的存储测试电路的实施示例的框图。
具体实施方式
将对实施方式进行具体描述。在用于描述实施方式的全部附图中，具有相同功能的元件通过相同的附图标记标识，并且其重复描述会省略。
【第一实施方式】
从共用同一字线的多个地址读出
图1是显示第一实施方式的故障诊断流程的流程图。图2是显示作为故障诊断的对象的存储器的结构示例的框图。
如图2所示，作为故障诊断的对象的存储器1与ECC解码电路2和CPU(Central Processing Unit，中央处理单元)3连接。CPU3提供地址ADR和控制信号CNT。从存储器1读出的包括数据主体和冗余位的读出数据DRX输入到ECC解码电路2。ECC处理过的读出数据DRY和报告错误的中断信号INT输出到CPU3。由ECC解码电路2采用的纠错算法是，例如，SEC/DED。当读出数据DRX中不存在错误时，ECC解码电路2将读出数据DRX的主体数据部分作为读出数据DRY输出到CPU3。当读出数据DRX中存在1比特错误时，ECC解码电路2将读出数据DRX的纠正后的主体数据作为读出数据DRY输出到CPU3并且同时通过使用中断信号INT通知CPU3检测到1比特错误。当在读出数据DRX中检测到2比特错误时，该错误不能被SEC/DED纠正，因而ECC解码电路通过使用中断信号INT通知CPU检测到2比特错误。此时的读出数据DRY是，例如，未纠正的主体数据。ECC解码电路2配置为包括错误地址保存单元21并且保存存储检测到错误的读出数据的地址的信息，以便CPU3读取该地址的信息。
存储器1包括存储块(memory mat)11、字线解码电路12、包括列线解码电路14的控制电路13、列选择器15_0～15_m、以及读出放大器16_0～16_m。字线解码电路12包括字线驱动电路，列线解码电路14包括列线驱动电路。存储块11包括以w+1行和(m+1)×(n+1)列的矩阵形式布置的多个存储单元10。每行的存储单元与字线WL0～WLw的每一个字线连接。对于每一组n+1列，每列的存储单元通过一个列选择器15与一个读出放大器16连接。就此而言，n+1对位线对BT00/BB00～BT0n/BB0n与列选择器15_0连接，如图2所示。列选择器15_0选择由列线COL选择的一对位线对，并且将所选择的位线对输入到读出放大器16_0。通过相同的方式，n+1对位线对BTm0/BBm0～BTmn/BBmn与列选择器15_m连接。列选择器15_m选择由列线COL选择的一对位线对并且将所选择的位线对输入到读出放大器16_m。此处，尽管未具体限定，存储单元10是包括六个晶体管的SRAM(Static Random Access Memory，静态随机存取存储器)的存储单元，位线对BT和BB是具有互补关系的位线，读出放大器16为差分读出放大器。字线解码电路12对地址ADR的多个位的一部分进行解码以使字线WL0～WLw中的一者有效(asserted)，选择与所述字线中的这一者连接的多个存储单元10，将保存在每个存储单元的信息读出到与所述存储单元连接的位线对。列线解码电路14对地址ADR的所述多个位的另一部分进行解码以输出列线COL，列选择器15选择由列线COL选择的一个位线对从而将所述一个位线对与读出放大器16电连接。列线COL是，例如，独热(one-hot)解码信号，该独热解码信号包括与字线相同形式的多个信号线。此处，“有效(asserted)”是存储单元被选择的状态，并且当存储单元被选择为处于正逻辑时，所述“有效”是数字逻辑中的高电平。相反地，“无效(negated)”是存储器未被选择的状态，所述“无效”是数字逻辑中的低电平。独热(one-hot)指的是如下配置：多个选择信号线中只有一个有效(asserted)而其他信号线无效(negated)。
存储器1配置如上，这样存储器1用作(w+1)×(n+1)字×(m+1)位的存储器。由一个字线选择的多个存储单元包括(n+1)个字，即，n+1个地址的数据。(n+1)个字中的一个字由列选择器15选择，通过读出放大器16转换成数字信号并且作为读出数据DRX输出。
在正常的操作中，如上所述，字线WL0～WLw中的一者有效。当在字线解码电路12中存在故障时，出现诸如多重选择、未选择和误选择之类的故障模式。此处，所述多重选择是指多个字线同时有效的状态。未选择是指所有字线都无效的状态。误选择是指待确定的字线被无效而另外的字线有效的状态。类似地，在正常的操作中，由列线COL指定的一个位线对被选择，当在列线解码电路14中存在故障时，出现诸如多重选择、未选择和误选择之类的故障模式。
将描述地址解码电路中的故障位置和所出现的故障模式。图3是显示作为故障诊断的对象的地址解码器的结构示例的电路图。图4是显示图3所示地址解码器中假定的故障模式的图示。为了方便理解，图示了字线解码器12作为地址解码电路，其中，2比特地址A0和A1输入该字线解码器并且四个字线X0到X3从该字线解码器输出。然而，输入/输出比特的数量是任意确定的，这也同样适用于列线解码器14。字线解码器12包括产生分别用于2比特地址A0和A1的负逻辑信号A0N和A1N的两个反相器INV1和INV2以及四对NAND门和反相器，所述四对NAND门和反相器包括一对NAND1和INV3、一对NAND2和INV4、一对NAND3和INV5以及一对NAND4和INV6，并且产生字线输出X0～X3。
图4显示了正常操作(正常情形)和五种故障位置。在每一种情形下，示出了A0和A1为输入和X0到X1为输出的真值表和此时的故障模式。在正常操作(正常情形)下，根据输入的地址A0和A1，使字线X0～X3中的一者有效。如果INV1的输出固定为低(INV1的L栈(stack))，当A1＝0且A0＝0，以及X0＝1应该为有效时,输出X0＝0，故障模式为未选择(没有字选择)；当A1＝1且A0＝0，以及X2＝1应该为有效时，输出X2＝0，故障模式也是未选择(没有字选择)。如果INV1的输出固定为高(INV1的H栈(stack))，当A1＝1且A0＝1，以及X0应该为无效时，输出X0＝1，故障模式为双重选择(双字选择)；当A1＝1且A0＝1，以及X2应该为无效时，输出X2＝1，故障模式也是双重选择(双字选择)。如果NAND1的输出固定为低(NAND1的L栈(stack))，无论地址A0和A1而总是输出X0＝1，故障模式除了A1＝0且A0＝0之外的全部时间是双重选择(双字选择)。另一方面，如果NAND1的输出固定为高(NAND1的H栈(stack))，无论地址A0和A1而总是输出X0＝0，故障模式在A1＝0且A0＝0时为未选择(无字选择)。上述同样适用于其他逻辑门INV2、NAND2、NAND3、NAND4以及INV3～INV5，省略其描述。通过这种方式，出现未选择(无字选择)和诸如双重选择(双字选择)之类的多重选择(多字选择)。然而，误选择很少出现。具体而言，误选择仅在地址解码电路发生两个或多个故障或者输入到地址解码器的地址值本身错误时才发生。
在如图2所示的存储器1中，当诸如字线的多重选择或未选择之类的故障发生时，读出数据DRX变成随机数据。当多字线被选择时，多个存储单元10的数据读出到各个位线对BT/BB，从而发生信号冲突，读出数据DRX变为随机数据。在未选择的情形下，每个位线对BT/BB不是从任一存储单元10驱动。此时，每个位线对BT/BB通常是由附图中未示出的预充电电路预充电到相同的电势并且保持其预充电电平，因为位线对BT/BB不是由任一存储单元10驱动并且直接输入到读出放大器16。读出放大器16是差分放大器电路，所以当输入不具有电势差的BT和BB时，读出放大器16输出随机数据。此时，如上所述，由一个字线选择的多个存储单元包括n+1个字，即，n+1个地址的数据。因此，字线的多重选择故障和未选择故障的影响会影响多个地址的读出数据DRX。
另一方面，通常在MCU(Micro Controller Unit，微控制器单元)及类似物中使用的用于32位数据的SEC/DED的ECC电路将大约32％的随机数据识别为1比特故障，所以存在错误纠正的风险。将随机数据识别为2比特故障的可能性接近68％，而不将随机数据识别为故障的可能性非常小，小到1％或更小。
基于上述，图1显示了示出第一实施方式的故障诊断流程的流程图。例如，由CPU3执行所述故障诊断流程。第一实施方式的故障诊断流程从F1开始，在F1中，通过ECC解码电路2检测1比特数据故障或2比特数据故障(错误)。换而言之，故障诊断流程是由中断信号INT开始。故障诊断流程不限于从通过中断信号INT检测数据故障开始，而是可以通过由周期轮询操作检测数据故障的软件中断开始。
接着，在F2中，错误地址保存单元21获取发生数据故障(错误)的地址信息。字线的多重选择和未选择影响同一字线上的多个地址，所以，在F3中，从同一字线上的N个不同地址执行读出作为F2中获取的地址的读出数据。然后，在F4中，检查ECC解码电路对F3中的读出数据DRX的错误检测结果。此处，N是大于或等于1且小于或等于n+1的整数。
当在F4中没有检测到错误时，SEC/DED的ECC解码电路2不将随机数据识别为故障的可能性非常小，小到1％或更小，所以确定出：F1中检测到的错误是不可重现的暂时故障。接着，当在F4中仅检测到1比特数据故障时，在F1中检测到的错误是可以由SEC/DED的ECC解码电路2纠正的1比特错误。这是因为SEC/DED的ECC解码电路2通过一次读出将随机数据识别为1比特故障的可能性为32％以及SEC/DED的ECC解码电路2通过多次读出持续地将随机数据识别为1比特故障的可能性非常小，小到32％的N次幂。例如，当N为5时，可能性为0.34％或更小。在没有错误或者1比特故障的情形下，操作可以继续进行，所以操作进入到F6中的“继续操作”。
另一方面，当一旦SEC/DED的ECC解码电路2识别出2比特数据故障时，在F1中检测到的错误就是不能够通过包括随机数据的SEC/DED的ECC解码电路2纠正的故障，并且不可以继续操作。在这种情形下，MCU的状态转换到安全状态。尽管安全状态的定义根据系统而不同，但安全状态是MCU的复位状态、一种已经向系统报告错误的状态、或类似的状态。当在F1中检测到2比特数据故障(错误)时，可以进入到F5的安全状态而不是进入到F2。
因此，可以在不使用地址信息产生冗余位且不重写存储器的情形下改善存储器的地址电路的故障检测率。结果就是，可以以超过99％的高检测率检测诸如字线解码电路12之类的地址电路的故障。在此，可以通过考虑所要求的检测率和系统负载之间的平衡来适当地调节整数N的数值。即使当由一个字线选定的地址的数目为n+1时，在F3中不是必须对全部的地址执行读出。整数N的数值可以适当地设置以满足所要求的检测率。
图2显示了存储器1的示例，该存储器包括包含六个晶体管的SRAM的存储单元、互补的位线对BT/BB和差分读出放大器16。然而，可以将图1所示的第一实施方式的故障诊断流程应用于包括一个位线而不是位线对以及单端读出放大器的另外的存储器。单端读出放大器通过确定读出电平输出数字数值，其中，通常是通过将一个位线电平与由参考电流限定的固定参考电压进行比较确定所述读出电平。通常而言，位线通常事先被预充电，所以如果发生字线的未选择故障，包括主体数据和冗余位的读出数据DRX的每一位具有关于所述主体数据和冗余位的相同的数值。在这种情形下，分配纠错码以便ECC解码电路2可以将此时的读出数据DRX作为不可纠正的错误进行处理。当发生字线的多重选择故障时，通过与差分读出放大器的情形下相同的方式，读出数据DRX变为随机数据。因而，同样在非差分的单端读出放大器的情形下，通过相同的方式，可以通过应用第一实施方式的故障诊断流程改善地址电路的故障检测率。具体而言，存储器1不限于如图2所示的SRAM，并且还可以将第一实施方式的故障诊断流程应用到诸如DRAM(Dynamic Random AccessMemory，动态随机存取存储器)、闪存和ROM(Read Only Memory，只读存储器)之类的非易失性存储器。
图2显示了ECC解码电路2包括错误地址保存单元21的示例。然而，ECC解码保持电路2不需要必须包括错误地址保存单元21。检测到错误的地址是从由CPU3执行的正常应用程序获取的地址，所以当CPU3接收报告错误发生的中断信号时，CPU3处于等待对应该地址的读出数据的状态。因此，通过将那时获取的存储器的地址值递送到故障诊断流程，即使在不包括硬件的错误地址保存单元21时也可以执行图1所示的故障诊断流程。另一方面，当ECC解码电路2中包括错误地址保存单元21并且地址值可以从执行故障诊断流程的CPU3中读出时，可以不必将地址值递送到中断处理程序并且可以在实施故障诊断流程的情形下改善中断程序的独立性。
【第二实施方式】
从共用同一列线的多个地址读出
尽管在第一实施方式中描述了主要关注字线解码电路12的故障诊断流程，在第二实施方式中将描述主要关注列线解码电路14的故障诊断流程。
图5是显示作为故障诊断对象的存储器1的列选择器15的结构示例的电路图。为了方便理解，图5中只示出了一部分，省略了另外的部分。因此，图5显示了用于1个比特的列选择器15_0和读出放大器16_0，从存储块11输入的两个位线对BT00/BB00和BT01/BB01，以及从列线解码电路14输入的两个列线COL0和COL1。
列选择器15_0包括对应输入的每个位线对BT00/BB00和BT01/BB01的开关晶体管MT00、MB00、MT01和MB01。列线COL0和COL1分别与开关晶体管MT00、MB00和开关晶体管MT01、MB01连接，从输入到列选择器15_0的位线对BT00/BB00和BT01/BB01中选择一个位线对，并且将所选择的位线对输入到差分读出放大器16_0作为差分对BT0/BB0。
通过与字线解码电路12相同的方式，列线解码电路14按照如图3所示的电路形成并且显示出如图4所示的故障模式。换而言之，列线解码电路14的故障表现为列线COL的多重选择或未选择。
作为列线COL的多重选择的一种示例，将描述在图5中COL0和COL1有效的情形。在差分读出放大器16_0的一个输入端BT0，来自BT00和BT01的信号相互冲突；在另一输入端BB0，来自BB00和BB01的信号相互冲突。结果就是，读出放大器16_0的读出数据变成随机数据。
作为列线COL的未选择的一种示例，将描述图5中包括COL0和COL1的全部列线无效的情形。全部的开关晶体管MT00、MB00、MT01和MB01处于截止并且差分读出放大器16_0的输入端BT0和BB0不由任一存储单元驱动。结果就是，读出放大器16_0的输入不是唯一确定的，所以读出数据变成随机数据。
因此，同样在列线的多重选择和未选择期间，读出数据以与第一实施方式相同的方式变成随机数据。因此，可以通过将图1所示的故障检测流程中的F3替换为下述的F7来检测列线的多重选择的故障。
图6是显示第二实施方式的故障诊断流程的流程图。在此故障诊断流程中，在F2之后的F7限定为“从由同一列线选择的位线上的一个或多个地址执行读出作为F2中获取的地址的读出数据”。其他的步骤与图1中的那些步骤相同，所以省略其描述。
因此，可以改善列线解码电路的故障检测率。
【第三实施方式】
从共用同一字线或同一列线的多个地址读出
虽然描述了第一实施方式中主要关注字线解码电路12的故障诊断流程和第二实施方式中主要关注列线解码电路14的故障诊断流程，但是这些实施方式可以结合。
图7是显示第三实施方式的故障诊断流程的流程图。通过与第一实施方式相同的方式，在图1所示的第一实施方式的故障诊断流程的F2之后，执行F3以改善字线解码电路12的故障检测率，进一步地，通过与第二实施方式相同的方式，执行F7以改善列线解码电路14的故障检测率。其他的步骤与图1和图6所示的那些步骤相同，所以省略其描述。
因此，可以改善包括字线解码电路和列线解码电路的整个地址解码电路的故障检测率。
上面所描述的故障诊断流程不限于图2所示的存储器结构，而是可以广泛地应用到下述的存储器：其中，彼此不同的地址的数据和添加到所述数据的冗余位保存在共用同一选择信号线的多个存储单元中。在这样的存储器中，对应指定地址的数据和添加到该数据的冗余位作为读出数据读取并且通过ECC解码电路电路执行错误检测处理。当通过ECC解码电路检测到错误时，诊断程序或者诊断操作方法从由与选择被检测出错误的读出数据的选择信号线相同的选择信号线选择的其他存储单元读出另外的地址的数据并且通过ECC解码电路对读出数据执行错误检测。诊断程序或者诊断操作方法评价错误检测的结果并且确定操作可以继续还是操作应当切换到安全状态。在第一～第三实施方式中，已经描述了选择信号配线是字线和列线的情形。然而，并不限于此。总体而言，可以将相同的故障检测流程应用到下述存储器：其中，共用同一选择信号配线的多个存储单元中保存的多个地址的读出数据在所述选择信号配线为多重选择或未选择时为随机数据或可检测到错误的指定数据。
因此，可以在不使用地址信息产生冗余位并且不重写存储器的情形下改善存储器的地址电路的故障检测率。
【第四实施方式】
ECC与地址结合
在第一～第三实施方式中，描述了冗余位添加到待保存于存储器的数据并且冗余位用于错误纠正和错误检测的例子。另一方面，可以根据包括数据和地址的信息产生冗余位并且将所述冗余位用于错误纠正和错误检测。
因此，不仅可以检测多重选择和未选择而且可以检测误选择，所以可以进一步改善检测率。
【第五实施方式】
存储测试电路
在第一～第三实施方式中，描述了通过CPU3执行的程序(软件)或诊断操作方法实现图1、图6和图7所示的故障检测流程的示例。然而，可以通过存储测试电路(硬件)实现等同的功能。
图8是显示第五实施方式的存储测试电路的实施示例的框图。作为故障诊断对象的存储器1与ECC解码电路2、存储测试电路4和地址选择器5连接。在正常操作下，来自诸如CPU之类的外部总线主控的用于对存储器1进行存取的地址ADR和控制信号CTL通过地址选择器5输入到存储器1。此处，图8中未示出的总线主控是诸如CPU之类的对存储器1进行存取的存取主体。从存储器1读出的包括数据主体和冗余位的读出数据DRX输入到ECC解码电路2，ECC处理过的读出数据DRY输出到总线主控中，报告错误的错误信号ERR输出到存储测试电路4。通过与第一实施方式相同的方式，由ECC解码电路2采用的纠错算法是，例如，SEC/DED。对存储器1的电路结构不作具体限定，而可以是，例如，如图2所示的那样。错误信号ERR是报告由ECC解码电路2检测出的1比特错误或2比特错误的信号。用于总线主控对存储器1进行存取的地址ADR输入到存储测试电路4，并且当通过错误信号ERR报告错误检测时，从共用同一选择信号配线的多个存储单元保存的多个地址执行读出。换而言之，存储测试电路4对同一字线的多个不同地址执行数据读出作为地址ADR的读出数据和/或对由同一列线选择的位线上的一个或多个地址执行读出作为地址ADR的读出数据。通过将地址ADR_S和控制信号CTL_S通过地址选择器5提供到存储器1而执行这些读出操作，由ECC解码电路2对通过所述存取读出的数据执行错误检测处理，并且通过错误信号ERR监控所述错误检测处理的结果。在存储测试期间，由于总线主控不能对存储器1进行存取，所以通过准备信号RDY报告总线主控存储器1处于忙碌状态。当在存储测试期间发生至少一次2比特错误时，确定出发生不可纠正的数据错误，向系统报告不可纠正的错误信号FE(Fatal Error，致命错误)，并且MCU切换到安全状态。尽管安全状态的定义根据系统而不同，但安全状态是MCU的复位状态、已经向系统报告错误的状态、或类似状态。
因此，可以在不向CPU施加负荷的情形下改善存储器的地址电路的故障检测率。
不对存储器1、ECC解码电路2、以及CPU3或存储测试电路4进行具体限定，但是，例如，可通过使用已知的CMOS(互补金属氧化物半导体场效应晶体管)半导体制造技术在诸如硅之类的单个半导体衬底之上形成。可以配置成多个存储器1和ECC解码电路2的组合安装在同一LSI(Large Scale Integrated circuit，大规模集成电路)之上并且每个实施方式中所述的故障检测处理通过单个CPU3或单个存储测试电路4执行。由CPU3运行的故障诊断程序或诊断操作方法可以通过保存在同一LSI上的诸如闪存之类的ROM中来提供或者可以在通电时通过引导程序传送到芯片内(on-chip)的RAM。
尽管由发明人作出的本发明已经根据实施方式进行了具体描述，但无需说明的是本发明并不限于这些实施方式并且可以在不脱离本发明的范围的情形下进行各种不同的修改。
例如，存储器采用分层的字线和分层的位线，这样，即使当多个地址被除了字线和列线之外的选择信号配线选择时，可以改变诊断程序或诊断操作方法、诊断方法或存储测试电路以处理存储器的故障诊断。进一步地，ECC解码器所实施的ECC可以更换成SEC/DED之外的错误纠正算法。例如，可以采用利用奇偶校验的错误检测代替ECC。进一步地，ECC解码电路可以改成与ECC解码电路的处理等效的ECC处理由软件执行的结构。作为存储器的结构，可以采用其中数据和冗余数据是分散的并且保存在多个物理分离的存储器的数据存储系统。换而言之，当彼此不同的地址的数据的至少一部分和添加到所述数据的冗余位保存在共用同一选择信号配线的多个存储单元中时，全部的数据和添加到所述数据的冗余位可以是分散的并且保存在多个存储器或存储块中。

Claims (17)

1.一种诊断操作方法，所述诊断操作方法由能够对与ECC解码器连接的存储器进行存取的处理器执行并且诊断所述存储器的故障，
其中，所述存储器将彼此不同的地址的数据和添加到所述数据的冗余位保存到共用同一选择信号配线的多个存储单元中并且将对应指定地址的数据和添加到所述对应指定地址的数据的冗余位作为读出数据输出，
其中，所述ECC解码器对从所述存储器读出的读出数据执行错误检测，以及
其中，所述诊断操作方法包括：
相关地址读出步骤，所述读出步骤为：当通过所述ECC解码器检测到错误时，从由与选择所述检测到错误的读出数据的选择信号配线相同的选择信号配线选择的其他存储单元中读出另外的读出数据，以及
评价步骤，所述评价步骤为：对由所述ECC解码器对所述相关地址读出步骤中读出的另外的读出数据执行错误检测的结果进行评价。
2.根据权利要求1所述的诊断操作方法，
其中，所述存储器包括多个字线、多个列线、多个位线或位线对、多个存储单元以及多个读出放大器，
其中，地址彼此不同的多个存储单元由所述字线中的一者或所述列线中的一者选择，
其中，由列线从通过所述位线或位线对从所述选择的存储单元读出的多个数据中选择的数据作为所述读出数据通过读出放大器输出，以及
其中，当通过所述ECC解码器检测到错误时，所述相关地址读出步骤从与与选择所述检测到错误的读出数据的字线相同的字线连接的其他存储单元中读出与所述检测到错误的读出数据的地址不同的一个或多个地址的读出数据。
3.根据权利要求1所述的诊断操作方法，
其中，所述存储器包括多个字线、多个列线、多个位线或位线对、多个存储单元以及多个读出放大器，
其中，地址彼此不同的多个存储单元由所述字线中的一者或所述列线中的一者选择，
其中，由列线从通过所述位线或所述位线对从所述选择的存储单元读出的多个数据中选择的数据作为读出数据通过读出放大器输出，以及
其中，当通过所述ECC解码器检测到错误时，所述相关地址读出步骤从与与由选择所述检测到错误的读出数据的列线选择的位线或位线对相同的位线或位线对连接的其他存储单元中读出与所述检测到错误的读出数据的地址不同的一个或多个地址的读出数据。
4.根据权利要求1所述的诊断操作方法，
其中，所述存储器包括多个字线、多个列线、多个位线或位线对、多个存储单元以及多个读出放大器，
其中，地址彼此不同的多个存储单元由所述字线中的一者或所述列线中的一者选择，
其中，由列线从通过所述位线或位线对从所述选择的存储单元读出的多个数据中选择的数据作为所述读出数据通过读出放大器输出，以及
其中，当通过所述ECC解码器检测到错误时，所述相关地址读出步骤从与与选择所述检测到错误的读出数据的字线相同的字线连接的其他存储单元中读出与所述检测到错误的读出数据的地址不同的一个或多个地址的读出数据，并且从与与由选择所述检测到错误的读出数据的列线选择的位线或位线对相同的位线或位线对连接的其他存储单元中读出与所述检测到错误的读出数据的地址不同的一个或多个地址的读出数据。
5.根据权利要求1所述的诊断操作方法，
其中，所述ECC解码器能够检测和纠正读出数据中的1比特错误并且能够检测读出数据中的2比特错误，以及
其中，所述诊断操作方法还包括当所述ECC解码器在所述读出数据和所述另外的读出数据中的至少一者中检测到2比特错误时切换到安全状态的步骤。
6.一种诊断存储器故障的诊断方法，所述存储器与ECC解码器连接，
其中，所述存储器将彼此不同的地址的数据和添加到所述数据的冗余位保存到共用同一选择信号配线的多个存储单元中并且将对应指定地址的数据和添加到所述对应指定地址的数据的冗余位作为读出数据输出，
其中，所述ECC解码器对从所述存储器读出的读出数据执行错误检测，以及
其中，所述诊断方法包括：
相关地址读出步骤，所述读出步骤为：当通过所述ECC解码器检测到错误时，从由与选择所述检测到错误的读出数据的选择信号配线相同的选择信号配线选择的其他存储单元中读出另外的读出数据，以及
评价步骤，所述评价步骤为：对由所述ECC解码器对所述相关地址读出步骤中读出的另外的读出数据执行错误检测的结果进行评价。
7.根据权利要求6所述的诊断方法，
其中，所述存储器包括多个字线、多个列线、多个位线或位线对、多个存储单元以及多个读出放大器，
地址彼此不同的多个存储单元由所述字线中的一者或所述列线中的一者选择，
其中，由列线从通过所述位线或位线对从所述选择的存储单元读出的多个数据中选择的数据作为所述读出数据通过读出放大器输出，以及
其中，当通过所述ECC解码器检测到错误时，所述相关地址读出步骤从与与选择所述检测到错误的读出数据的字线相同的字线连接的其他存储单元中读出与所述检测到错误的读出数据的地址不同的一个或多个地址的读出数据。
8.根据权利要求6所述的诊断方法，
其中，所述存储器包括多个字线、多个列线、多个位线或位线对、多个存储单元以及多个读出放大器，
其中，地址彼此不同的多个存储单元由所述字线中的一者或所述列线中的一者选择，
其中，由列线从通过所述位线或所述位线对从所述选择的存储单元读出的多个数据中选择的数据作为读出数据通过读出放大器输出，以及
其中，当通过所述ECC解码器检测到错误时，所述相关地址读出步骤从与与由选择所述检测到错误的读出数据的列线选择的位线或位线对相同的位线或位线对连接的其他存储单元中读出与所述检测到错误的读出数据的地址不同的一个或多个地址的读出数据。
9.根据权利要求6所述的诊断方法，
其中，所述存储器包括多个字线、多个列线、多个位线或位线对、多个存储单元以及多个读出放大器，
其中，地址彼此不同的多个存储单元由所述字线中的一者或所述列线中的一者选择，
其中，由列线从通过所述位线或位线对从所述选择的存储单元读出的多个数据中选择的数据作为所述读出数据通过读出放大器输出，以及
其中，当通过所述ECC解码器检测到错误时，所述相关地址读出步骤从与与选择所述检测到错误的读出数据的字线相同的字线连接的其他存储单元中读出与所述检测到错误的读出数据的地址不同的一个或多个地址的读出数据，并且从与与由选择所述检测到错误的读出数据的列线选择的位线或位线对相同的位线或位线对连接的其他存储单元中读出与所述检测到错误的读出数据的地址不同的一个或多个地址的读出数据。
10.根据权利要求6所述的诊断方法，
其中，所述ECC解码器能够纠正读出数据中的1比特错误并且能够检测读出数据中的2比特错误，以及
其中，所述诊断方法还包括当所述ECC解码器在所述读出数据和所述另外的读出数据中的至少一者中检测到2比特错误时切换到安全状态的步骤。
11.一种半导体器件，所述半导体器件包括：
ECC解码器、与所述ECC解码器连接的存储器以及存储测试电路，
其中，所述存储器将彼此不同的地址的数据和添加到所述数据的冗余位保存到共用同一选择信号配线的多个存储单元中并且能够将对应由外部装置或所述存储测试电路指定的地址的数据和添加到所述指定的地址的数据的冗余位作为读出数据输出，
其中，ECC解码器对从所述存储器读出的读出数据执行错误检测，
其中，所述存储测试电路将地址提供到所述存储器以使所述存储器输出读出数据，所述ECC解码器将对与所述提供的地址对应的读出数据的错误检测的结果输入到所述存储测试电路，以及
其中，当通过所述ECC解码器对与从外部对所述存储器指定的地址对应的读出数据检测到错误时，所述存储测试电路从由与选择所述检测到错误的读出数据的选择信号配线相同的选择信号配线选择的其他存储单元中读出与从所述外部指定的地址不同的地址对应的另外的读出数据，以及评价由所述ECC解码器对所述另外的读出数据执行的错误检测的结果。
12.根据权利要求11所述的半导体器件，
其中，所述存储器包括多个字线、多个列线、多个位线或位线对、多个存储单元以及多个读出放大器，
其中，地址彼此不同的多个存储单元由所述字线中的一者或所述列线中的一者选择，
其中，由列线从通过所述位线或位线对从所述选择的存储单元读出的多个数据中选择的数据作为所述读出数据通过读出放大器输出，
其中，当通过所述ECC解码器对与从外部对所述存储器指定的地址对应的读出数据检测到错误时，所述存储测试电路从与与选择所述检测到错误的读出数据的字线相同的字线连接的其他存储单元中读出与从所述外部指定的地址不同的地址对应的另外的读出数据，以及评价由所述ECC解码器对所述另外的读出数据执行的错误检测的结果。
13.根据权利要求11所述的半导体器件，
其中，所述存储器包括多个字线、多个列线、多个位线或位线对、多个存储单元以及多个读出放大器，
其中，地址彼此不同的多个存储单元由所述字线中的一者或所述列线中的一者选择，
其中，由列线从通过所述位线或位线对从所述选择的存储单元读出的多个数据中选择的数据作为所述读出数据通过读出放大器输出，
其中，当通过所述ECC解码器对与从外部对所述存储器指定的地址对应的读出数据检测到错误时，所述存储测试电路从与与由选择所述检测到错误的读出数据的列线选择的位线或位线对相同的位线或位线对连接的其他存储单元中读出与从所述外部指定的地址不同的地址对应的另外的读出数据，以及评价由所述ECC解码器对所述另外的读出数据执行的错误检测的结果。
14.根据权利要求11所述的半导体器件，
其中，所述存储器包括多个字线、多个列线、多个位线或位线对、多个存储单元以及多个读出放大器，
其中，地址彼此不同的多个存储单元由所述字线中的一者或所述列线中的一者选择，
其中，由列线从通过所述位线或位线对从所述选择的存储单元读出的多个数据中选择的数据作为所述读出数据通过读出放大器输出，
其中，当通过所述ECC解码器对与从外部对所述存储器指定的地址对应的读出数据检测到错误时，所述存储测试电路从与与选择所述检测到错误的读出数据的字线相同的字线连接的其他存储单元中读出与从所述外部指定的地址不同的地址对应的另外的读出数据，从与与由选择所述检测到错误的读出数据的列线选择的位线或位线对相同的位线或位线对连接的其他存储单元中进一步读出与从所述外部指定的地址不同的地址对应的另外的读出数据，以及评价由所述ECC解码器对所述读出的另外的读出数据和所述进一步读出的另外的读出数据执行的错误检测的结果。
15.根据权利要求11所述的半导体器件，
其中，所述存储测试电路包括能够对所述存储器进行存取的处理器和保存由所述处理器执行的、诊断所述存储器的故障的诊断程序的程序存储器。
16.根据权利要求11所述的半导体器件，
其中，所述ECC解码器能够纠正读出数据中的1比特错误并且能够检测读出数据中的2比特错误，以及
其中，所述存储测试电路在所述ECC解码器从所述读出数据和所述另外的读出数据的至少一者中检测到2比特错误时输出错误检测信号以使所述半导体器件切换到安全状态。
17.根据权利要求11所述的半导体器件，
其中，所述半导体器件在单个半导体衬底之上形成。
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