JPS6020400A - 半導体記憶回路 - Google Patents
半導体記憶回路Info
- Publication number
- JPS6020400A JPS6020400A JP58129024A JP12902483A JPS6020400A JP S6020400 A JPS6020400 A JP S6020400A JP 58129024 A JP58129024 A JP 58129024A JP 12902483 A JP12902483 A JP 12902483A JP S6020400 A JPS6020400 A JP S6020400A
- Authority
- JP
- Japan
- Prior art keywords
- address information
- address
- decoder
- section
- circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/02—Detection or location of defective auxiliary circuits, e.g. defective refresh counters
Landscapes
- Techniques For Improving Reliability Of Storages (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〈発明の属する技術分野〉
本発明は半導体記は回路に関し、特に実時間で内部故障
を検出することのできるデータ処理装置等における半導
体記憶回路に関するものであるつ〈従来技術〉 従来この種の半導体記憶回路においては、番地情報を作
るアドレスデコード部の故障ｅｌ’ｆｆ出する機能が備
わっていなかった。従ってこの半導体記憶回路は製品出
荷あるいは受入れ時の検査で多大の時間を費して、アド
レスデコード部の検査をする必要があった。又、この半
導体記憶回路は一旦検査に合格しても使用中に生ずる故
障が検出されないため、定期的にテストプログラム（Ｔ
＆、 Ｄ ）等の手段により、アドレスデコード部に
異常がないことを確認する必要があった。
を検出することのできるデータ処理装置等における半導
体記憶回路に関するものであるつ〈従来技術〉 従来この種の半導体記憶回路においては、番地情報を作
るアドレスデコード部の故障ｅｌ’ｆｆ出する機能が備
わっていなかった。従ってこの半導体記憶回路は製品出
荷あるいは受入れ時の検査で多大の時間を費して、アド
レスデコード部の検査をする必要があった。又、この半
導体記憶回路は一旦検査に合格しても使用中に生ずる故
障が検出されないため、定期的にテストプログラム（Ｔ
＆、 Ｄ ）等の手段により、アドレスデコード部に
異常がないことを確認する必要があった。
〈発明の目的〉
本発明の目的は、従来の半導体記憶装置における上記欠
点を解決し、記憶回路の信頼性を向上させた半導体記（
意回路を提供することにある。
点を解決し、記憶回路の信頼性を向上させた半導体記（
意回路を提供することにある。
本発明の他の目的は記憶回路に設けられたテコータを実
時間で検査できるようにすることにより信頼性を向上さ
せた半導体記憶回路を提供することにある。
時間で検査できるようにすることにより信頼性を向上さ
せた半導体記憶回路を提供することにある。
〈発明の構成〉
本発明によればデータを記憶する記憶部と、入力される
アドレス情報にテコードするデコーダと、前記番地情報
を前記記憶部に供給する番地情報保持部とを含むデータ
記臆回路において、前記入力アドレス情報にもとづいて
、少なくとも１ビット以上の番地情報を発生する番地情
報発生部と、前記番地情報発生部の番地情報と前記記憶
部の番地情報とを比較し不一致を検出する比較部とを有
する半導体記憶回路が得られる。
アドレス情報にテコードするデコーダと、前記番地情報
を前記記憶部に供給する番地情報保持部とを含むデータ
記臆回路において、前記入力アドレス情報にもとづいて
、少なくとも１ビット以上の番地情報を発生する番地情
報発生部と、前記番地情報発生部の番地情報と前記記憶
部の番地情報とを比較し不一致を検出する比較部とを有
する半導体記憶回路が得られる。
く実施例の説明〉
次に本発明の実施例について図面を参照して詳細に説明
する。
する。
第１図は本発明の実施例を示す。第１図において、本発
明の半導体記憶回路は人力アドレス情報をテコードする
デコーダ１１と、人力されたデータを格納する記１意部
３０と、この記は部３０の各番地毎に番地情報を保持す
る番地情報記憶部３１と、アドレス情報から番地情報記
憶部３１に保持される番地情＝ｍｋ再生成する番地情報
発生部４０と、前記アドレス情報と番地情報とを比較す
る比較器４１とから構成され、この比較器の結果を出力
により、アドレスデコーダの誤Ｖを実時間で検出するよ
うにしたものである。人力アドレス情報はアドレス人力
端子１０を介しで人力され、テーク情報はデータ入力端
子２０を介して人力される。
明の半導体記憶回路は人力アドレス情報をテコードする
デコーダ１１と、人力されたデータを格納する記１意部
３０と、この記は部３０の各番地毎に番地情報を保持す
る番地情報記憶部３１と、アドレス情報から番地情報記
憶部３１に保持される番地情＝ｍｋ再生成する番地情報
発生部４０と、前記アドレス情報と番地情報とを比較す
る比較器４１とから構成され、この比較器の結果を出力
により、アドレスデコーダの誤Ｖを実時間で検出するよ
うにしたものである。人力アドレス情報はアドレス人力
端子１０を介しで人力され、テーク情報はデータ入力端
子２０を介して人力される。
また記１意部３０のデータ出力情報はデータ出力Ｃ１１
子から送出される。
子から送出される。
番地情報発生部４０は第２図に示すように論理的にスル
ーの回路４０ａで構成することができ、＄２図（ｂ）に
示すようにアドレス情報（番地〕から記憶部３１の番地
情報に対すする番地情報全発生するものである。通常、
この番地情報発生部４゜は人力アドレス情報ｉに対して
番地情報１′が選択される。
ーの回路４０ａで構成することができ、＄２図（ｂ）に
示すようにアドレス情報（番地〕から記憶部３１の番地
情報に対すする番地情報全発生するものである。通常、
この番地情報発生部４゜は人力アドレス情報ｉに対して
番地情報１′が選択される。
また、他の番地情報発生部４０′は第３図に示すように
排他的論理和４０ｂのトＩＪ −（Ｔ几ＥＥ）から構成
され、アドレス情報のパリティビットケ出力するもので
ある。この場合、番地情報保持部３１には番地情報のパ
リティビットが保持されている。通常、番地情報発生部
４０′は第３図（ｂ）に示すように番地情報記憶部３１
から読み出されるパリティビットと同じパリティビット
（Ｐ）がアドレス情報ｉに対応して発生する。
排他的論理和４０ｂのトＩＪ −（Ｔ几ＥＥ）から構成
され、アドレス情報のパリティビットケ出力するもので
ある。この場合、番地情報保持部３１には番地情報のパ
リティビットが保持されている。通常、番地情報発生部
４０′は第３図（ｂ）に示すように番地情報記憶部３１
から読み出されるパリティビットと同じパリティビット
（Ｐ）がアドレス情報ｉに対応して発生する。
次に比較器４１は第４図に示すように番地情報発生器４
０からの信号全人力する信号線４０１と番地情報記憶部
３１からの信号全人力する信号線３０１ とをＭしそれ
ぞれ人力される信号が１本ずつ排他的論理オ日５１に人
力され、該排他的論理和の出力が論理和ゲート５２に人
力されるように構成されている。番地情報発生６４ｏか
らの信号と番地情報記憶部３１からの信号との間で１本
でも不一致があるとその結末を論理和ゲート５２の出力
信号ｅｌにセットし、その不一致の存在全表示するっ 次に本発明の実施例の動作について説明すると、たとえ
ばアドレステコード部１１に故障がある時には、番地情
報発生部４０でアドレス人力端子１０からのアドレス情
報に基づいて発生された番地情報と、実際にアクセスさ
れた番地の番地情報記憶部３１番地情報とが異なり、不
一致が比較器４１で吹出され、その出力端子４２に出力
し表示される。
０からの信号全人力する信号線４０１と番地情報記憶部
３１からの信号全人力する信号線３０１ とをＭしそれ
ぞれ人力される信号が１本ずつ排他的論理オ日５１に人
力され、該排他的論理和の出力が論理和ゲート５２に人
力されるように構成されている。番地情報発生６４ｏか
らの信号と番地情報記憶部３１からの信号との間で１本
でも不一致があるとその結末を論理和ゲート５２の出力
信号ｅｌにセットし、その不一致の存在全表示するっ 次に本発明の実施例の動作について説明すると、たとえ
ばアドレステコード部１１に故障がある時には、番地情
報発生部４０でアドレス人力端子１０からのアドレス情
報に基づいて発生された番地情報と、実際にアクセスさ
れた番地の番地情報記憶部３１番地情報とが異なり、不
一致が比較器４１で吹出され、その出力端子４２に出力
し表示される。
すなわち、番地情報発生部４０が第２図（ａＪに示すス
ルー回路で構成した場合にはアドレス情ｖｈ ｉに対し
て故障を生じたテコード部１１でｊ番地が選ばれると、
番地情報記憶部３１からは番地情報ｊが読み出され、番
地情報発生部４０からは番地情報ｉ′が読み出される。
ルー回路で構成した場合にはアドレス情ｖｈ ｉに対し
て故障を生じたテコード部１１でｊ番地が選ばれると、
番地情報記憶部３１からは番地情報ｊが読み出され、番
地情報発生部４０からは番地情報ｉ′が読み出される。
排他的論理オロで構成された比較＠４１は信号線４０１
上の番地情報発生器４０からの信号と信号線３０１上の
番地情報記は部３１からの信号とでそれぞれ１本ずつ排
他的論理和がとられ、これらのうち１本でも不一致があ
るとその結果を論理４１１ゲート５２を介して不一致の
存在を表示する。
上の番地情報発生器４０からの信号と信号線３０１上の
番地情報記は部３１からの信号とでそれぞれ１本ずつ排
他的論理和がとられ、これらのうち１本でも不一致があ
るとその結果を論理４１１ゲート５２を介して不一致の
存在を表示する。
また番地情報発生部４０が第３図に示す番地情報発生部
４０′である場合には排他的論理和のトリー回路により
パリティビット（Ｐ）ａ−出力する。
４０′である場合には排他的論理和のトリー回路により
パリティビット（Ｐ）ａ−出力する。
一方番地情報記ｔＭ部３１はその番地情報のパリティビ
ットを出力するつしたがって、アドレステコ−ダ部１１
で１ビツトが反転する故障が生ずると番地情報記憶部３
１から読み出されるパリティはアドレス人力から番地情
報発生器４０′で発生されたパリティと不一致が生ずる
。
ットを出力するつしたがって、アドレステコ−ダ部１１
で１ビツトが反転する故障が生ずると番地情報記憶部３
１から読み出されるパリティはアドレス人力から番地情
報発生器４０′で発生されたパリティと不一致が生ずる
。
排他的論理オロで構成された比依器４１は信号線４０１
上の番地情報発生器４０からのパリティビットと信号線
３０１上の番地情報記憶部３１からのパリティビットと
で排他的論理和かとられ、不一致があるとその結果を論
理オロゲート５２をブｒして、同様に不一致の存在を表
示する。
上の番地情報発生器４０からのパリティビットと信号線
３０１上の番地情報記憶部３１からのパリティビットと
で排他的論理和かとられ、不一致があるとその結果を論
理オロゲート５２をブｒして、同様に不一致の存在を表
示する。
〈発明の効果〉
本発明は５以上説明したようにアドレスデコーダの故障
を実時間で検出できるＣとにより、記は回路の検査時間
を大幅に短縮することができるという効果がある。
を実時間で検出できるＣとにより、記は回路の検査時間
を大幅に短縮することができるという効果がある。
第１図は不発明の実施例を示すブロック図、第２図は本
実施例に用いる番地情報発生部および番地情報対む表を
示す図、第３図は不実施例に用いる他の番地情報発生部
および番地情報対り表を示す図、第４図は本実施例に用
いる比較器を示す図である。 ｌＯ・・・・・・アドレス人力端子、１１・・・・・・
アドレスデコーダ、２０・・・・・・データ人力端子、
２１・・・・・・データ出力端子、３０・・・・・・テ
ータ記１意部、３１・・・・・・番地情報記憶部、４０
．４０’・・・・・・番地情報発生部、４１・−・・・
・比較器、４２・・・・・・比叙結東出力端子茅１回 ｒ〜 （ｂ） 第 ２１２Ｉ ｒ−−−一一一−−−−１ 第３０ 第４−図
実施例に用いる番地情報発生部および番地情報対む表を
示す図、第３図は不実施例に用いる他の番地情報発生部
および番地情報対り表を示す図、第４図は本実施例に用
いる比較器を示す図である。 ｌＯ・・・・・・アドレス人力端子、１１・・・・・・
アドレスデコーダ、２０・・・・・・データ人力端子、
２１・・・・・・データ出力端子、３０・・・・・・テ
ータ記１意部、３１・・・・・・番地情報記憶部、４０
．４０’・・・・・・番地情報発生部、４１・−・・・
・比較器、４２・・・・・・比叙結東出力端子茅１回 ｒ〜 （ｂ） 第 ２１２Ｉ ｒ−−−一一一−−−−１ 第３０ 第４−図
Claims (1)
- テークを配賦する記憶部と、人力アドレス情報を番地情
報にテコードするテコーダと、前記番地情報全前記記憶
部に供給する番地情報記ｌ意部とを含む半等体記シバ回
路において、前記人力アドレス情報にもとづいて少くと
も１ビット以上の番地情報を発生する番地情報発生部と
、前記番地情報発生部の番地情報と前記記憶部の番地情
報とを比較し不一致全検出する比較部とを有することを
特徴とする半導体記１回路つ
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58129024A JPS6020400A (ja) | 1983-07-15 | 1983-07-15 | 半導体記憶回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58129024A JPS6020400A (ja) | 1983-07-15 | 1983-07-15 | 半導体記憶回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6020400A true JPS6020400A (ja) | 1985-02-01 |
Family
ID=14999255
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58129024A Pending JPS6020400A (ja) | 1983-07-15 | 1983-07-15 | 半導体記憶回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6020400A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2016071910A (ja) * | 2014-09-29 | 2016-05-09 | ルネサスエレクトロニクス株式会社 | 半導体記憶装置 |
| JP2016184189A (ja) * | 2015-03-25 | 2016-10-20 | ルネサスエレクトロニクス株式会社 | 診断プログラム、診断方法および半導体装置 |
| WO2022270323A1 (ja) * | 2021-06-25 | 2022-12-29 | ローム株式会社 | メモリ装置 |
-
1983
- 1983-07-15 JP JP58129024A patent/JPS6020400A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2016071910A (ja) * | 2014-09-29 | 2016-05-09 | ルネサスエレクトロニクス株式会社 | 半導体記憶装置 |
| JP2016184189A (ja) * | 2015-03-25 | 2016-10-20 | ルネサスエレクトロニクス株式会社 | 診断プログラム、診断方法および半導体装置 |
| WO2022270323A1 (ja) * | 2021-06-25 | 2022-12-29 | ローム株式会社 | メモリ装置 |
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