JPS60186951A - メモリチエツク方式 - Google Patents
メモリチエツク方式Info
- Publication number
- JPS60186951A JPS60186951A JP59040540A JP4054084A JPS60186951A JP S60186951 A JPS60186951 A JP S60186951A JP 59040540 A JP59040540 A JP 59040540A JP 4054084 A JP4054084 A JP 4054084A JP S60186951 A JPS60186951 A JP S60186951A
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- JP
- Japan
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- address
- memory
- data
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- Pending
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Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
- G06F11/0703—Error or fault processing not based on redundancy, i.e. by taking additional measures to deal with the error or fault not making use of redundancy in operation, in hardware, or in data representation
- G06F11/0751—Error or fault detection not based on redundancy
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
- G06F11/0703—Error or fault processing not based on redundancy, i.e. by taking additional measures to deal with the error or fault not making use of redundancy in operation, in hardware, or in data representation
- G06F11/0706—Error or fault processing not based on redundancy, i.e. by taking additional measures to deal with the error or fault not making use of redundancy in operation, in hardware, or in data representation the processing taking place on a specific hardware platform or in a specific software environment
- G06F11/073—Error or fault processing not based on redundancy, i.e. by taking additional measures to deal with the error or fault not making use of redundancy in operation, in hardware, or in data representation the processing taking place on a specific hardware platform or in a specific software environment in a memory management context, e.g. virtual memory or cache management
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- Engineering & Computer Science (AREA)
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- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（技術分野）
本発明はディノタルメモリの動作が正常であるか否かを
テストするメモリチェック方式に関する。
テストするメモリチェック方式に関する。
（背景技術）
従来のメモリチェ、夕方法は第１図のように構成されて
おり、アドレス生成器１で生成されたメモリアドレス情
報（、）は、分配器３を通してメモリ４のアドレスデー
タ（ｂ）としてメモリ４のアドレス入力となる。またチ
ェックのためのデータは、あらかじめ用意されたチェッ
クデータ２よりメモリへの書込データ（ｄ）としてメモ
リ４のデータ人力となる。このアドレスデータ（ｂ）と
書込データ（ｄ）は、メモリ書込信号（ｅ）によりアド
レス入力に対応したメモリ素子に書込まれ、メモリ全体
に以！動作が繰返される。
おり、アドレス生成器１で生成されたメモリアドレス情
報（、）は、分配器３を通してメモリ４のアドレスデー
タ（ｂ）としてメモリ４のアドレス入力となる。またチ
ェックのためのデータは、あらかじめ用意されたチェッ
クデータ２よりメモリへの書込データ（ｄ）としてメモ
リ４のデータ人力となる。このアドレスデータ（ｂ）と
書込データ（ｄ）は、メモリ書込信号（ｅ）によりアド
レス入力に対応したメモリ素子に書込まれ、メモリ全体
に以！動作が繰返される。
次にメモリ読出信号（ｆ）によりメモリ４より書込ｒ−
夕が読出され、読出しデータ（ｃ）となって比較器５に
入力される。比較器５にはあらかじめ用意されたチェ、
クデータ２よりメモリ書込データ（ｄ）が入力され、２
つのデータを比較することによりエラー信号（ｈ）を得
る。
夕が読出され、読出しデータ（ｃ）となって比較器５に
入力される。比較器５にはあらかじめ用意されたチェ、
クデータ２よりメモリ書込データ（ｄ）が入力され、２
つのデータを比較することによりエラー信号（ｈ）を得
る。
しかしながら従来の方法では、分配器３に異常があり第
２゛図に示すようにメモリアドレス情報（ａ）がアドレ
ス（Ｘ）を示したとき、メモリ４のアドレス入力がアド
レス（１）となったとき、アドレス（Ｘ）に書込まれる
べきデータがアドレス（１）に書込まれる。
２゛図に示すようにメモリアドレス情報（ａ）がアドレ
ス（Ｘ）を示したとき、メモリ４のアドレス入力がアド
レス（１）となったとき、アドレス（Ｘ）に書込まれる
べきデータがアドレス（１）に書込まれる。
次にメモリ読出しも同様に、アドレス（Ｘ）の内容を読
出したいとき、アドレス（１）の内容が読出される。
出したいとき、アドレス（１）の内容が読出される。
従って、チェックデータ２が全てのメモリ領域で同しで
あるとき、誤ったメモリアドレスから読出したデータと
チェックデータを比較器に入力してもエラー信号（ｈ）
が得られないという欠点があった。
あるとき、誤ったメモリアドレスから読出したデータと
チェックデータを比較器に入力してもエラー信号（ｈ）
が得られないという欠点があった。
（発明の課題）
本発明の従来の技術の上記欠点を改善するもので、メモ
リ素子のみならず、その周辺回路の異常をも発見できる
メモリチェ、夕方式を提供することを目的とする。この
目的を達成するための本発明の基本思想は、チェ、りの
ための各アドレスのデータとして、メモリの各アドレス
の数値を用いることにある。
リ素子のみならず、その周辺回路の異常をも発見できる
メモリチェ、夕方式を提供することを目的とする。この
目的を達成するための本発明の基本思想は、チェ、りの
ための各アドレスのデータとして、メモリの各アドレス
の数値を用いることにある。
本発明によるとチェックデータがアドレス毎に相異する
のでメモリ素子のみならず、その周辺部の異常をも検出
することができる。
のでメモリ素子のみならず、その周辺部の異常をも検出
することができる。
（発明の構成および作用）
第３図は本発明の一実施例であり、アドレス生成器１１
で生成されたメモリアドレス情Ｎ（ｉ）は分配器１３を
通してメモリ１４のアドレスデータ（Ｊ）としてメモリ
１４のアドレス入力になると同時にメモリ１４の書込デ
ータ（１）として、メモリ１４のデータ、入力となる。
で生成されたメモリアドレス情Ｎ（ｉ）は分配器１３を
通してメモリ１４のアドレスデータ（Ｊ）としてメモリ
１４のアドレス入力になると同時にメモリ１４の書込デ
ータ（１）として、メモリ１４のデータ、入力となる。
このアドレスデータ（Ｊ）ト書込データ（ｄ）は、メモ
リ書込信号（ｍ）によりアドレス入力に対応したメモリ
素子に書込まれ、メモリ全体に本動作が繰返される。
リ書込信号（ｍ）によりアドレス入力に対応したメモリ
素子に書込まれ、メモリ全体に本動作が繰返される。
次にメモリ続出信号（ｎ）によりメモリ１４より書込デ
ータが読出され、読出しデータ（ｋ）となって比較器１
５に入力される。比較器１４にはさらにアドレス情報（
ｉ）が人力され、その２つのブータラ比較することによ
りエラー信号（ｐ）を得る。
ータが読出され、読出しデータ（ｋ）となって比較器１
５に入力される。比較器１４にはさらにアドレス情報（
ｉ）が人力され、その２つのブータラ比較することによ
りエラー信号（ｐ）を得る。
次に動作原即を説明する。第３図において、アドレス生
成器１１によりメモリアドレス（ｘ）が指定されると、
アドレス情報はメモリ１４のデータ入力となり、その値
は（Ｘ）となる。またアドレス情報は分配器１３を通し
てメモリ１４のアドレス入力となり、その値は（ｘ）と
なる。従って第２図に示すメモリにおいて、メモリアド
レス（Ｘ）には、データ（Ｘ）が書込まれる。ここで分
配器１３に異常がありメモリアドレス（Ｘ）が（１）に
化けたとき、第２図に示すメモリアドレス（１）にデー
タ（ｘ）が書込まれる。次にメモリ読出信号（ｎ）によ
りメモリアドレス（ｔ）の内容を読出したとき、読出デ
ータは（Ｘ）となり比較器１５に入力される。また比較
器１５にはアドレス情報（１）が入力されるので、デー
タ（Ｘ）とアドレス情報（１）が比較され、エラー信号
（ｐ）が得られる。
成器１１によりメモリアドレス（ｘ）が指定されると、
アドレス情報はメモリ１４のデータ入力となり、その値
は（Ｘ）となる。またアドレス情報は分配器１３を通し
てメモリ１４のアドレス入力となり、その値は（ｘ）と
なる。従って第２図に示すメモリにおいて、メモリアド
レス（Ｘ）には、データ（Ｘ）が書込まれる。ここで分
配器１３に異常がありメモリアドレス（Ｘ）が（１）に
化けたとき、第２図に示すメモリアドレス（１）にデー
タ（ｘ）が書込まれる。次にメモリ読出信号（ｎ）によ
りメモリアドレス（ｔ）の内容を読出したとき、読出デ
ータは（Ｘ）となり比較器１５に入力される。また比較
器１５にはアドレス情報（１）が入力されるので、デー
タ（Ｘ）とアドレス情報（１）が比較され、エラー信号
（ｐ）が得られる。
以上は一実施例であり、アドレス生成器１１゜比較器１
５はソフトウェアで制御されるプロセッサのレソスタを
利用する場合もある。
５はソフトウェアで制御されるプロセッサのレソスタを
利用する場合もある。
（発明の効果）
この発明は以上説明したように、メモリの各アドレスに
そのアドレスのアドレス情報をｉｌ込んでチェックを行
なうので、メモリ素子自体の異常はもちろん、アドレス
情報を作る分配器の異常も合せて発見できるという利点
がある。
そのアドレスのアドレス情報をｉｌ込んでチェックを行
なうので、メモリ素子自体の異常はもちろん、アドレス
情報を作る分配器の異常も合せて発見できるという利点
がある。
第１図は従来のメモリチェ、夕方法を示す図、第２図は
メモリーアロケーションを示す図、第３図は本発明の一
実施例の方法を示す図である。 １．１１・・・アドレス生成器、２・・・チェックデー
タ、３，１３・・・分配器、４，１４・・メモリ、５゜
１５・・・比較器、ａ、ｊ・・・メモリアドレス情報、
ｂ。 ｊ・・・アドレスデータ、ｃ、ｋ・メモリ読出しデータ
、ｄ＋１・・・メモリ書込データ、ｅ、ｍ・・・メモリ
書込信号、ｆ＋ｎ・・・メモリ読出信号、ｇ、ｏ・・・
アドレス生成信号、ｈ、ｐ・・エラー信号。 特許出願人 沖電気工業株式会社
メモリーアロケーションを示す図、第３図は本発明の一
実施例の方法を示す図である。 １．１１・・・アドレス生成器、２・・・チェックデー
タ、３，１３・・・分配器、４，１４・・メモリ、５゜
１５・・・比較器、ａ、ｊ・・・メモリアドレス情報、
ｂ。 ｊ・・・アドレスデータ、ｃ、ｋ・メモリ読出しデータ
、ｄ＋１・・・メモリ書込データ、ｅ、ｍ・・・メモリ
書込信号、ｆ＋ｎ・・・メモリ読出信号、ｇ、ｏ・・・
アドレス生成信号、ｈ、ｐ・・エラー信号。 特許出願人 沖電気工業株式会社
Claims (1)
- ディノタルメモリの動作が正常か否かをテストするメモ
リチェック方式において、メモリのデータの書込み又は
読取りのためのアドレスを生成する生成手段と、生成さ
れたアドレスを複数又は単独のメモリ素子のアドレスに
変換する手段と、生成されたアドレスをデータとしてメ
モリ素子の当該アドレスに書込む手段と、メモリ素子の
各アドレスから読取られたデータを前記生成手段により
生成されたアドレスと比較する比較手段を有し、比較の
結果が一致か不一致かによりメモリが正常か否かを判定
することを特徴とするメモリチェック方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59040540A JPS60186951A (ja) | 1984-03-05 | 1984-03-05 | メモリチエツク方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59040540A JPS60186951A (ja) | 1984-03-05 | 1984-03-05 | メモリチエツク方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60186951A true JPS60186951A (ja) | 1985-09-24 |
Family
ID=12583279
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59040540A Pending JPS60186951A (ja) | 1984-03-05 | 1984-03-05 | メモリチエツク方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60186951A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0312757A (ja) * | 1989-06-09 | 1991-01-21 | Nec Corp | メモリカード |
| JPH06324953A (ja) * | 1993-05-10 | 1994-11-25 | Mita Ind Co Ltd | 書換可能なメモリのメモリチェック方法、その装置及び該装置を有するデータ自動復旧装置 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS566079A (en) * | 1979-06-28 | 1981-01-22 | Kotaro Kamimura | Rotary mechanism through tention |
-
1984
- 1984-03-05 JP JP59040540A patent/JPS60186951A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS566079A (en) * | 1979-06-28 | 1981-01-22 | Kotaro Kamimura | Rotary mechanism through tention |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0312757A (ja) * | 1989-06-09 | 1991-01-21 | Nec Corp | メモリカード |
| JPH06324953A (ja) * | 1993-05-10 | 1994-11-25 | Mita Ind Co Ltd | 書換可能なメモリのメモリチェック方法、その装置及び該装置を有するデータ自動復旧装置 |
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