JP2976621B2 - 半導体集積回路 - Google Patents
半導体集積回路Info
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- signal
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Description
【０００１】
【産業上の利用分野】本発明は半導体集積回路に関し、
特に複数の機能ブロックを含んだ半導体集積回路に関す
る。
特に複数の機能ブロックを含んだ半導体集積回路に関す
る。
【０００２】
【従来の技術】近年、半導体集積回路技術の発展は目覚
しく、半導体集積回路の大規模化および複合化は加速度
的に進んでいる。またこれに伴い、半導体集積回路の機
能試験を効率良く、かつ不良を高い割合で検出すること
が製品のコストおよび信頼性を決める一つの要因となっ
ている。さらに、不良解析の難易度も高くなっている。
しく、半導体集積回路の大規模化および複合化は加速度
的に進んでいる。またこれに伴い、半導体集積回路の機
能試験を効率良く、かつ不良を高い割合で検出すること
が製品のコストおよび信頼性を決める一つの要因となっ
ている。さらに、不良解析の難易度も高くなっている。
【０００３】この機能試験を効率よく、かつ不良を高い
割合で検出し、不良解析を容易に行う方法として、回路
分割法が用いられることが多い。この回路分割法は、大
規模回路に搭載されたＲＡＭ（ランダム・アクセス・メ
モリ）やＲＯＭ（リード・オンリ・メモリ）、或いはあ
るまとまった機能を有する回路の集合をそれぞれ機能ブ
ロックとして分割し、回路全体の機能の検証とは別に、
各機能ブロック毎の機能の検証を行うものである。
割合で検出し、不良解析を容易に行う方法として、回路
分割法が用いられることが多い。この回路分割法は、大
規模回路に搭載されたＲＡＭ（ランダム・アクセス・メ
モリ）やＲＯＭ（リード・オンリ・メモリ）、或いはあ
るまとまった機能を有する回路の集合をそれぞれ機能ブ
ロックとして分割し、回路全体の機能の検証とは別に、
各機能ブロック毎の機能の検証を行うものである。
【０００４】次に回路分割法の具体的な例を図５，図６
を用いて説明する。図５のＡ機能ブロック４，Ｂ機能ブ
ロック５，Ｃ機能ブロック６およびＤ機能ブロック７に
は、それぞれ通常に動作させる時の入力信号２４，２
７，３０および３３と機能ブロックをテストする時の機
能ブロックテスト用入力信号５９〜６２とが、セレクタ
回路５１〜５４により選択されてＡ機能回路８，Ｂ機能
回路９，Ｃ機能回路１０およびＤ機能回路１１に入力さ
れる。またこれらの機能回路８〜１１の出力信号５５〜
５８は、通常に動作させる時に接続される内部信号バス
３とは別に、テストする時に使用するための機能ブロッ
クテスト用出力信号として６３〜６６に出力される。
を用いて説明する。図５のＡ機能ブロック４，Ｂ機能ブ
ロック５，Ｃ機能ブロック６およびＤ機能ブロック７に
は、それぞれ通常に動作させる時の入力信号２４，２
７，３０および３３と機能ブロックをテストする時の機
能ブロックテスト用入力信号５９〜６２とが、セレクタ
回路５１〜５４により選択されてＡ機能回路８，Ｂ機能
回路９，Ｃ機能回路１０およびＤ機能回路１１に入力さ
れる。またこれらの機能回路８〜１１の出力信号５５〜
５８は、通常に動作させる時に接続される内部信号バス
３とは別に、テストする時に使用するための機能ブロッ
クテスト用出力信号として６３〜６６に出力される。
【０００５】この従来の回路構成では、通常に使用する
時の入力端子および出力端子とは別に、機能ブロック４
〜７をテストする時に使用する入力端子および出力端子
が設けられている。機能ブロックをテストする時には、
外部からテスト信号を直接入力し、機能ブロックの出力
信号を外部に出力して検出・判定し各機能ブロックがの
正常動作しているか否か判断する。
時の入力端子および出力端子とは別に、機能ブロック４
〜７をテストする時に使用する入力端子および出力端子
が設けられている。機能ブロックをテストする時には、
外部からテスト信号を直接入力し、機能ブロックの出力
信号を外部に出力して検出・判定し各機能ブロックがの
正常動作しているか否か判断する。
【０００６】図６は、他の従来例のブロック図である。
このブロックでは機能ブロックテスト用入力端子および
機能ブロックテスト用出力端子を、各機能ブロック共用
としている。機能ブロックテスト用入力信号６９は入力
選択回路６７により、Ａ〜Ｄ機能ブロック４〜７に振り
分けられる。入力選択回路６７はテストする機能ブロッ
クのみに機能ブロックテスト用入力信号６９を出力す
る。一方、機能ブロックテスト時の各機能ブロックの出
力信号５５〜５８は出力選択回路６８に入力される。出
力選択回路６８はテストする機能ブロックの出力信号を
選択して機能ブロックテスト用出力信号７０として外部
に出力する。このブロックは図５のブロックに比べて、
機能ブロックテスト用入力端子および出力端子数を少な
くできる。さらに、通常に使用する時の入力端子および
出力端子とテストの時に使用するテスト用入力端子およ
び出力端子を共用する方法もあるが、その説明はここで
は省略する。
このブロックでは機能ブロックテスト用入力端子および
機能ブロックテスト用出力端子を、各機能ブロック共用
としている。機能ブロックテスト用入力信号６９は入力
選択回路６７により、Ａ〜Ｄ機能ブロック４〜７に振り
分けられる。入力選択回路６７はテストする機能ブロッ
クのみに機能ブロックテスト用入力信号６９を出力す
る。一方、機能ブロックテスト時の各機能ブロックの出
力信号５５〜５８は出力選択回路６８に入力される。出
力選択回路６８はテストする機能ブロックの出力信号を
選択して機能ブロックテスト用出力信号７０として外部
に出力する。このブロックは図５のブロックに比べて、
機能ブロックテスト用入力端子および出力端子数を少な
くできる。さらに、通常に使用する時の入力端子および
出力端子とテストの時に使用するテスト用入力端子およ
び出力端子を共用する方法もあるが、その説明はここで
は省略する。
【０００７】次に図５，図６に示した従来の半導体集積
回路をテストについて説明する。まず最初に通常の入力
信号および出力信号用の端子を使用して、半導体集積回
路全体のテストを行う。その際のテストは、一般的には
半導体集積回路全体の機能がテストできる内容のテスト
で、個々の機能ブロックの詳細な機能がテストできるも
のではなく、個々の機能ブロック間の接続や外部とのイ
ンターフェース等のテストが主に行われる。
回路をテストについて説明する。まず最初に通常の入力
信号および出力信号用の端子を使用して、半導体集積回
路全体のテストを行う。その際のテストは、一般的には
半導体集積回路全体の機能がテストできる内容のテスト
で、個々の機能ブロックの詳細な機能がテストできるも
のではなく、個々の機能ブロック間の接続や外部とのイ
ンターフェース等のテストが主に行われる。
【０００８】この半導体集積回路全体の機能テストの後
に、個々の機能ブロックについての詳細なテストを行
う。個々の機能ブロックの詳細なテストは、外部より直
接各機能ブロックに信号を入力し、それによる各機能ブ
ロックの出力信号を外部に出力して機能の良否判定を行
う。
に、個々の機能ブロックについての詳細なテストを行
う。個々の機能ブロックの詳細なテストは、外部より直
接各機能ブロックに信号を入力し、それによる各機能ブ
ロックの出力信号を外部に出力して機能の良否判定を行
う。
【０００９】
【発明が解決しようとする課題】このように従来の半導
体集積回路においては、通常に使用する状態とテストの
時の状態と分離した考えに基ずいて構成されているの
で、通常に使用した時の状態を完全に網羅したテストが
できていない。
体集積回路においては、通常に使用する状態とテストの
時の状態と分離した考えに基ずいて構成されているの
で、通常に使用した時の状態を完全に網羅したテストが
できていない。
【００１０】個々の機能ブロックの詳細なテストはテス
ト信号を外部から直接入力して行われるが、その場合に
通常に使用する時の入力信号の全ての組合せに対応した
テストはできない。従って、通常に使用する時に、テス
トの時に確認している入力信号の組合せ以外の組合せの
信号が入力された場合に対して、個々の機能ブロックの
動作は保障出来ないという問題があった。また、この様
な事故の場合、半導体集積回路内部信号の故障箇所を限
定することが非常に難しく、その解析に多大な時間を費
やすという問題もあった。
ト信号を外部から直接入力して行われるが、その場合に
通常に使用する時の入力信号の全ての組合せに対応した
テストはできない。従って、通常に使用する時に、テス
トの時に確認している入力信号の組合せ以外の組合せの
信号が入力された場合に対して、個々の機能ブロックの
動作は保障出来ないという問題があった。また、この様
な事故の場合、半導体集積回路内部信号の故障箇所を限
定することが非常に難しく、その解析に多大な時間を費
やすという問題もあった。
【００１１】本発明の目的は、半導体集積回路の通常使
用時において、半導体集積回路内部信号の各機能ブロッ
ク単位にてその入力信号の正当性を識別し、異常な入力
信号が入力された場合、その異常信号から類推して正常
な入力信号を発生し各機能ブロックに入力し、故障への
対策手段を予め半導体集積回路内に組み込んだ機能信頼
度の高い半導体集積回路を提供することにある。
用時において、半導体集積回路内部信号の各機能ブロッ
ク単位にてその入力信号の正当性を識別し、異常な入力
信号が入力された場合、その異常信号から類推して正常
な入力信号を発生し各機能ブロックに入力し、故障への
対策手段を予め半導体集積回路内に組み込んだ機能信頼
度の高い半導体集積回路を提供することにある。
【００１２】
【課題を解決するための手段】本発明の半導体集積回路
は、内部信号バスから供給されるブロック入力信号の正
当性を識別して識別結果信号を出力する入力信号識別回
路と、異常入力信号を修正して修正入力信号を出力する
入力信号発生回路と、前記識別結果信号によって前記ブ
ロック入力信号または前記修正入力信号とを切り換えて
機能入力信号として出力するセレクタ回路と、前記機能
入力信号を入力して前記内部信号バスに機能出力信号を
供給する機能回路とを有する機能ブロックを複数個を含
んで構成されている。
は、内部信号バスから供給されるブロック入力信号の正
当性を識別して識別結果信号を出力する入力信号識別回
路と、異常入力信号を修正して修正入力信号を出力する
入力信号発生回路と、前記識別結果信号によって前記ブ
ロック入力信号または前記修正入力信号とを切り換えて
機能入力信号として出力するセレクタ回路と、前記機能
入力信号を入力して前記内部信号バスに機能出力信号を
供給する機能回路とを有する機能ブロックを複数個を含
んで構成されている。
【００１３】
【実施例】次に、本発明の実施例について図面を参照し
て説明する。図１は本発明の一実施例のブロック図であ
る。半導体集積回路は、入力信号１を入力し外部に出力
信号２を出力する内部信号バス３と、内部信号バス３か
らブロック入力信号２４，２７，３０および３３をそれ
ぞれ入力して内部信号バス３にそれぞれ機能出力を供給
するＡ〜Ｄ機能ブロック４〜７を有している。Ａ機能ブ
ロック４は、ブロック入力信号２４を入力して修正入力
信号２５をセレクタ回路１４に供給す入力信号発生回路
１２と、ブロック入力信号２４を入力し予め設定した入
力信号の規則性を識別して出力する識別結果信号３６を
セレクタ回路１４の選択制御端に供給する入力識別回路
１３と、識別結果信号３６によって修正入力信号２５ま
たはブロック入力信号２４を機能入力信号２６として入
力し機能出力信号を内部信号バス３に出力するＡ機能回
路８とを有している。他のＢ〜Ｄ機能回路５〜７も同一
の構成である。
て説明する。図１は本発明の一実施例のブロック図であ
る。半導体集積回路は、入力信号１を入力し外部に出力
信号２を出力する内部信号バス３と、内部信号バス３か
らブロック入力信号２４，２７，３０および３３をそれ
ぞれ入力して内部信号バス３にそれぞれ機能出力を供給
するＡ〜Ｄ機能ブロック４〜７を有している。Ａ機能ブ
ロック４は、ブロック入力信号２４を入力して修正入力
信号２５をセレクタ回路１４に供給す入力信号発生回路
１２と、ブロック入力信号２４を入力し予め設定した入
力信号の規則性を識別して出力する識別結果信号３６を
セレクタ回路１４の選択制御端に供給する入力識別回路
１３と、識別結果信号３６によって修正入力信号２５ま
たはブロック入力信号２４を機能入力信号２６として入
力し機能出力信号を内部信号バス３に出力するＡ機能回
路８とを有している。他のＢ〜Ｄ機能回路５〜７も同一
の構成である。
【００１４】次に、Ａ機能ブロック４の動作について説
明する。半導体集積回路を通常に使用する時は、入力信
号１は内部信号バス３を通って、ブロック入力信号２４
としてＡ機能ブロック４に入力される。入力信号発生回
路１２はブロック入力信号２４の正当性を識別してこの
Ａ機能ブロック４に異常入力信号が入力された場合に
は、その入力信号２４から類推して修正入力信号２５を
発生しセレクタ回路１４の１入力端に供給する。入力信
号識別回路１３は、ブロック入力信号２４の規則性を識
別して識別結果信号３６をセレクタ回路１４の選択制御
端に入力して、修正入力信号２５と通常の入力信号２４
のどちらかを切り換えて機能入力信号２６としてＡ機能
回路回路８に入力する。他の機能ブロックの動作も同様
である。
明する。半導体集積回路を通常に使用する時は、入力信
号１は内部信号バス３を通って、ブロック入力信号２４
としてＡ機能ブロック４に入力される。入力信号発生回
路１２はブロック入力信号２４の正当性を識別してこの
Ａ機能ブロック４に異常入力信号が入力された場合に
は、その入力信号２４から類推して修正入力信号２５を
発生しセレクタ回路１４の１入力端に供給する。入力信
号識別回路１３は、ブロック入力信号２４の規則性を識
別して識別結果信号３６をセレクタ回路１４の選択制御
端に入力して、修正入力信号２５と通常の入力信号２４
のどちらかを切り換えて機能入力信号２６としてＡ機能
回路回路８に入力する。他の機能ブロックの動作も同様
である。
【００１５】Ａ機能ブロック４が期待される機能を果た
すためには、入力される入力信号２４がその期待される
機能を果たす内容でなければならない。すなわち、入力
信号には、ある規則性が存在する。逆に言えば、その規
則性が守られない入力信号が機能ブロックに入力された
場合に、機能ブロックの動作は保障されたものではなく
なる。
すためには、入力される入力信号２４がその期待される
機能を果たす内容でなければならない。すなわち、入力
信号には、ある規則性が存在する。逆に言えば、その規
則性が守られない入力信号が機能ブロックに入力された
場合に、機能ブロックの動作は保障されたものではなく
なる。
【００１６】入力信号識別回路１３にはＡ機能ブロック
４〜７にブロック入力信号２４が入力されるが、これら
の入力信号の規則性は予め認識されており、入力信号２
４がその規則を守っているか否かをこの入力信号識別回
路１３によって識別し、その結果を識別結果信号３６と
して外部に出力すると共にセレクタ回路１４に出力す
る。セレクタ回路１４は識別結果信号３６によって、ブ
ロック入力信号２４が異常な場合には入力信号発生回路
１２からの修正入力信号２５をＡ機能回路８に機能入力
信号２６として出力し、ブロック入力信号２４が正常な
場合には通常の入力信号２４をＡ機能回路８に出力す
る。
４〜７にブロック入力信号２４が入力されるが、これら
の入力信号の規則性は予め認識されており、入力信号２
４がその規則を守っているか否かをこの入力信号識別回
路１３によって識別し、その結果を識別結果信号３６と
して外部に出力すると共にセレクタ回路１４に出力す
る。セレクタ回路１４は識別結果信号３６によって、ブ
ロック入力信号２４が異常な場合には入力信号発生回路
１２からの修正入力信号２５をＡ機能回路８に機能入力
信号２６として出力し、ブロック入力信号２４が正常な
場合には通常の入力信号２４をＡ機能回路８に出力す
る。
【００１７】図２〜図４は入力信号識別回路および入力
信号発生回路の動作を説明するための図である。図２は
デコ−ド回路４４を用いた入力信号識別回路１３の回路
図である。入力信号識別回路１３に入力される複数のブ
ロック入力信号２４はデコ−ド回路４４に入力される。
デコ−ド回路４４の出力であるデコ−ドされた各々の信
号を、論理回路にてデコ−ド信号４５とデコ−ド信号４
６にまとめる。ここでは、デコ−ド信号４５を識別結果
信号３６として外部に出力している。ここで、信号の規
則性は、デコ−ド回路４４から出力されるデコ−ド信号
を論理回路によって、デコ−ド信号４５とデコ−ド信号
４６への振り分け方により識別されている。それは、信
号の規則性を守っているか否かを振り分ける意味を持
つ。
信号発生回路の動作を説明するための図である。図２は
デコ−ド回路４４を用いた入力信号識別回路１３の回路
図である。入力信号識別回路１３に入力される複数のブ
ロック入力信号２４はデコ−ド回路４４に入力される。
デコ−ド回路４４の出力であるデコ−ドされた各々の信
号を、論理回路にてデコ−ド信号４５とデコ−ド信号４
６にまとめる。ここでは、デコ−ド信号４５を識別結果
信号３６として外部に出力している。ここで、信号の規
則性は、デコ−ド回路４４から出力されるデコ−ド信号
を論理回路によって、デコ−ド信号４５とデコ−ド信号
４６への振り分け方により識別されている。それは、信
号の規則性を守っているか否かを振り分ける意味を持
つ。
【００１８】図３はメモリ装置（ＲＯＭ）を用いた入力
信号識別回路の模式図である。入力信号識別回路１３に
入力される複数のブロック入力信号２４をメモリ装置
（ＲＯＭ）のアドレス入力端子に入力する。メモリ装置
（ＲＯＭ）からは、アドレス入力信号にて指定された番
地のデ−タが出力され、これを識別結果信号３６として
使用する。ここで、信号の規則性はメモリ装置（ＲＯ
Ｍ）のデ−タとして識別されている。信号の規則性を守
っている場合の識別結果信号を”０”、信号の規則性を
守っていない場合の識別結果信号を”１”とすると、信
号の規則性を守っている場合に入力される識別回路入力
信号にて指定されるメモリ装置内部信号のデ−タエリア
に予め”０”を書き込んでおき、信号の規則性を守って
いない場合に入力される識別回路入力信号にて指定され
るメモリ装置内部信号のデ−タエリアに”１”を書き込
んでおく。
信号識別回路の模式図である。入力信号識別回路１３に
入力される複数のブロック入力信号２４をメモリ装置
（ＲＯＭ）のアドレス入力端子に入力する。メモリ装置
（ＲＯＭ）からは、アドレス入力信号にて指定された番
地のデ−タが出力され、これを識別結果信号３６として
使用する。ここで、信号の規則性はメモリ装置（ＲＯ
Ｍ）のデ−タとして識別されている。信号の規則性を守
っている場合の識別結果信号を”０”、信号の規則性を
守っていない場合の識別結果信号を”１”とすると、信
号の規則性を守っている場合に入力される識別回路入力
信号にて指定されるメモリ装置内部信号のデ−タエリア
に予め”０”を書き込んでおき、信号の規則性を守って
いない場合に入力される識別回路入力信号にて指定され
るメモリ装置内部信号のデ−タエリアに”１”を書き込
んでおく。
【００１９】次に入力信号発生回路１２の構成例を図４
の模式図を用いて説明する。入力信号発生回路１２はメ
モリ装置を使用して構成されている。メモリ装置には予
めその入力信号をアドレス信号としてアクセスされる番
地に、その入力信号の規則性から類推される修正デ−タ
が記憶されている。従って、メモリ装置からの出力信号
が修正入力信号として使用されることになる。
の模式図を用いて説明する。入力信号発生回路１２はメ
モリ装置を使用して構成されている。メモリ装置には予
めその入力信号をアドレス信号としてアクセスされる番
地に、その入力信号の規則性から類推される修正デ−タ
が記憶されている。従って、メモリ装置からの出力信号
が修正入力信号として使用されることになる。
【００２０】ここで本実施例の入力信号発生回路１２，
１５，１８および２１に、入力信号発生回路内のメモリ
装置のデ−タが外部からの設定信号によって書換えられ
るメモリ装置を使用すると、本実施例に比べて、実際に
半導体集積回路を動作させた状態にて、複数の機能ブロ
ックへ入力される異常入力信号に対する修正入力信号が
設定できるので、本実施例よりも正確に修正入力信号の
発生ができ、集積回路全体の機能レベルにおいて機能信
頼度の高い集積回路が得られる。
１５，１８および２１に、入力信号発生回路内のメモリ
装置のデ−タが外部からの設定信号によって書換えられ
るメモリ装置を使用すると、本実施例に比べて、実際に
半導体集積回路を動作させた状態にて、複数の機能ブロ
ックへ入力される異常入力信号に対する修正入力信号が
設定できるので、本実施例よりも正確に修正入力信号の
発生ができ、集積回路全体の機能レベルにおいて機能信
頼度の高い集積回路が得られる。
【００２１】
【発明の効果】以上説明したように本発明の半導体集積
回路において、半導体集積回路の通常使用時に、集積回
路内部信号の各機能ブロック単位に対応してその入力信
号の正当性を識別し、異常な入力信号が入力された場合
は、その異常信号から類推して正常な入力信号を発生し
て各機能ブロックに入力し、故障への対策手段を予め半
導体集積回路内部信号に組み込めるので、機能信頼度の
高い半導体集積回路が得られる。
回路において、半導体集積回路の通常使用時に、集積回
路内部信号の各機能ブロック単位に対応してその入力信
号の正当性を識別し、異常な入力信号が入力された場合
は、その異常信号から類推して正常な入力信号を発生し
て各機能ブロックに入力し、故障への対策手段を予め半
導体集積回路内部信号に組み込めるので、機能信頼度の
高い半導体集積回路が得られる。
【図１】本発明の一実施例のブロック図である。
【図２】図１の入力信号識別回路の一例の回路図であ
る。
る。
【図３】図１の入力信号識別回路の他の例の模式図であ
る。
る。
【図４】図１の入力信号発生回路の一例の模式図であ
る。
る。
【図５】従来の半導体集積回路の一例のブロック図であ
る。
る。
【図６】従来の半導体集積回路の他の例のブロック図で
ある。
ある。
１ 入力信号 ２ 出力信号 ３ 内部信号バス ４ Ａ機能ブロック ５ Ｂ機能ブロック ６ Ｃ機能ブロック ７ Ｄ機能ブロック ８ Ａ機能回路 ９ Ｂ機能回路 １０ Ｃ機能回路 １１ Ｄ機能回路 １２，１５，１８，２１ 入力信号発生回路 １３，１６，１９，２２ 入力信号識別回路 １４，１７，２０，２３ セレクタ回路 ２４，２７，３０，３３ ブロック入力信号 ２５，２８，３１，３４ 修正入力信号 ２６，２９，３３，３５ 機能入力信号 ３６〜３９ 識別結果信号 ４０〜４３ 設定信号 ４４ デコ−ド回路 ４５，４６ デコ−ド信号 ４７，４９ アドレスデコ−ド回路 ４８〜５０ メモリ装置デ−タ
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.6，ＤＢ名) G01R 31/28 - 31/3193
Claims (3)
- 【請求項１】 内部信号バスから供給されるブロック入
力信号の正当性を識別して識別結果信号を出力する入力
信号識別回路と、異常入力信号を修正して修正入力信号
を出力する入力信号発生回路と、前記識別結果信号によ
って前記ブロック入力信号または前記修正入力信号とを
切り換えて機能入力信号として出力するセレクタ回路
と、前記機能入力信号を入力して前記内部信号バスに機
能出力信号を供給する機能回路とを有する機能ブロック
を複数個含むことを特徴とする半導体集積回路。 - 【請求項２】 前記入力信号識別回路に識別情報が記憶
されているメモリ装置を有することを特徴とする請求項
１記載の半導体集積回路。 - 【請求項３】 前記修正入力信号を出力する入力信号発
生回路に、修正された入力信号情報が記憶されているメ
モリ装置を有することを特徴とする請求項１記載の半導
体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3250778A JP2976621B2 (ja) | 1991-09-30 | 1991-09-30 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3250778A JP2976621B2 (ja) | 1991-09-30 | 1991-09-30 | 半導体集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0587892A JPH0587892A (ja) | 1993-04-06 |
| JP2976621B2 true JP2976621B2 (ja) | 1999-11-10 |
Family
ID=17212908
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3250778A Expired - Fee Related JP2976621B2 (ja) | 1991-09-30 | 1991-09-30 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2976621B2 (ja) |
-
1991
- 1991-09-30 JP JP3250778A patent/JP2976621B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0587892A (ja) | 1993-04-06 |
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| Date | Code | Title | Description |
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| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19990810 |
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