JPH05150012A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
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- JPH05150012A JPH05150012A JP3042069A JP4206991A JPH05150012A JP H05150012 A JPH05150012 A JP H05150012A JP 3042069 A JP3042069 A JP 3042069A JP 4206991 A JP4206991 A JP 4206991A JP H05150012 A JPH05150012 A JP H05150012A
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Abstract
(57)【要約】
［目的］ 複数の機能ブロック単位を含む半導体集積回
路装置において、各機能ブロック単位でその入力信号、
出力信号の正常性をチェックすることにより、故障解析
を容易にし、システムの安全性の向上を計る。 ［構成］ 複数の機能ブロック４、５、６、７を含み、
複数の機能ブロック４〜７の入力信号２８、３０、３
２、３４に対して、その入力信号がその機能ブロックに
対して正常な入力であるか否かの正当性を識別する入力
信号識別回路１２、１４、１６、１８と、複数の機能ブ
ロック４〜７の各出力信号２９、３１、３３、３５に対
してその出力信号がその機能ブロックとしてそのおかれ
ている状況下で正常な出力のされかたをしているか否か
の正当性を識別する出力信号識別回路１３、１５、１
７、１９とを設ける。
路装置において、各機能ブロック単位でその入力信号、
出力信号の正常性をチェックすることにより、故障解析
を容易にし、システムの安全性の向上を計る。 ［構成］ 複数の機能ブロック４、５、６、７を含み、
複数の機能ブロック４〜７の入力信号２８、３０、３
２、３４に対して、その入力信号がその機能ブロックに
対して正常な入力であるか否かの正当性を識別する入力
信号識別回路１２、１４、１６、１８と、複数の機能ブ
ロック４〜７の各出力信号２９、３１、３３、３５に対
してその出力信号がその機能ブロックとしてそのおかれ
ている状況下で正常な出力のされかたをしているか否か
の正当性を識別する出力信号識別回路１３、１５、１
７、１９とを設ける。
Description
【０００１】
【産業上の利用分野】本発明は、集積回路に関し、特
に、複数の機能ブロックを含んだ半導体集積回路装置に
関する。
に、複数の機能ブロックを含んだ半導体集積回路装置に
関する。
【０００２】
【従来の技術】近年、半導体集積回路技術の発展は、め
ざましく、半導体集積回路の大規模化、複合化は加速度
的に進んでいる。またこれに伴い、半導体集積回路の機
能試験を効率良く、かつ不良を高い割合で検出すること
が製品のコストおよび信頼性を決める一つの要因となっ
ている。
ざましく、半導体集積回路の大規模化、複合化は加速度
的に進んでいる。またこれに伴い、半導体集積回路の機
能試験を効率良く、かつ不良を高い割合で検出すること
が製品のコストおよび信頼性を決める一つの要因となっ
ている。
【０００３】さらに、半導体集積回路の大規模化、複合
化の進展にともない、不良解析の難易度も高くなってい
る。
化の進展にともない、不良解析の難易度も高くなってい
る。
【０００４】この機能試験を効率よく、かつ不良を高い
割合で検出、不良解析を安易に行う方法として、回路分
割法が用いられていることが多い。この回路分割法は、
大規模回路に搭載されたＲＡＭ（ランダム・アクセス・
メモリ）やＲＯＭ（リード・オンリ・メモリ）、あるい
はあるまとまった機能を有する回路の集合をそれぞれ機
能ブロックとして分割し、回路全体の機能の検証とは別
に、各機能ブロック毎の機能の検証を行うものである。
回路分割法の具体的な例を図７、図８を用いて説明す
る。
割合で検出、不良解析を安易に行う方法として、回路分
割法が用いられていることが多い。この回路分割法は、
大規模回路に搭載されたＲＡＭ（ランダム・アクセス・
メモリ）やＲＯＭ（リード・オンリ・メモリ）、あるい
はあるまとまった機能を有する回路の集合をそれぞれ機
能ブロックとして分割し、回路全体の機能の検証とは別
に、各機能ブロック毎の機能の検証を行うものである。
回路分割法の具体的な例を図７、図８を用いて説明す
る。
【０００５】図７において、機能ブロック４、機能ブロ
ック５、機能ブロック６、機能ブロック７には、通常に
動作させる時の入力信号２８、３０、３２、３４と機能
ブロックをテストする時の機能ブロックテスト用入力信
号５３、５５、５７、５９とが、セレクタ回路４９、５
０、５１、５２により選択され機能回路８、機能回路
９、機能回路１０、機能回路１１に入力される。また、
機能回路８、機能回路９、機能回路１０、機能回路１１
の出力信号２９、３１、３３、３５は、通常に動作させ
る時に接続される内部信号バス３とは別に、テストする
時に使用するために、機能ブロックテスト用出力信号と
して５４、５６、５８、６０に出力される。
ック５、機能ブロック６、機能ブロック７には、通常に
動作させる時の入力信号２８、３０、３２、３４と機能
ブロックをテストする時の機能ブロックテスト用入力信
号５３、５５、５７、５９とが、セレクタ回路４９、５
０、５１、５２により選択され機能回路８、機能回路
９、機能回路１０、機能回路１１に入力される。また、
機能回路８、機能回路９、機能回路１０、機能回路１１
の出力信号２９、３１、３３、３５は、通常に動作させ
る時に接続される内部信号バス３とは別に、テストする
時に使用するために、機能ブロックテスト用出力信号と
して５４、５６、５８、６０に出力される。
【０００６】本従来例の回路構成では、通常に使用する
時の入力端子、出力端子とは別に、機能ブロック４、
５、６、７をテストする時に使用する入力端子、出力端
子がもうけられている。機能ブロックをテストする時に
は、外部より直接信号を入力し、機能ブロックの出力信
号を外部にて判定し機能ブロックが正常動作しているか
否か判断する。
時の入力端子、出力端子とは別に、機能ブロック４、
５、６、７をテストする時に使用する入力端子、出力端
子がもうけられている。機能ブロックをテストする時に
は、外部より直接信号を入力し、機能ブロックの出力信
号を外部にて判定し機能ブロックが正常動作しているか
否か判断する。
【０００７】図８は、図７とは別の従来例である。前述
した図７の従来例では、機能ブロックごとにテスト用の
入力端子、出力端子をもうけているのに対し、図８の従
来例では機能ブロックテスト用入力端子および機能ブロ
ックテスト用出力端子を、各機能ブロック共用としてい
る。機能ブロックテスト用入力信号６１は入力選択回路
６３により、各機能ブロック４、５、６、７に振り分け
られる。入力選択回路６３はテストする機能ブロックの
みに機能ブロックテスト用入力信号６１を出力する。一
方、機能ブロックテスト時の各機能ブロックの出力信号
２９、３１、３３、３５は出力選択回路６４に入力され
る。出力選択回路６４はテストする機能ブロックの出力
を選択して機能ブロックテスト用出力信号６２として外
部に出力する。
した図７の従来例では、機能ブロックごとにテスト用の
入力端子、出力端子をもうけているのに対し、図８の従
来例では機能ブロックテスト用入力端子および機能ブロ
ックテスト用出力端子を、各機能ブロック共用としてい
る。機能ブロックテスト用入力信号６１は入力選択回路
６３により、各機能ブロック４、５、６、７に振り分け
られる。入力選択回路６３はテストする機能ブロックの
みに機能ブロックテスト用入力信号６１を出力する。一
方、機能ブロックテスト時の各機能ブロックの出力信号
２９、３１、３３、３５は出力選択回路６４に入力され
る。出力選択回路６４はテストする機能ブロックの出力
を選択して機能ブロックテスト用出力信号６２として外
部に出力する。
【０００８】図８の従来例は図７の従来例に比べ、機能
ブロックテスト用入力端子、出力端子数が少なくでき
る。さらに、通常に使用する時の入力端子、出力端子と
テストの時に使用するテスト用入力端子、出力端子を共
用する方法もあるが、その説明はここでは省略する。
ブロックテスト用入力端子、出力端子数が少なくでき
る。さらに、通常に使用する時の入力端子、出力端子と
テストの時に使用するテスト用入力端子、出力端子を共
用する方法もあるが、その説明はここでは省略する。
【０００９】次に図７および図８に示す従来例の構成の
半導体集積回路装置のテスト方法を説明する。まず、通
常の入力信号および出力信号の端子を使用し、半導体集
積回路装置全体のテストを行う。その際のテストは、一
般的には半導体集積回路装置全体の機能がテストできる
内容のテストであり、個々の機能ブロックの詳細な機能
がテストできるものになっていない。個々の機能ブロッ
ク間の接続、外部とのインタフェース等のテストが主に
行われる。半導体集積回路装置全体の機能テスト後、個
々の機能ブロックの詳細なテストを行う。個々の機能ブ
ロックの詳細なテストは、外部より直接各機能ブロック
に信号を入力し、それによる各機能ブロックの出力信号
を外部にて判定して行う。
半導体集積回路装置のテスト方法を説明する。まず、通
常の入力信号および出力信号の端子を使用し、半導体集
積回路装置全体のテストを行う。その際のテストは、一
般的には半導体集積回路装置全体の機能がテストできる
内容のテストであり、個々の機能ブロックの詳細な機能
がテストできるものになっていない。個々の機能ブロッ
ク間の接続、外部とのインタフェース等のテストが主に
行われる。半導体集積回路装置全体の機能テスト後、個
々の機能ブロックの詳細なテストを行う。個々の機能ブ
ロックの詳細なテストは、外部より直接各機能ブロック
に信号を入力し、それによる各機能ブロックの出力信号
を外部にて判定して行う。
【００１０】
【発明が解決しようとする課題】以上のように従来の半
導体集積回路装置においては、通常に使用する状態とテ
ストの時の状態と分離した考えに基づいて構成されてい
る。従って、通常に使用した時の状態を完全に網羅して
のテストができていない。
導体集積回路装置においては、通常に使用する状態とテ
ストの時の状態と分離した考えに基づいて構成されてい
る。従って、通常に使用した時の状態を完全に網羅して
のテストができていない。
【００１１】個々の機能ブロックの詳細なテストは、従
来例にても説明した通り外部より直接、信号を入力して
行われるが、通常に使用する時の入力信号の全ての組合
わせでのテストはできない。従って、通常に使用する
時、テストの時に確認している入力信号の組合わせ以外
の組合わせの信号が入力された場合の個々の機能ブロッ
クの動作は保障されたものではなくなる。
来例にても説明した通り外部より直接、信号を入力して
行われるが、通常に使用する時の入力信号の全ての組合
わせでのテストはできない。従って、通常に使用する
時、テストの時に確認している入力信号の組合わせ以外
の組合わせの信号が入力された場合の個々の機能ブロッ
クの動作は保障されたものではなくなる。
【００１２】現在、一般的な半導体集積回路装置の事故
では、上述した従来例での半導体集積回路装置のテスト
方法にて通常に使用した時の状態を完全に網羅してのテ
ストができていないことに起因するものが多い。
では、上述した従来例での半導体集積回路装置のテスト
方法にて通常に使用した時の状態を完全に網羅してのテ
ストができていないことに起因するものが多い。
【００１３】また、この様な事故の場合、半導体集積回
路装置内の故障箇所を限定することが非常にむずかし
く、その解析に多大な時間を費やしている。
路装置内の故障箇所を限定することが非常にむずかし
く、その解析に多大な時間を費やしている。
【００１４】本発明は従来の技術に内在する上記課題を
解決するためになされたものであり、従って本発明の目
的は、半導体集積回路装置の通常使用時においても半導
体集積回路装置内部の各機能ブロック単位にて、その入
力信号および出力信号が正常か否かチェックでき、故障
解析が容易に、さらには本発明の機能を使用し、故障へ
の対策手段をあらかじめ半導体集積回路装置内に組み込
めるようにした新規な半導体集積回路装置を提供するこ
とにある。
解決するためになされたものであり、従って本発明の目
的は、半導体集積回路装置の通常使用時においても半導
体集積回路装置内部の各機能ブロック単位にて、その入
力信号および出力信号が正常か否かチェックでき、故障
解析が容易に、さらには本発明の機能を使用し、故障へ
の対策手段をあらかじめ半導体集積回路装置内に組み込
めるようにした新規な半導体集積回路装置を提供するこ
とにある。
【００１５】
【課題を解決するための手段】上記目的を達成する為
に、本発明に係る半導体集積回路装置は、複数の機能ブ
ロックを含み、複数の機能ブロックの各々の入力信号に
対して、その入力信号がその機能ブロックに対して正常
な入力であるか否かの正当性を識別する論理回路、メモ
リ装置等で構成された入力信号識別回路と、複数の機能
ブロックの各々の出力信号に対してその出力信号がその
機能ブロックとしてそのおかれている状況下で正常な出
力のされかたをしているか否かの正当性を識別する論理
回路、メモリ装置等で構成された出力信号識別回路とを
備えて構成される。
に、本発明に係る半導体集積回路装置は、複数の機能ブ
ロックを含み、複数の機能ブロックの各々の入力信号に
対して、その入力信号がその機能ブロックに対して正常
な入力であるか否かの正当性を識別する論理回路、メモ
リ装置等で構成された入力信号識別回路と、複数の機能
ブロックの各々の出力信号に対してその出力信号がその
機能ブロックとしてそのおかれている状況下で正常な出
力のされかたをしているか否かの正当性を識別する論理
回路、メモリ装置等で構成された出力信号識別回路とを
備えて構成される。
【００１６】
【実施例】次に本発明をその好ましい各実施例について
図面を参照して具体的に説明する。
図面を参照して具体的に説明する。
【００１７】図１は本発明による第１の実施例を示すブ
ロック構成図である。
ロック構成図である。
【００１８】図１において、本半導体集積回路装置を通
常に使用する時には、入力信号１は内部信号バス３を通
って機能ブロック４、５、６、７へ入力される。各機能
ブロック４〜７は、本来の本機能ブロックに期待される
機能を果たす機能回路と、本機能ブロックに入力される
入力信号の正当性を識別する入力信号識別回路と本機能
ブロックが出力する出力信号の正当性を識別する出力信
号識別回路にて構成される。
常に使用する時には、入力信号１は内部信号バス３を通
って機能ブロック４、５、６、７へ入力される。各機能
ブロック４〜７は、本来の本機能ブロックに期待される
機能を果たす機能回路と、本機能ブロックに入力される
入力信号の正当性を識別する入力信号識別回路と本機能
ブロックが出力する出力信号の正当性を識別する出力信
号識別回路にて構成される。
【００１９】各機能ブロックが期待される機能を果たす
ためには、その機能ブロックに入力される入力信号がそ
の期待される機能を果たす内容でなければならない。従
って、機能ブロックに入力される入力信号には、ある規
則性が存在する。逆にいえば、その規則性が守られない
入力信号が機能ブロックに入力された場合には、機能ブ
ロックの動作は保障されたものではなくなる。
ためには、その機能ブロックに入力される入力信号がそ
の期待される機能を果たす内容でなければならない。従
って、機能ブロックに入力される入力信号には、ある規
則性が存在する。逆にいえば、その規則性が守られない
入力信号が機能ブロックに入力された場合には、機能ブ
ロックの動作は保障されたものではなくなる。
【００２０】入力信号識別回路１２、１４、１６、１８
には機能ブロック４、機能ブロック５、機能ブロック
６、機能ブロック７へ入力される入力信号２８、３０、
３２、３４と同じ信号が入力される。入力信号識別回路
１２、１４、１６、１８には、予め、機能ブロック４、
機能ブロック５、機能ブロック６、機能ブロック７への
入力信号の規則性が認識されており、入力信号２８、３
０、３２、３４がその規則を守っているか否かを識別
し、その結果を入力信号識別結果信号２０、２２、２
４、２６として外部に出力する。
には機能ブロック４、機能ブロック５、機能ブロック
６、機能ブロック７へ入力される入力信号２８、３０、
３２、３４と同じ信号が入力される。入力信号識別回路
１２、１４、１６、１８には、予め、機能ブロック４、
機能ブロック５、機能ブロック６、機能ブロック７への
入力信号の規則性が認識されており、入力信号２８、３
０、３２、３４がその規則を守っているか否かを識別
し、その結果を入力信号識別結果信号２０、２２、２
４、２６として外部に出力する。
【００２１】一方、出力信号識別回路１３、１５、１
７、１９には機能回路８、機能回路９、機能回路１０、
機能回路１１から出力される出力信号２９、３１、３
３、３５が入力される。出力信号識別回路１３、１５、
１７、１９には、予め、機能回路８、機能回路９、機能
回路１０、機能回路１１からの出力信号の規則性が認識
されており、出力信号２９、３１、３３、３５がその規
則を守っているか否かを識別し、その結果を出力信号識
別結果信号２１、２３、２５、２７として外部に出力す
る。
７、１９には機能回路８、機能回路９、機能回路１０、
機能回路１１から出力される出力信号２９、３１、３
３、３５が入力される。出力信号識別回路１３、１５、
１７、１９には、予め、機能回路８、機能回路９、機能
回路１０、機能回路１１からの出力信号の規則性が認識
されており、出力信号２９、３１、３３、３５がその規
則を守っているか否かを識別し、その結果を出力信号識
別結果信号２１、２３、２５、２７として外部に出力す
る。
【００２２】次に、入力信号識別回路および出力信号識
別回路の構成例を図３〜図５を用いて説明する。なお、
入力信号識別回路と出力信号識別回路の回路構成は同じ
なので、信号識別回路として説明する。
別回路の構成例を図３〜図５を用いて説明する。なお、
入力信号識別回路と出力信号識別回路の回路構成は同じ
なので、信号識別回路として説明する。
【００２３】図３はデコード回路を用いた信号識別回路
のブロック構成図である。
のブロック構成図である。
【００２４】図３を参照するに、信号識別回路に入力さ
れる複数の識別回路入力信号３６をデコード回路３９に
入力する。デコード回路３９の出力であるデコードされ
た各々の信号を論理回路にてデコード信号４０とデコー
ド信号４１にまとめる。ここでは、デコード信号４０を
識別結果信号３８として外部に出力している。ここで、
信号の規則性は、デコード回路３９から出力されるデコ
ード信号を論理回路にて、デコード信号４０とデコード
信号４１への振り分けかたにより認識されている。ここ
で、デコード回路３９からの出力信号をデコード信号４
０とデコード信号４１の２つの信号に振り分けているの
は、信号の規則性を守っているか否かを振り分ける意味
を持つ。
れる複数の識別回路入力信号３６をデコード回路３９に
入力する。デコード回路３９の出力であるデコードされ
た各々の信号を論理回路にてデコード信号４０とデコー
ド信号４１にまとめる。ここでは、デコード信号４０を
識別結果信号３８として外部に出力している。ここで、
信号の規則性は、デコード回路３９から出力されるデコ
ード信号を論理回路にて、デコード信号４０とデコード
信号４１への振り分けかたにより認識されている。ここ
で、デコード回路３９からの出力信号をデコード信号４
０とデコード信号４１の２つの信号に振り分けているの
は、信号の規則性を守っているか否かを振り分ける意味
を持つ。
【００２５】図４はメモリ装置（ＲＯＭ）を用いた信号
識別回路のブロック構成図である。
識別回路のブロック構成図である。
【００２６】図４を参照するに、信号識別回路に入力さ
れる複数の識別回路入力信号３６をメモリ装置（ＲＯ
Ｍ）４２のアドレス入力端子に入力する。メモリ装置
（ＲＯＭ）４２からは、アドレス入力信号にて指定され
た番地のデータがＲＯＭデータ信号４３として出力さ
れ、これを識別結果信号３８として使用する。ここで、
信号の規則性はメモリ装置（ＲＯＭ）４２のデータとし
て認識されている。信号の規則性を守っている場合の識
別結果信号を“０”、信号の規則性を守っていない場合
の識別結果信号を“１”とすると、信号の規則性を守っ
ている場合に入力される識別回路入力信号にて指定され
るメモリ装置内部のデータエリアに予め“０”を書き込
んでおき、信号の規則性を守っていない場合に入力され
る識別回路入力信号にて指定されるメモリ装置内部のデ
ータエリアに“１”を書き込んでおく。図５にメモリ装
置内部の状態を示す。
れる複数の識別回路入力信号３６をメモリ装置（ＲＯ
Ｍ）４２のアドレス入力端子に入力する。メモリ装置
（ＲＯＭ）４２からは、アドレス入力信号にて指定され
た番地のデータがＲＯＭデータ信号４３として出力さ
れ、これを識別結果信号３８として使用する。ここで、
信号の規則性はメモリ装置（ＲＯＭ）４２のデータとし
て認識されている。信号の規則性を守っている場合の識
別結果信号を“０”、信号の規則性を守っていない場合
の識別結果信号を“１”とすると、信号の規則性を守っ
ている場合に入力される識別回路入力信号にて指定され
るメモリ装置内部のデータエリアに予め“０”を書き込
んでおき、信号の規則性を守っていない場合に入力され
る識別回路入力信号にて指定されるメモリ装置内部のデ
ータエリアに“１”を書き込んでおく。図５にメモリ装
置内部の状態を示す。
【００２７】図２は本発明による第２の実施例を示すブ
ロック構成図である。
ロック構成図である。
【００２８】図２を参照するに、第２の実施例の第１の
実施例との違いは、出力信号識別回路１３、１５、１
７、１９の構成の違いにある。
実施例との違いは、出力信号識別回路１３、１５、１
７、１９の構成の違いにある。
【００２９】図６に、図２に示された出力信号識別回路
の具体的ブロック構成を示す。本例の出力信号識別回路
は、入力信号に対して期待される機能回路の動作が記憶
されているメモリ装置（ＲＯＭ）４２と、そのメモリ装
置（ＲＯＭ）４２からの出力である機能回路の期待動作
内容と実際の機能回路からの出力信号である機能ブロッ
ク出力信号４７を比較する信号比較回路４６にて構成さ
れる。
の具体的ブロック構成を示す。本例の出力信号識別回路
は、入力信号に対して期待される機能回路の動作が記憶
されているメモリ装置（ＲＯＭ）４２と、そのメモリ装
置（ＲＯＭ）４２からの出力である機能回路の期待動作
内容と実際の機能回路からの出力信号である機能ブロッ
ク出力信号４７を比較する信号比較回路４６にて構成さ
れる。
【００３０】第１の実施例に比べ本第２の実施例の出力
信号識別回路は、各機能ブロックの入力信号に基ずいた
各機能ブロックの出力期待値との比較で各機能ブロック
の出力信号の正当性を識別しているために、第１の実施
例よりも正確に機能ブロックの出力信号の正当性を識別
することができる。
信号識別回路は、各機能ブロックの入力信号に基ずいた
各機能ブロックの出力期待値との比較で各機能ブロック
の出力信号の正当性を識別しているために、第１の実施
例よりも正確に機能ブロックの出力信号の正当性を識別
することができる。
【００３１】
【発明の効果】以上説明したように、本発明の半導体集
積回路装置においては、各機能ブロック単位にてその入
力信号および出力信号が正常か否かチェックでき、故障
解析が容易に、さらには本発明の機能を使用し、故障へ
の対策手段をあらかじめ半導体集積回路装置内に組み込
め、本発明の半導体集積回路装置を使用したシステムの
安全性が向上する効果が得られる。
積回路装置においては、各機能ブロック単位にてその入
力信号および出力信号が正常か否かチェックでき、故障
解析が容易に、さらには本発明の機能を使用し、故障へ
の対策手段をあらかじめ半導体集積回路装置内に組み込
め、本発明の半導体集積回路装置を使用したシステムの
安全性が向上する効果が得られる。
【図１】本発明に係る半導体集積回路装置の第１の実施
例を示すブロック構成図である。
例を示すブロック構成図である。
【図２】本発明に係る半導体集積回路装置の第２の実施
例を示すブロック図である。
例を示すブロック図である。
【図３】入力または出力信号識別回路の第１の具体例を
示し、デコード回路を用いた場合のブロック構成図であ
る。
示し、デコード回路を用いた場合のブロック構成図であ
る。
【図４】入力または出力信号識別回路の第２の具体例を
示し、メモリ装置（ＲＯＭ）を用いた場合のブロック構
成図である。
示し、メモリ装置（ＲＯＭ）を用いた場合のブロック構
成図である。
【図５】図４に示したメモリ装置の内部状態を示す概略
図である。
図である。
【図６】図２に示した出力信号識別回路の具体例を示す
ブロック構成図である。
ブロック構成図である。
【図７】従来における半導体集積回路装置の例を示すブ
ロック図である。
ロック図である。
【図８】従来における半導体集積回路装置の他の例を示
すブロック図である。
すブロック図である。
１…入力信号 ２…出力信号 ３…内部信号バス ４…機能ブロック ５…機能ブロック ６…機能ブロック ７…機能ブロック ８…機能回路 ９…機能回路 １０…機能回路 １１…機能回路 １２…入力信号識別回路 １３出力信号識別回路 １４…入力信号識別回路 １５…出力信号識別回路 １６…入力信号識別回路 １７…出力信号識別回路 １８…入力信号識別回路 １９…出力信号識別回路 ２０…入力信号識別結果信号 ２１…出力信号識別結果信号 ２２…入力信号識別結果信号 ２３…出力信号識別結果信号 ２４…入力信号識別結果信号 ２５…出力信号識別結果信号 ２６…入力信号識別結果信号 ２７…出力信号識別結果信号 ２８…機能回路入力信号 ２９…機能回路出力信号 ３０…機能回路入力信号 ３１…機能回路出力信号 ３２…機能回路入力信号 ３３…機能回路出力信号 ３４…機能回路入力信号 ３５…機能回路出力信号 ３６…識別回路入力信号 ３７…信号識別回路 ３８…識別結果信号 ３９…デコード回路 ４０…デコード信号 ４１…デコード信号 ４２…メモリ装置（ＲＯＭ） ４３…ＲＯＭデータ信号 ４４…アドレスデコーダ回路 ４５…ＲＯＭの各アドレスのデータ ４６…信号比較回路 ４７…機能ブロック出力信号 ４８…比較結果信号 ４９…セレクタ回路 ５０…セレクタ回路 ５１…セレクタ回路 ５２…セレクタ回路 ５３…機能ブロックテスト用入力信号 ５４…機能ブロックテスト用出力信号 ５５…機能ブロックテスト用入力信号 ５６…機能ブロックテスト用出力信号 ５７…機能ブロックテスト用入力信号 ５８…機能ブロックテスト用出力信号 ５９…機能ブロックテスト用入力信号 ６０…機能ブロックテスト用出力信号 ６１…機能ブロックテスト用入力信号 ６２…機能ブロックテスト用出力信号 ６３…入力選択回路 ６４…出力選択回路
─────────────────────────────────────────────────────
【手続補正書】
【提出日】平成４年９月１日
【手続補正２】
【補正対象書類名】図面
【補正対象項目名】全図
【補正方法】変更
【補正内容】
【図１】
【図２】
【図３】
【図４】
【図６】
【図５】
【図７】
【図８】
Claims (2)
- 【請求項１】 複数の機能ブロックを含んだ半導体集積
回路において、前記複数の機能ブロックに入力される入
力信号の正当性を識別する第１の識別回路と、前記複数
の機能ブロックから出力される出力信号の正当性を識別
する第２の識別回路とを複数の機能ブロックごとに別々
に有することを特徴とする半導体集積回路装置。 - 【請求項２】 入力信号の正当性を識別する前記第１の
識別回路および出力信号の正当性を識別する前記第２の
識別回路に識別情報が記憶されているメモリ装置を使用
することを更に特徴とする請求項１に記載の半導体集積
回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3042069A JPH05150012A (ja) | 1991-03-07 | 1991-03-07 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3042069A JPH05150012A (ja) | 1991-03-07 | 1991-03-07 | 半導体集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05150012A true JPH05150012A (ja) | 1993-06-18 |
Family
ID=12625797
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3042069A Pending JPH05150012A (ja) | 1991-03-07 | 1991-03-07 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05150012A (ja) |
-
1991
- 1991-03-07 JP JP3042069A patent/JPH05150012A/ja active Pending
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