JPH05307900A

JPH05307900A - 半導体メモリ素子

Info

Publication number: JPH05307900A
Application number: JP4112749A
Authority: JP
Inventors: Koji Hara; 功次原; Ryoichi Kurihara; 良一栗原
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1992-05-01
Filing date: 1992-05-01
Publication date: 1993-11-19

Abstract

(57)【要約】【目的】複数ビットのデータを入出力するメモリ素子
において、テストモードだけを用いて、信頼性の高いテ
ストを可能とする。【構成】テストモード時（ＴＥ＝１）の書き込み時、
データ分配回路２は、入力データＤ_in１を出力Ｓ１〜Ｓ
８の全てに分配して、メモリブロック１〜８に書き込
む。読み出し時、メモリブロック１〜８からの読み出し
データＤ１〜Ｄ８は、比較回路５に入力され、出力選択
回路４は、比較検出出力ＣＭＰに制御されデータＤ１〜
Ｄ８が全て一致したとき、読み出しデータＤ１を出力デ
ータ信号Ｄ_out１〜Ｄ_out４として出力し、不一致の場
合、高レベルと低レベルとが混在する信号をＤ_out１〜
Ｄ_out４として出力する。これにより、テストモードだ
けを使用してメモリ素子をテストして、高い検出率でメ
モリ素子の不良を摘出することができ、メモリ素子のテ
ストに要する時間を短縮することができる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、テスト可能な半導体メ
モリ素子に係り、特に、複数ビットの入出力構成を持つ
メモリ素子を短時間でテストすることが可能な半導体メ
モリ素子に関する。

【０００２】

【従来の技術】メモリ素子を短時間の間にテストするこ
とのできる半導体メモリ素子に関する従来技術として、
テストモードを備える半導体メモリ素子が知られてい
る。

【０００３】一般に、テストモードでは、メモリ素子の
容量を複数個のメモリブロックの集まりと考え、テスト
モード時に複数個のメモリブロックに同時に同一のデー
タを書き込み、前記データを読み出すとき、前記複数個
のメモリブロックから同時に読み出した全てのデータの
一致、不一致を判定し、その結果を出力する。

【０００４】このため、前記従来技術は、メモリの１ブ
ロック分のテスト時間で全ブロックのテストを行うこと
ができることになり、ノーマルテストによりテストする
場合に比較して、短時間でテストを実行することができ
る。

【０００５】また、前述とは異なるテストモード方式を
持つメモリ素子に関する従来技術として、例えば、特開
昭６３−２５４５５０号公報等に記載された技術が知ら
れている。

【０００６】この従来技術は、メモリ・テスト処理方式
として複数のメモリブロックに、同一のデータを書き込
んでおき、読み出し時に期待値データを入力し、期待値
と各メモリブロックから同時に読み出した全てのデータ
が一致しているときに、メモリ素子が前記メモリブロッ
クから読み出したデータを出力し、期待値と読み出した
全てのデータのどれか１つでも一致しないときに、メモ
リ素子が期待値の反転データを出力するというものであ
る。

【０００７】これにより、この従来技術は、各メモリブ
ロックから同時に読み出した全てのデータが反転して一
致している場合にも、さらに期待値と比較しているた
め、信頼性の高いテストモードの試験を行うことが可能
となるというものである。

【０００８】

【発明が解決しようとする課題】前述した前者の従来技
術は、テストモードにおけるデータの読み出し時、同時
に読み出した各メモリブロックのデータの一致、不一致
の判定結果を出力するだけであるので、例えば、メモリ
素子の入力回路が故障し、入力レベルが低レベル（また
は高レベル）側に固定してしまうような場合、各メモリ
ブロックのデータが一致しているため、このような不良
を検出することができないという問題点を有している。

【０００９】また、前述した後者の従来技術は、テスト
モードにおけるデータの読み出し時に、期待値と各メモ
リブロックから同時に読み出した全てのデータとの比較
結果を出力するため、読み出し時に期待値データの入力
が必要であり、データ入力端子とデータ出力端子とを分
ける必要があるが、複数ビット入出力のメモリ素子の場
合、入出力データに同一端子を使用するため、データ読
み出し時に期待値データを入力することが困難であると
いう問題点を有している。

【００１０】本発明の目的は、前述した従来技術の問題
点を解決し、期待値入力が不要で、かつ、信頼性の高い
テストを行うことが可能なテストモードを有する半導体
メモリ素子を提供することにある。

【００１１】

【課題を解決するための手段】本発明によれば前記目的
は、複数ビットの入出力が可能なメモリ素子のテストモ
ードにおける読み出し時に、同時に読み出したメモリブ
ロックのデータが一致している場合、メモリブロックか
ら読み出したデータを出力し、不一致の場合、複数ビッ
トの高レベルと低レベルとの信号が混在するデータを出
力するようにすることにより達成される。

【００１２】さらに、前記目的は、複数ビットの入出力
が可能なメモリ素子のテストモードにおける書き込み時
に、複数の入力ビットのそれぞれのデータを複数のメモ
リブロックに分配して書き込むようにすることにより達
成される。

【００１３】

【作用】読み出される複数ビットの出力全体で意味を持
つようにし、複数ビット全てのデータ出力が等しく、そ
のデータ出力が書き込んだ時のデータと等しければメモ
リ素子を良品とし、それ以外を不良とすることにより、
複数のメモリブロックの一致／不一致だけでなく、複数
メモリブロックのデータが一致している場合のメモリブ
ロックに書き込まれたデータを読み出すことができる。
また、複数メモリブロックからの読み出しデータに不一
致が検出された場合、１ビットのデータでは不良である
ことを表現できないため、２ビット以上の複数ビットで
高レベルと低レベルとの混在したデータを出力するよう
にしているので、これによりメモリ素子の不良を表現す
ることができる。

【００１４】さらに、テストモードにおける書き込み動
作時に、入出力ビット毎にデータを書き込むようにする
ことにより、複数ビットの入出力回路の故障についても
検出することができる。

【００１５】

【実施例】以下、本発明による半導体メモリ素子の一実
施例を図面により詳細に説明する。

【００１６】図１は本発明の一実施例の構成を示すブロ
ック図、図２はデータの書き込み、読み出しの第１の例
を説明する図、図３はデータの書き込み、読み出しの第
２の例を説明する図、図４はデータの書き込み、読み出
しの第３の例を説明する図、図５はデータの書き込み、
読み出しの第４の例を説明する図である。図１におい
て、１はメモリ素子、２はデータ分配回路、３はメモリ
ブロック、４は出力選択回路、５は比較回路である。

【００１７】図１に示す本発明の一実施例は、１Ｍワー
ド×４ビットで、テストモード時に８個のメモリブロッ
クを同時にテストするメモリ素子に適用した例であり、
テストモード時に同時に選択される各メモリブロックの
１ビットのデータについて示している。

【００１８】この本発明の実施例によるメモリ素子にお
いて、メモリ素子１へのデータ入力信号Ｄ_in１〜Ｄ_in４
は、データ分配回路２に接続され、カラムアドレス信号
Ｃ０とテストモード信号ＴＥとは、前記データ分配回路
２と出力選択回路４とに接続される。また、データ分配
回路２の出力信号Ｓ１〜Ｓ８は、メモリブロック１〜８
に接続され、メモリブロック１〜８から出力されるデー
タ信号Ｄ１〜Ｄ８は、出力選択回路４と比較回路５とに
接続される。比較回路５の出力の一致検出出力信号ＣＭ
Ｐは、出力選択回路４に接続され、出力選択回路４は、
比較回路５の出力の一致検出出力信号ＣＭＰに制御され
て、データ出力信号Ｄ_out１〜Ｄ_out４を出力する。

【００１９】なお、図１に示すメモリ素子は、実際の動
作に際してローアドレスを必要とするが、図を簡略にす
るために示していない。そして、以下に説明するテスト
モードの動作は、ローアドレスを順次更新して実行され
るものである。また、図１に示すメモリ素子のテスト時
の動作は、種々の形式が考えられ、以下、これらについ
て説明する。

【００２０】まず、図１に示す本発明の実施例におい
て、データの書き込み、読み出しを行い、メモリ素子の
テストを行う第１の例を図２を参照して説明する。

【００２１】図２に示すように、図１に示す本発明の実
施例は、信号ＴＥ＝０のときノーマルモードとして動作
し、その書き込みのとき、カラムアドレス信号Ｃ０が低
レベル（Ｃ０＝０）であれば、入力データ信号Ｄ_in１〜
Ｄ_in４は、データ分配回路２により、それぞれ出力信号
Ｓ１、Ｓ３、Ｓ５、Ｓ７に接続され、メモリブロック
１、３、５、７に書き込まれる。また、カラムアドレス
信号Ｃ０が高レベル（Ｃ０＝１）であれば、入力データ
信号Ｄ_in１〜Ｄ_in４は、データ分配回路２によりそれぞ
れ出力信号Ｓ２、Ｓ４、Ｓ６、Ｓ８に接続され、メモリ
ブロック２、４、６、８に書き込まれる。

【００２２】また、ノーマルモード時の読み出し（ＴＥ
＝０）のとき、カラムアドレス信号Ｃ０が低レベル（Ｃ
０＝０）であれば、メモリブロック１、３、５、７から
出力されるデータ信号Ｄ１、３、５、７が、出力選択回
路４により、データ出力信号Ｄ_out１〜Ｄ_out４にそれぞ
れ接続されて読み出される。また、カラムアドレス信号
Ｃ０が高レベル（Ｃ０＝１）であれば、メモリブロック
２、４、６、８から出力されるデータ信号Ｄ２、４、
６、８が、出力選択回路４により、データ出力信号Ｄ
_out１〜Ｄ_out４にそれぞれ接続されて読み出される。

【００２３】このような、ノーマルモードにおけるデー
タの書き込み、読み出しの動作は、従来技術の場合と同
様に行われる。

【００２４】テストモード時の書き込みのとき、信号Ｔ
Ｅ＝１とされる。この場合、入力データ信号Ｄ_in１は、
データ分配回路２によりその出力信号Ｓ１〜Ｓ８の全て
に接続され、メモリブロック１〜８に書き込まれる。こ
のとき、入力データ信号Ｄ_in２〜Ｄ_in４は無視される。

【００２５】なお、前述において、入力データ信号Ｄ_in
１〜Ｄ_in４として同一の値を持つデータを入力し、その
１つを任意に選択して、信号Ｓ１〜Ｓ８に分配するよう
にしてもよい。

【００２６】また、テストモード時の読み出しのとき、
メモリブロック１〜８から読み出されたデータ信号Ｄ１
〜Ｄ８は、出力選択回路４と比較回路５とに与えられ
る。比較回路５による比較の結果データが全て一致（Ｃ
ＭＰ＝１）していれば、出力選択回路４は、比較回路か
らの一致検出出力ＣＭＰにより制御され、メモリブロッ
ク１から読み出されたデータ信号Ｄ１をデータ出力信号
Ｄ_out１〜Ｄ_out４として出力する。また、データ信号Ｄ
１〜Ｄ８が一致していなければ（ＣＭＰ＝０）、出力選
択回路４は、メモリブロックのデータに関係無く、デー
タ出力信号Ｄ_out１、Ｄ_out３に高レベル、データ出力信
号Ｄ_out２、Ｄ_out４に低レベルを出力する。

【００２７】なお、前述において、ＣＭＰ＝１のとき
に、データ出力信号Ｄ_out１〜Ｄ_out４として出力される
データは、メモリブロック１からの読み出し信号に限ら
ず、他のメモリブロックからの読み出し信号であっても
よい。また、ＣＭＰ＝０のときに、データ出力信号Ｄ
_out１〜Ｄ_out４として出力されるデータは、高レベルと
低レベルの信号が混在するものであれば、前述の形式で
ある必要はない。

【００２８】前述したテストモード時のデータの書き込
み、読み出しの第１の例は、４ビットのデータ入力信号
Ｄ_in１〜Ｄ_in４に同一の値を持つデータを入力し、各メ
モリブロックに対する８ビットのデータを一致させた状
態で書き込みを行い、読み出し時に前記各メモリブロッ
クの８ビットのデータが一致しているとき、４ビットの
データ出力信号Ｄ_out１〜Ｄ_out４としてメモリブロック
の読み出しデータを出力するようにしているため、入力
したデータと出力されたデータとが等しければ、良品で
あり、異なれば不良であるとしてメモリ素子の良、不良
を判定することができる。

【００２９】また、各メモリブロックから読み出される
８ビットのデータが一致していなければ、４ビットのデ
ータ出力信号Ｄ_out１〜Ｄ_out４の出力が、入力されたデ
ータと異なるため、即座にメモリ素子の不良を検出する
ことができる。

【００３０】前述した本発明の実施例は、これにより、
読み出し時に前記各メモリブロックのデータが一致して
いる場合にも、期待値入力を必要とすることなく、メモ
リ素子の不良を検出することができ、信頼性の高いテス
トを行うことができる。

【００３１】次に、データの書き込み、読み出しを行
い、メモリ素子のテストを行う第２の例を図３を参照し
て説明する。

【００３２】この第２の例において、ノーマルモード時
の動作は、図２により説明した第１の例の場合と全く同
一であり、また、テストモード時の書き込み動作も、第
１の例と同一であるので、以下では、テストモード時の
読み出しの動作について説明する。

【００３３】テストモード時の読み出し（ＴＥ＝１）の
とき、出力選択回路４は、データ出力信号Ｄ_out１とし
て、比較回路５からの一致検出出力信号ＣＭＰを出力
し、データ出力信号Ｄ_out２〜Ｄ_out４として、それぞれ
メモリブロック４、６、８から読み出されたデータ信号
Ｄ４、６、８を出力する。

【００３４】前述した第２の例によるテストモードは、
４ビットのデータ入力信号Ｄ_in１〜Ｄ_in４に同一の値を
持つデータを設定し、各メモリブロックから読み出され
たデータの一致、不一致の検出出力とメモリブロックか
らの読み出しデータを、データ出力信号Ｄ_out１〜Ｄ_out
４として同時に出力しているため、図２により説明した
第１の例の場合と同様に、半導体メモリ素子に対して信
頼性の高いテストを行うことができる。

【００３５】次に、データの書き込み、読み出しを行
い、メモリ素子のテストを行う第３の例を図４を参照し
て説明する。

【００３６】この第３の例において、ノーマルモード時
の動作は、図２により説明した第１の例の場合と全く同
一でありので、以下では、テストモード時の書き込み、
読み出しの動作について説明する。

【００３７】テストモード時の書き込み（ＴＥ＝１）の
とき、入力データ信号Ｄ_in１は、データ分配回路２によ
り出力信号Ｓ１、２に接続され、メモリブロック１、２
に書き込まれ、入力データ信号Ｄ_in２は、データ分配回
路２により出力信号Ｓ３、４に接続され、メモリブロッ
ク３、４に書き込まれ、入力データ信号Ｄ_in３は、デー
タ分配回路２により出力信号Ｓ５、６に接続され、メモ
リブロック５、６に書き込まれ、さらに、入力データ信
号Ｄ_in４は、データ分配回路２により出力信号Ｓ７、８
に接続され、メモリブロック７、８に書き込まれる。

【００３８】テストモード時の読み出し（ＴＥ＝１）の
とき、メモリブロック１〜８から読み出されたデータ信
号Ｄ１〜Ｄ８は、出力選択回路４と比較回路５とに与え
られる。比較回路５による比較の結果データが全て一致
（ＣＭＰ＝１）していれば、出力選択回路４は、比較回
路からの一致検出出力ＣＭＰにより制御され、メモリブ
ロック１から読み出されたデータ信号Ｄ１をデータ出力
信号Ｄ_out１〜Ｄ_out４として出力する。また、データ信
号Ｄ１〜Ｄ８が一致していなければ（ＣＭＰ＝０）、出
力選択回路４は、メモリブロックのデータに関係無く、
データ出力信号Ｄ_out１、Ｄ_out３に高レベル、データ出
力信号Ｄ_out２、Ｄ_out４に低レベルを出力する。

【００３９】なお、このテストモード時の読み出し動作
は、前述した図２の場合と同一である。

【００４０】前述した第３の例によるテストモードは、
４ビットのデータ入力信号Ｄ_in１〜Ｄ_in４に同一の値の
データを設定し、入力データ信号Ｄ_in１をメモリブロッ
ク１、２に書き込み、入力データ信号Ｄ_in２をメモリブ
ロック３、４に書き込み、入力データ信号Ｄ_in３をメモ
リブロック５、６に書き込み、入力データ信号Ｄ_in４を
メモリブロック７、８に書き込んでいる。

【００４１】このため、第３の例によるテストモード
は、各メモリブロックに同じデータを書き込む際、ビッ
ト毎に各入出力ビットの入力回路を４つを全て使用し
て、図２に説明した場合と同様な書き込みを行うことが
できる。このため、第３の例によるテストモードは、図
２に説明した場合のように入力データ信号Ｄ_in１に対す
る入力回路だけでなく、他の入力回路の故障も含めて、
メモリ素子の故障を検出することが可能である。

【００４２】すなわち、この第３のテストモードは、図
２の場合と同様に期待値入力を必要とすることなく、高
い信頼性を持って半導体メモリ素子のテストを行うこと
ができる。

【００４３】次に、データの書き込み、読み出しを行
い、メモリ素子のテストを行う第４の例を図５を参照し
て説明する。

【００４４】この第４の例において、ノーマルモード時
の動作は、図２により説明した第１の例の場合と全く同
一であり、また、テストモード時の書き込み動作は、図
４により説明した第３の例と同一であるので、以下で
は、テストモード時の読み出しの動作について説明す
る。

【００４５】テストモード時の読み出し（ＴＥ＝１）の
とき、出力選択回路４は、データ出力信号Ｄ_out１とし
て、比較回路５からの一致検出出力信号ＣＭＰを出力
し、データ出力信号Ｄ_out２〜Ｄ_out４として、それぞれ
メモリブロック４、６、８から読み出されたデータ信号
Ｄ４、６、８を出力する。

【００４６】なお、このテストモード時の読み出し動作
は、前述した図３の場合と同一である。

【００４７】このような第４の例によるテストモードに
よれば、図３により説明した第２の例の場合と同様に、
一致検出出力とメモリブロックのデータとがデータ出力
信号Ｄ_out１〜Ｄ_out４としてに同時に出力されるので、
同様に、信頼性の高い半導体メモリ素子のテストを行う
ことができる。

【００４８】以上、本発明を実施例に基づいて具体的に
説明したが、本発明は、前述の実施例に限定されるもの
ではなく、その要旨を逸脱しない範囲で種々に変更する
ことが可能である。例えば、前述の実施例は、入出力４
ビットのメモリ素子のテストモード回路について示した
が、本発明は、入出力４ビット以外のビット構成のもの
についても同様に適用可能である。また、メモリ容量の
分割数についても、メモリブロック数が８個以外の場合
にも同様に適用可能である。また、前述した実施例は、
比較回路にデータ信号Ｄ１〜Ｄ８の信号を全て入力して
いるが、入出力ビット毎に比較回路を設け、各ビット毎
にメモリブロックの比較を行うことも可能である。ま
た、テストモードの書き込み時に１ビットのデータを各
メモリブロックに分配するのではなく、各ビットにメモ
リブロックを割り振ることで、入力回路に異常がある場
合にも、その異常を検出することが可能となる。

【００４９】

【発明の効果】以上説明したように本発明によれば、従
来のテストモードで取り除けなかった不良を摘出でき、
また、テストモードでノーマルモード並みの高い検出率
で不良を摘出することができ、メモリ素子のテスト時間
を短縮することができる。

【図面の簡単な説明】

【図１】本発明の一実施例の構成を示すブロック図であ
る。

【図２】データの書き込み、読み出しの第１の例を説明
する図である。

【図３】データの書き込み、読み出しの第２の例を説明
する図である。

【図４】データの書き込み、読み出しの第３の例を説明
する図である。

【図５】データの書き込み、読み出しの第４の例を説明
する図である。

【符号の説明】

１メモリ素子２データ分配回路３メモリブロック４出力選択回路５比較回路

Claims

【特許請求の範囲】

【請求項１】複数のメモリブロックより構成され、複
数ビットの入出力が可能な半導体メモリ素子において、
テストモードの書き込み動作時に、入力データを各メモ
リブロックに分配して同時に書き込み、テストモードの
読み出し動作時に、各メモリブロックから同時に読み出
されたデータが一致しているか否かを判定し、前記各メ
モリブロックから同時に読み出され全てのデータが一致
しているとき、出力に読み出しデータを出力し、前記各
メモリブロックから同時に読み出されたデータが一致し
ないとき、高レベルと低レベルとが混在するデータを出
力することを特徴とする半導体メモリ素子。
【請求項２】複数のメモリブロックより構成され、複
数ビットの入出力が可能な半導体メモリ素子において、
テストモードの書き込み動作時に、入力データを各メモ
リブロックに分配して同時に書き込み、テストモードの
読み出し動作時に、各メモリブロックから同時に読み出
されたデータが一致しているか否かを判定し、ある特定
のビットに前記判定の結果を出力し、他のビットには任
意のメモリブロックからの読み出しデータを出力するこ
とを特徴とする半導体メモリ素子。
【請求項３】複数のメモリブロックより構成され、複
数ビットの入出力が可能な半導体メモリ素子において、
テストモードの書き込み動作時に、複数の入力ビットの
それぞれを複数のメモリブロックに分配して書き込み、
テストモードの読み出し動作時に、各メモリブロックか
ら同時に読み出されたデータが一致しているか否かを判
定し、前記各メモリブロックから同時に読み出され全て
のデータが一致しているとき、出力に読み出しデータを
出力し、前記各メモリブロックから同時に読み出された
データが一致しないとき、高レベルと低レベルとが混在
するデータを出力することを特徴とする半導体メモリ素
子。
【請求項４】複数のメモリブロックより構成され、複
数ビットの入出力が可能な半導体メモリ素子において、
テストモードの書き込み動作時に、複数の入力ビットの
それぞれを複数のメモリブロックに分配して書き込み、
テストモードの読み出し動作時に、各メモリブロックか
ら同時に読み出されたデータが一致しているか否かを判
定し、ある特定のビットに前記判定の結果を出力し、他
のビットには任意のメモリブロックからの読み出しデー
タを出力することを特徴とする半導体メモリ素子。