JP2928320B2 - メモリｉｃ試験回路 - Google Patents
メモリｉｃ試験回路Info
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- JP2928320B2 JP2928320B2 JP2071604A JP7160490A JP2928320B2 JP 2928320 B2 JP2928320 B2 JP 2928320B2 JP 2071604 A JP2071604 A JP 2071604A JP 7160490 A JP7160490 A JP 7160490A JP 2928320 B2 JP2928320 B2 JP 2928320B2
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Description
【発明の詳細な説明】 〔概 要〕 Ｎ行Ｍ列に配列されて搭載されているメモリICを試験
するメモリIC試験回路に関し， メモリICに対する試験時間を短縮すると共に，間欠エ
ラーについてもチェックできるようにすることを目的と
し， Ｎ行Ｍ列のメモリICに対して一斉に駆動をかけると共
に，同一行に存在するＭ個のメモリICからの読み出しデ
ータについての正否を判定する列判定部と，同一列に存
在するＮ個のメモリICからの読み出しデータについての
正否を判定する行判定部とをもうけた構成とする。
するメモリIC試験回路に関し， メモリICに対する試験時間を短縮すると共に，間欠エ
ラーについてもチェックできるようにすることを目的と
し， Ｎ行Ｍ列のメモリICに対して一斉に駆動をかけると共
に，同一行に存在するＭ個のメモリICからの読み出しデ
ータについての正否を判定する列判定部と，同一列に存
在するＮ個のメモリICからの読み出しデータについての
正否を判定する行判定部とをもうけた構成とする。
本発明は,N行Ｍ列に配列されて搭載されているメモリ
ICを試験するメモリIC試験回路に関する。
ICを試験するメモリIC試験回路に関する。
Ｎ行Ｍ列に配列されているメモリICを試験することが
行われているが，当該試験を高速度で行いかつ間欠的に
発生するかも知れないエラーをもチェックできるように
することが望まれる。
行われているが，当該試験を高速度で行いかつ間欠的に
発生するかも知れないエラーをもチェックできるように
することが望まれる。
第５図は従来の試験回路を説明する説明図を示す。図
中の符号１−00ないし１−NMは夫々メモリIC,2はマルチ
プレクサであって行選択を行うもの,3−０ないし３−Ｍ
は夫々バスであってアドレスと書き込みデータと書き込
みイネーブル信号とを含むもの,4−０ないし４−Ｍは夫
々読み出しデータ出力端子を表している。
中の符号１−00ないし１−NMは夫々メモリIC,2はマルチ
プレクサであって行選択を行うもの,3−０ないし３−Ｍ
は夫々バスであってアドレスと書き込みデータと書き込
みイネーブル信号とを含むもの,4−０ないし４−Ｍは夫
々読み出しデータ出力端子を表している。
従来の場合には，第５図図示のマルチプレクサ２によ
って行選択を行いつつ，各メモリIC1−ijに対して書き
込みと読み出しとを行い，選択された行のメモリIC,例
えば，メモリIC1−00ないし１−0Mからの読み出しデー
タを出力端子４−０ないし４−Ｍ上に読み出して，その
結果の正否によってチェックを行う。
って行選択を行いつつ，各メモリIC1−ijに対して書き
込みと読み出しとを行い，選択された行のメモリIC,例
えば，メモリIC1−00ないし１−0Mからの読み出しデー
タを出力端子４−０ないし４−Ｍ上に読み出して，その
結果の正否によってチェックを行う。
なお第５図図示の如く，同一列に存在するメモリIC1
−0jないし１−Njからの出力は，上記読み出しデータ出
力端子４−ｊに対してドット・オアの形で接続されてい
るが，上記マルチプレクサ２によって行選択が行われて
いることから，上記読み出しデータ出力端子４−ｊには
選択された行ｉにおけるメモリIC1−ijからの読み出し
データが抽出される。
−0jないし１−Njからの出力は，上記読み出しデータ出
力端子４−ｊに対してドット・オアの形で接続されてい
るが，上記マルチプレクサ２によって行選択が行われて
いることから，上記読み出しデータ出力端子４−ｊには
選択された行ｉにおけるメモリIC1−ijからの読み出し
データが抽出される。
第５図に関連して説明した構成による試験が行われる
場合には，マルチプレクサ２によって，逐次，行が選択
されつつ試験が行われる。この結果，各行について試験
に当ってＴ秒を要するとすれば,N行Ｍ列の場合には全体
でＮ・Ｔ秒を要することとなる。
場合には，マルチプレクサ２によって，逐次，行が選択
されつつ試験が行われる。この結果，各行について試験
に当ってＴ秒を要するとすれば,N行Ｍ列の場合には全体
でＮ・Ｔ秒を要することとなる。
また従来の場合には，マルチプレクサ２によって選択
されていない行におけるメモリICから非所望な形で出力
が生じると，この影響をチェックすることが困難であ
る。特に間欠的なエラーが生じると，対処することが不
可能となる。
されていない行におけるメモリICから非所望な形で出力
が生じると，この影響をチェックすることが困難であ
る。特に間欠的なエラーが生じると，対処することが不
可能となる。
本発明は，メモリICに対する試験時間を短縮すると共
に，間欠エラーについてチェックできるようにすること
を目的としている。
に，間欠エラーについてチェックできるようにすること
を目的としている。
第１図は本発明の原理構成図を示す。図中の符号１−
ijはメモリIC,5は行判定部,6は列判定部,7−ｉは列判定
部における判定回路,8−ｊは行判定部における判定回
路,9はアンド回路,10はオア回路,11はＥ−OR回路を表し
ている。
ijはメモリIC,5は行判定部,6は列判定部,7−ｉは列判定
部における判定回路,8−ｊは行判定部における判定回
路,9はアンド回路,10はオア回路,11はＥ−OR回路を表し
ている。
メモリICがＮ行Ｍ列に配列されているとすると，行判
定部５においては,M個の判定回路８−ｊをそなえてい
る。また列判定部６においてはＮ個の判定回路７−ｉを
そなえている。
定部５においては,M個の判定回路８−ｊをそなえてい
る。また列判定部６においてはＮ個の判定回路７−ｉを
そなえている。
各判定回路７−ｉまたは８−ｊは，夫々に対するすべ
ての入力についてのアンド論理をとった出力と同じくす
べての入力についてのオア論理をとった出力とについ
て，排他的オアの論理をとるように構成されている。こ
の結果，上記すべての入力の中のいずれか１つについて
他と異なる値をもつものが存在すると，図示Ｅ−OR回路
の出力が論理「１」となる。即ち，当該判定回路に対し
て入力を与えている所のいずれかのメモリICの読み出し
データに関してエラーが存在していることが判る。
ての入力についてのアンド論理をとった出力と同じくす
べての入力についてのオア論理をとった出力とについ
て，排他的オアの論理をとるように構成されている。こ
の結果，上記すべての入力の中のいずれか１つについて
他と異なる値をもつものが存在すると，図示Ｅ−OR回路
の出力が論理「１」となる。即ち，当該判定回路に対し
て入力を与えている所のいずれかのメモリICの読み出し
データに関してエラーが存在していることが判る。
図示の全メモリIC1−00ないし１−21に対して，書き
込みが行われた上で一斉読み出しが行われる。そして，
図示の場合において，例えば判定回路７−１と判定回路
８−０とにおいて,E−OR回路の出力が論理「１」となっ
たとすると，メモリIC1−10からの出力にエラーが存在
していることが判明する。即ち，試験時間は，従来の場
合にくらべて大幅に短縮される。換言すれば,N行Ｍ列の
メモリICの場合には，いわば1/Nに短縮される。また，
すべてのメモリICからの読み出しデータが一斉にチェッ
クされることから，従来の場合に生じていた所の非選択
状態にあるメモリICからの出力による影響が生じる余地
がない。
込みが行われた上で一斉読み出しが行われる。そして，
図示の場合において，例えば判定回路７−１と判定回路
８−０とにおいて,E−OR回路の出力が論理「１」となっ
たとすると，メモリIC1−10からの出力にエラーが存在
していることが判明する。即ち，試験時間は，従来の場
合にくらべて大幅に短縮される。換言すれば,N行Ｍ列の
メモリICの場合には，いわば1/Nに短縮される。また，
すべてのメモリICからの読み出しデータが一斉にチェッ
クされることから，従来の場合に生じていた所の非選択
状態にあるメモリICからの出力による影響が生じる余地
がない。
第２図は本発明の一実施例構成を示す。図中の符号１
−ij,2,3−j,5,6,7−i,8−ｊは第１図および第５図に対
応しており，符号12は全駆動回路を表している。
−ij,2,3−j,5,6,7−i,8−ｊは第１図および第５図に対
応しており，符号12は全駆動回路を表している。
第５図を参照して説明した如く，マルチプレクサ２に
よって，各行毎に選択的に任意の行に存在するメモリIC
例えば１−10,1−11,…を駆動することもできるが，本
発明の場合には，第２図図示の全駆動回路12がもうけら
れて，全メモリICから一斉に読み出しを行うようにす
る。
よって，各行毎に選択的に任意の行に存在するメモリIC
例えば１−10,1−11,…を駆動することもできるが，本
発明の場合には，第２図図示の全駆動回路12がもうけら
れて，全メモリICから一斉に読み出しを行うようにす
る。
当該読み出しの結果が，行判定部５における各判定回
路８−ｊと，列判定部６における各判定回路７−ｉとに
よって判定される。そして，例えば判定回路８−１と判
定回路７−０とにおいて論理「１」が出力されたとする
と，メモリIC1−01にエラーが存在していることが判明
する。
路８−ｊと，列判定部６における各判定回路７−ｉとに
よって判定される。そして，例えば判定回路８−１と判
定回路７−０とにおいて論理「１」が出力されたとする
と，メモリIC1−01にエラーが存在していることが判明
する。
第３図は第２図図示の判定回路の一実施例構成を示し
ている。図中の符号9,10,11は第１図に対応し,13,14は
夫々スイッチ回路を表している。
ている。図中の符号9,10,11は第１図に対応し,13,14は
夫々スイッチ回路を表している。
第２図図示の構成において，メモリICの群が通常の運
転状態（即ち，本発明による試験が行われる状態でない
場合）には，第２図図示のマルチプレクサ２によって行
選択が行われ,1つの行からのＭ個の読み出し出力が処理
に利用されるが，このような通常の運転状態にある場合
には第３図においてスイッチ回路13が稼動状態にされ
て，ドット・オアされた出力が抽出される。
転状態（即ち，本発明による試験が行われる状態でない
場合）には，第２図図示のマルチプレクサ２によって行
選択が行われ,1つの行からのＭ個の読み出し出力が処理
に利用されるが，このような通常の運転状態にある場合
には第３図においてスイッチ回路13が稼動状態にされ
て，ドット・オアされた出力が抽出される。
しかし，本発明による試験が行われる状態において
は，スイッチ回路14が稼動状態とされる。このときの出
力は，第１図を参照して説明したものとなる。
は，スイッチ回路14が稼動状態とされる。このときの出
力は，第１図を参照して説明したものとなる。
第４図は第２図図示の全駆動回路の構成を説明する説
明図を示す。図中の符号2,12は第２図に対応している。
明図を示す。図中の符号2,12は第２図に対応している。
マルチプレクサ２によって行選択を行う場合には，全
駆動回路12における全スイッチがオフされており,nビッ
トの入力によってマルチプレクサ２が2n本の行駆動信号
線のうちの１つを選択する。これに対して，本発明によ
る試験を行う場合には，全駆動回路12における全スイッ
チがオンされて，全駆動信号が供給される。即ち,2n本
の行駆動信号線に対して信号が与えられる。
駆動回路12における全スイッチがオフされており,nビッ
トの入力によってマルチプレクサ２が2n本の行駆動信号
線のうちの１つを選択する。これに対して，本発明によ
る試験を行う場合には，全駆動回路12における全スイッ
チがオンされて，全駆動信号が供給される。即ち,2n本
の行駆動信号線に対して信号が与えられる。
以上説明した如く，本発明によれば，試験に要する時
間が十分に小となり，かつ従来の場合のように非選択状
態にあるメモリICが試験結果に影響を与えることがな
い。
間が十分に小となり，かつ従来の場合のように非選択状
態にあるメモリICが試験結果に影響を与えることがな
い。
第１図は本発明の原理構成図，第２図は本発明の実施例
構成，第３図は第２図図示の判定回路の一実施例構成，
第４図は第２図図示の全駆動回路の構成を説明する説明
図，第５図は従来の説明図を示す。 図中の符号１−ijはメモリIC,5は行判定部,6は列判定
部,7−ｉおよび８−ｊは夫々判定回路を表す。
構成，第３図は第２図図示の判定回路の一実施例構成，
第４図は第２図図示の全駆動回路の構成を説明する説明
図，第５図は従来の説明図を示す。 図中の符号１−ijはメモリIC,5は行判定部,6は列判定
部,7−ｉおよび８−ｊは夫々判定回路を表す。
Claims (1)
- 【請求項１】複数のメモリICをＮ行Ｍ列に配列させ、当
該複数のメモリICに対してアドレス選択を行いつつデー
タ書き込みまたはデータ読み出しを行って、上記個々の
メモリICの動作を試験するメモリIC試験回路において、 上記Ｎ行Ｍ列に配列されている全メモリICを一斉に選択
してデータ読み出しを行うよう構成されると共に、 メモリICに共通に接続される駆動信号線の各々に対し、
同時に駆動信号を供給し、上記Ｎ行Ｍ列に配列されてい
るメモリICの全てを駆動状態にする全駆動回路と、 上記Ｎ行Ｍ列に配列されているメモリICについての同一
行に存在するＭ個のメモリICからの読み出しデータの正
否を判定する合計Ｎ個の判定回路によって構成される列
判定部と、 上記Ｎ行Ｍ列に配列されているメモリICについての同一
列に存在するＮ個のメモリICからの読み出しデータの正
否を判定する合計Ｍ個の判定回路によって構成される行
判定部とをそなえ、 上記行判定部による判定結果と、上記列判定部による判
定結果とを利用して、個々のメモリICについての動作を
試験するようにした ことを特徴とするメモリIC試験回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2071604A JP2928320B2 (ja) | 1990-03-20 | 1990-03-20 | メモリｉｃ試験回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2071604A JP2928320B2 (ja) | 1990-03-20 | 1990-03-20 | メモリｉｃ試験回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03272482A JPH03272482A (ja) | 1991-12-04 |
| JP2928320B2 true JP2928320B2 (ja) | 1999-08-03 |
Family
ID=13465428
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2071604A Expired - Fee Related JP2928320B2 (ja) | 1990-03-20 | 1990-03-20 | メモリｉｃ試験回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2928320B2 (ja) |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63228500A (ja) * | 1987-03-17 | 1988-09-22 | Matsushita Electric Ind Co Ltd | 半導体記憶装置 |
-
1990
- 1990-03-20 JP JP2071604A patent/JP2928320B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH03272482A (ja) | 1991-12-04 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |