JPH04227555A - メモリ装置用の直列スキャン診断装置及び方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】

【０００２】本発明は、メモリ装置に関してスキャン診
断を実行するための方法及び装置に関するものであって
、更に詳細には、入力レジスタの状態を強制し且つメモ
リ集積回路用の出力レジスタの状態を強制する入力レジ
スタのスキャンアウト（出力）用のスキャン診断シフト
レジスタに関するものである。

【０００３】

【従来の技術】スキャン診断出力を解釈すべくプログラ
ムされたスキャン診断プロセサと関連して、例えば組合
わせ論理チップに関してスキャン診断を実行することは
公知である。組合わせ論理チップにおいては、入力ピン
から数段内部へ論理経路内に二段ラッチを設け、且つ直
列入力から直列出力へ伸びるチェーンを形成するために
これらのラッチを直列的に接続することによって、スキ
ャン診断を実現することが可能である。従って、この一
連のラッチは、シフトレジスタを構成する。各スキャン
イネーブルサイクルで、データが該レジスタ内を一つの
位置シフトされ、且つ該ラッチから下流側の論理は、新
たな値に対応するべく状態を変化する。しかしながら、
組合わせ論理チップと接続して使用されるスキャニング
のタイプは、メモリ装置と接続して効果的に使用するこ
とは不可能である。なぜならば、メモリチップにおいて
は、入力情報はチップ内にデータを格納するために使用
されるからである。スキャニング論理チップの場合に行
なわれる如く、メモリチップが該ラッチを介して通過す
る全ての新たなビットに対して応答することが許容され
るとすると、不所望の書込みが発生する場合がある。設
計及び／又はメインテナンス及びコンピュータシステム
構成要素の修理を手助けするために、メモリチップに対
してのスキャン診断を得ることは有用である。

【０００４】

【課題を解決するための手段】本発明は、メモリチップ
に関連して有用なスキャン診断回路を有している。本ス
キャン診断回路は、好適には、直列スキャンシフトレジ
スタを有している。本発明の一実施例においては、入力
レジスタにおいて受取られる入力信号が、メモリ制御回
路とシフトレジスタの両方へ供給され、且つ並列的にシ
フトレジスタ内に供給され、その後に、該入力信号は、
該シフトレジスタの直列出力ライン上に直列的に出力さ
れる。このように、入力レジスタの状態はシフトレジス
タ内で捕獲される。次いで、入力レジスタの捕獲された
状態は、例えば、診断回路によって解析するために直列
的にシフト出力させることが可能である。入力レジスタ
の状態を捕獲することは、例えば、メモリチップへ送給
されたアドレス及び／又はデータが入力バッファ内に受
取られる前に変化されたか否かを決定する上で有用であ
る。メモリチップへ送給されたデータ及び／又はアドレ
スを、メモリチップ内に受取られたデータ及び／又はア
ドレスと比較することにより、送信エラーを検知するこ
とが可能である。

【０００５】本発明の別の実施例によれば、制御情報が
直列的な態様でシフトレジスタ内にシフト入力され、且
つメモリＩＣの入力レジスタへ並列的に出力されて、所
望の組の入力信号を入力レジスタ内へ強制させることを
可能とする。入力レジスタの状態を強制すること（即ち
、入力レジスタ内に既知の組のデータを与えること）は
、例えば、コンピュータシステムにおいてエラーが発見
され且つ信号が与えられたＩＣに到着した前か又はこの
ような到着の後にそのエラーが発生したか否かが不知で
ある場合に有用である。例えば、書込み動作が与えられ
たメモリ位置に関して実行される場合に与えられたＩＣ
がエラーを発生することを知ることが可能である。しか
しながら、このようなエラーは、入力レジスタに到着す
る誤った信号から発生するか又は正しい信号の誤った取
扱いから発生する場合がある。入力レジスタの状態を強
制することにより、正しい信号が入力レジスタに到着し
たことを知ることが可能である。従って、そのメモリ位
置の強制入力書込みに応答してエラーが発生する場合に
は、そのエラーは集積回路の動作中に存在しており入力
レジスタ内ヘのデータの受取りの前ではないことを決定
することが可能である。

【０００６】本発明の別の実施例によれば、データが直
列的にシフトレジスタ内ヘシフト入力され、且つその後
に、並列的にメモリ装置の出力レジスタへ送給されて、
所望の組の出力データを出力レジスタ内ヘ強制する。出
力レジスタの状態を強制することは、例えば、誤ったデ
ータが下流側の位置に到着したことが知られているが、
そのエラーがバスラインを介しての伝送中に発生したか
又はメモリチップの動作中に発生したかが不知である場
合に、有用である。出力レジスタに既知のデータを与え
ることにより、その後に誤ったデータが下流側の位置に
到着する場合には、そのデータが出力レジスタを出た後
に破損されたものであることを決定することが可能であ
る。

【０００７】好適実施例においては、本スキャン診断回
路は、上述した三つの動作の全てを行なうことが可能で
あり、即ち、入力レジスタの状態のスキャンアウト（ｓ
ｃａｎ−ｏｕｔ）、入力レジスタの状態の強制、及び出
力レジスタの状態の強制の三つの動作を行なうことが可
能である。

【０００８】本発明の更に別の実施例によれば、出力レ
ジスタ内のデータは、並列的な態様でシフトレジスタへ
供給され、且つその後に、シフトレジスタの直列出力ラ
イン上に直列的にシフトされる。このように、出力バッ
ファの状態は、捕捉され、且つ例えば診断回路によって
解析のために直列的にスキャンアウトさせることが可能
である。出力バッファの状態を捕獲することは、例えば
、メモリチップから受取られ且つ誤ったものであること
が知られているデータが、それがメモリチップ出力バッ
ファ内にある場合に誤ったものとなったのか、又はメモ
リチップの出力バッファを出た後に誤った状態となった
のかを決定する上で有用である。

【０００９】

【実施例】本発明は、メモリチップに関するスキャン診
断を与える技術に関するものである。好適には、スキャ
ン診断データを得るために使用される装置が、メモリ集
積回路乃至はチップ上に設けられる。図１は、このよう
なメモリチップのブロック図である。図１に示した実施
例は、２Ｋ×９メモリチップ１０を示しており、それは
１２８×１４４スタティックメモリアレイ１２を有して
いる。図示した如きメモリチップは、レジスタファイル
、書込み可能制御格納部、キャッシュＲＡＭ、キャッシ
ュタグＲＡＭ、アドレス変換ルックアサイドバッファ（
ＴＬＢ）等の多数の目的のために使用することが可能で
ある。当業者にとって明らかな如く、本発明のスキャン
診断技術は、他の寸法のメモリ、ダイナミックメモリ、
リードオンリメモリを包含する他のタイプのメモリに関
連して使用することも可能であり、又例えば、メインメ
モリ、バッファ等のような他の目的のために使用される
メモリと関連して使用することも可能である。

【００１０】図１に示した実施例は、多数の入力信号を
受取るための入力レジスタ１４を有している。これらの
入力信号は、二つのアドレスバス１５ａ，１５ｂ上を到
着するものとして図１に示した１１個のアドレスビット
と、アドレスパリティ信号１６ と、スキャンイネーブル（ＳＥ）入力２６とを包含して
いる。全ての場合において、英文字上のオーバーライン
は、その信号の補元を表わしている。

【００１１】図示した実施例においては、１１個のアド
レスビットＡ０−Ａ１０は、２Ｋ個の９ビットワードの
メモリをアドレスする能力を与えている。明らかな如く
、別のメモリ形態に関連してその他のアドレス寸法を使
用することが可能である。アドレスパリティ（ＡＰ）入
力１６は、プロセサ（不図示）によってセット又はリセ
ットされ、アドレスビットＡ０−Ａ１０及びアドレスパ
リティビットＡＰの組合わせが、従来公知の如く、偶数
又は奇数の所望のパリティを有することを確保る場合に
、メモリ装置１０が通常の機能を行なうことを許容する
。好適実施例においては、通常機能動作中、入力はクロ
ックの上昇エッジによって登録される。

【００１２】チップセレクト入力２２は、書込み動作を
禁止するか、又は書込み動作でない場合に装置出力を非
選択状態へ強制させるために使用することが可能である
。書込みイネーブル入力２４は、活性状態であると、各
クロックの上昇エッジにおいて書込み動作が発生するこ
とを許容する。スキャンイネーブル入力２６は、後によ
り詳細に説明する如く、直列スキャン診断モードをイネ
ーブルさせることに関連して使用される。メモリ装置１
０に対するタイミングは、クロック入力（ＣＫＥ）リチ
ップ１０から供給され、即ち、読取り動作からの９個の
ビット３１とパリティエラー出力３２とを包含している
。パリティエラー出力は通常低である。それは、登録し
た入力がパリティエラーを有する場合に、高状態の値を
取る。

【００１３】メモリ装置１０は、クロック動作型行・列
デコーダ・センスアンプ３４，３６を有しており、それ
らは、メモリアレイ１２へ接続されており且つ公知の態
様で動作する。タイミング・制御論理３８は、制御及び
クロック信号２０乃至３０を受取り且つクロック及び制
御信号を公知の態様で装置の動作を制御するために供給
する。メモリチップ１０において実施されるパリティチ
ェック動作は、三つの論理回路、即ち１２ビットのアド
レスパリティチェック機能回路４０、９ビットのデータ
パリティチェック機能回路４２、パリティ論理デコード
回路４４を使用して実行される。

【００１４】スキャンシフトレジスタ７０は、本発明に
基づいてスキャン診断データを供給するために使用され
る。スキャンシフトレジスタ７０は、本装置が実行すべ
く構成されている特定のスキャン診断に対して必要とさ
れるデータの全てを保持するのに充分な幅を有している
。本装置が入力レジスタのスキャンアウトを実行すべく
構成されている場合には、スキャンシフトレジスタは少
なくとも２５ビット幅である。好適実施例においては、
スキャンシフトレジスタ７０は、それが入力レジスタの
スキャンアウト、入力レジスタの強制状態、出力レジス
タの強制状態を実行することが可能であるように構成さ
れている。本発明の一実施例おいては、シフトレジスタ
７０は、出力バッファの状態をスキャンアウトするため
に使用することが可能である。従って、好適実施例にお
いては、スキャンシフトレジスタは、出力レジスタの幅
と入力レジスタの幅との和に等しい幅を有している。図
１に示した実施例においては、シフトレジスタ７０は３
４ビット幅を有している。

【００１５】スキャンシフトレジスタ７０は、直列入力
ライン７２と直列出力ライン７４とを有している。スキ
ャンシフトレジスタ７０は、更に、並列入力ライン７６
と並列出力ライン７８ａ，７８ｂとを有している。図１
に示した実施例における並列入力ライン７６は、入力レ
ジスタの出力ラインから派生されている。第一直列出力
ライン７８ａはマルチプレクサ８０へ向けられている。 マルチプレクサ８０は制御ライン８２からの制御信号に
応答して、入力レジスタ１４ヘ送給された入力が、コン
ピュータシステムデータ、アドレス及び制御ライン１５
ａ乃至３０から派生されたものか、又はスキャンシフト
レジスタ７０からの第一並列出力ライン７８ａから派生
されたものであるかを決定する。第二並列出力ライン７
８ｂは、出力マルチプレクサ８４へ設けられている。該
出力マルチプレクサは、タイミング・制御論理３８から
の制御信号に応答して、出力レジスタ６２がセンスアン
プ３６及びパリティ論理４４からデータを受取るか、又
はスキャンシフトレジスタ７０の第二並列出力バス７８
ｂからデータを受取るかを決定する。

【００１６】図２は、種々のタイプの診断スキャン動作
期間中に使用される図１からの回路の部分を示している
。図２においては、後述する如く、スキャンレジスタに
対してシグナチャ（署名）ビットを供給するためのシグ
ナチャビット発生器９１が設けられている。表１は、通
常モード動作及びスキャンモード動作助間中における種
々の入力から得られる出力及び動作タイプを示している
。

【００１７】

【表１ａ】

【００１８】

【表１ｂ】

【００１９】図３は、スキャンアウト動作の第一サイク
ル期間中におけるシフトレジスタ内のラッチの内容を示
したスキャンシフトレジスタの概略ブロック図である。 入力バッファラッチの内容は、全ての通常の（非スキャ
ン）サイクル期間中にシフトレジスタ７０内に捕獲され
る。スキャンアウトサイクルの目的は、入力レジスタの
状態を表わすデータを出力することであり、従って入力
レジスタの内容はメモリチップの動作を制御するのみな
らず、例えば診断プロセサ（不図示）によって解析する
ために直列的な態様で出力させることが可能である。ス
キャンアウト動作において、スキャンシフトレジスタ７
０は、並列入力ライン７６を使用して並列的な態様でロ
ードされる。図３に示した如く、９個のシグナチャビッ
トＳｇ０−Ｓｇ９がバス８８を介してシグナチャビット
発生器９１（図２）から並列的にロードされる。これら
９個のシグナチャビットＳｇ０−Ｓｇ９は、スキャンシ
グナチャとしてスキャン診断プロセサによって認識可能
なシーケンスを形成する。これらのシグナチャビットＳ
ｇ０−Ｓｇ９が以下に説明する如くシフト出力されると
、スキャン診断プロセサは、受取ったシグナチャビット
を予定されたシグナチャビットと比較することにより、
直列スキャンチェーンが欠陥性のものであるか否か及び
／又は何処に欠陥性が存在するかを決定することが可能
である。

【００２０】シグナチャビットのローディングと同時的
に、レジスタラッチ８７ｋ乃至８７ｈｈの残部は入力レ
ジスタ１４の出力ラインから得られる並列入力ライン７
６から並列的にロードされる。従って、シフトレジスタ
７０の下位ラッチ８７ｋ乃至８７ｈｈは、入力レジスタ
のステータスを格納する。

【００２１】シフトレジスタが図３に示した形態に配置
された後に、爾後のクロックサイクル期間中に、入力レ
ジスタ内に存在していたデータは二つの経路に従う。第
一に、入力レジスタからのデータは、通常の態様で、パ
リティチェッカ、行・列デコーダ、及びメモリチップ機
能のタイミング・制御論理及び通常モード部分ヘ送給さ
れる。同時に、爾後のクロックサイクル期間中に、シフ
トレジスタ７０内に格納されている入力レジスタからの
データは、シフトレジスタから出力ライン７４上へシフ
トされる。従って、最初のクロックサイクルにおいて、
最後のラッチ８７ｈｈ内に格納されているビットは、直
列出力ライン７４上におかれる。同時的に、直列シフト
レジスタ７０内の各ラッチ内のデータは、直列レジスタ
データ経路９０に沿って、次のラッチへ移動される。従
って、最後のラッチ８７ｈｈの内容がシフト出力された
後に、最後の一つ前のラッチ８７ｇｇの内容が最後のラ
ッチ８７ｈｈ内にシフト入力され、次いで直列出力ライ
ン７４上へシフトされる。このように、直列シフトレジ
スタ内の全てのラッチの内容は、公知の態様で、直列出
力ライン７４上に直列的に置かれる。

【００２２】直列出力ライン７４上に置かれたデータは
、多数の態様で取扱うことが可能である。それは、何れ
かの検知可能な機能障害を識別するために診断操作を実
施するために診断プロセサ（不図示）へ直接的に送給す
ることが可能である。一方、直列出力ライン７４上のデ
ータは、後に解析を行なうために格納すべく下流側のメ
モリ装置ヘ供給することが可能である。

【００２３】図４は、強制入力診断動作の最後のサイク
ルにおけるシフトレジスタ７０の状態を概略示している
。図４に示したコンフィギュレーション、即ち形態に到
達するために、直列ストリームのデータが直列入力ライ
ン７２上に置かれ且つシフトレジスタ７０内にスキャン
入力される。従って最初のサイクルにおいて、例えば入
力レジスタ１４のＤ８データ入力ライン上に置かれるべ
く意図されたビットは、最初に、第一ラッチ８７ａ内に
置かれる。次のサイクルにおいて、このデータは、第二
ラッチ８７ｂ内ヘシフト入力され、且つ入力レジスタ１
４の最後から一つ手前のデータ入力ラインＤ７上に置か
れるべく意図された次のデータビットはシフトレジスタ
７０の第一ラッチ８７ａ内にシフト入力される。このシ
フトプロセスは３４回繰返し行なわれて、図４に示した
如く、データをレジスタ内に位置させる。下位ラッチ８
７ｋ−８７ｈｈの内容は、図４において、記号ＡＰ，Ａ
０−Ａ１０， 述した如き意味を有している。好適実施例においては、
シフトレジスタ７０の下位ラッチ８７ｋ−８７ｈｈのみ
が、強制入力動作期間中に使用され、従って、レジスタ
７０の上位ラッチ８７ａ−８７ｊの内容は重要ではない
。図４に示したものに続くサイクルにおいて、ラッチ８
７ｋ−８７ｈｈ内のデータが、シフトレジスタ７０の並
列出力ライン７８ａ上に並列的に置かれ、且つ入力マル
チプレクサ８０が、並列出力ライン７８ａからのデータ
を入力レジスタ１４ヘ供給すべく設定される。このよう
に、例えば擬似ランダムデータ源（例えば、適切にプロ
グラムされたマイクロプロセサ、不図示）からの直列入
力ライン７２上に直列的に供給させることが可能なデー
タは、入力レジスタ１４内に配置させることが可能であ
る。

【００２４】図５は、強制出力診断動作の最後のシフト
サイクルにおけるシフトレジスタ７０の状態を概略的に
示している。強制出力動作において、データは、直列デ
ータ入力７２からレジスタ７０の上位ラッチ８７ａ−８
７ｊ内に供給される。その後に、上位ラッチ８７ａ−８
７ｊ内のデータは、第二並列出力ライン７８ｂ上に並列
的に置かれ、且つ出力マルチプレクサ８４は、並列出力
ラインからのデータが出力レジスタ６２へ供給されるべ
く設定される。図６は、本発明の別の実施例を示してお
り、その場合、出力レジスタ６２からのデータは、並列
入力ラインを使用して、シフトレジスタ７０内のラッチ
へ並列的に供給される。その後に、該データは、シフト
レジスタ７０内に該ラッチを介して直列的にシフト入力
させ、且つ診断プロセサ（不図示）による解析のために
直列出力ライン７４上へ供給するか又はメモリ内の格納
部へ供給することが可能である。

【００２５】シフトレジスタ７０を構成するために多数
のシフトレジスタ装置を使用することが可能である。こ
のような装置の一つは、大略図７に示してある。説明の
便宜上、図７は、並列入力１７６ａ，１７６ｂが２ビッ
ト幅であり且つ並列出力１７８ａ，１７８ｂが２ビット
幅である場合のシフトレジスタを示している。図７に示
したコンフィギュレーション、即ち形態は、複数個の二
相ラッチ２８７ａ−２８７ｄを有している。各二相ラッ
チは、夫々、第二相ラッチ装置２１０ａ，２１０ｂ，２
１０ｃ，２１０ｄ及び、夫々、第一相ラッチ装置２１２
ａ，２１２ｂ，２１２ｃ，２１２ｄを有している。第一
マルチプレクサ２１４ａ，２１４ｂ，２１４ｃ，２１４
ｄは、第二相ラッチ２１０ａ−２１０ｄに対する入力が
、並列供給源（シグナチャビット源２９１ａ，２９１ｂ
及びシフトレジスタラッチ出力ライン２７６ａ，２７６
ｂ）から得られたか、又は直列シフト源（スキャン入力
ライン２７２及び第一相ラッチ２１２ｂ，２１２ｃ，２
１２ｄ）から得られたかを決定する。下位ラッチ並列入
力供給源ライン２７６ａ，２７６ｂは、入力バッファ２
２０ａ，２２０ｂの一部に取付けられたシフトレジスタ
２１８ａ，２１８ｂから派生される。マルチプレクサ２
８０ａ、２８０ｂは、クロック信号ＳＣＬＫ３　　２２
４に応答して、入力バッファ２２０ａ，２２０ｂが入力
ライン１７６ａ，１７６ｂ（並列状態）からその入力を
受取るか、又は並列出力ライン１７８ｃ，１７８ｄから
その入力を受取るかを決定する。第二組のマルチプレク
サ２８４ａ，２８４ｂは、出力レジスタ２６２ａ，２６
２ｂが、通常のデータ供給源２２４ａ，２２４ｂからそ
れらのデータを獲得するか又はスキャンイン直列ライン
１７８ａ，１７８ｂからそれらのデータを獲得するかを
決定する。別のマルチプレクサ２２６は、スキャンアウ
トラッチ２７５が、スキャンレジスタラッチ２１８ｂか
らのデータを直列出力ライン２７４へ供給するか又はシ
フトレジスタラッチ２１０ｃからのデータを直列出力ラ
イン２７４ヘ供給するかを決定する。

【００２６】表２は、図７に示した種々のラッチの状態
を示した状態テーブルである。表２の最初のラインは、
読取り又は書込みサイクル（即ち、非スキャン動作）期
間中におけるラッチの状態を示している。次の四つのラ
インは、スキャンアウト動作の四つの相次ぐスキャンサ
イクル期間中における種々のラッチのコンフィギュレー
ション、即ち形態を示している。最後のラインは、スキ
ャンイグジット（抜け出し）サイクル期間中におけるラ
ッチの状態を示している。

【００２７】

【表２】

【００２８】読取り／書込み（非スキャン）サイクル期
間中、シグナチャビットＳｇ０，Ｓｇ１は、通常サイク
ルクロックＳＣＬＫ０　　２２８の制御下においてマル
チプレクサ２０４ａ，２０４ｂによって、第一相ラッチ
２１０ａ，２１０ｂへ経路付される。入力パッド１７６
ａ，１７６ｂからのデータ（表２においてＰｄ２，Ｐｄ
３として示してある）は、ＳＣＬＫ０　　２２８の制御
下においてマルチプレクサ２１４ｃ，２１４ｄによって
第一相ラッチ２１０ｃ，２１０ｄへ供給される。出力マ
ルチプレクサ２２６ｃは、表２の最後の欄に示した如く
、ＳＣＬＫ０の制御下において、Ｐｄ３をデータ出力ラ
ッチ２７５ヘ供給する。

【００２９】スキャンサイクル期間中のスキャンレジス
タの動作は表２の残りのラインに示してある。スキャン
レジスタ７０の動作は、タイミング・制御論理３８によ
って制御される。直列動作期間中、入力バッファからレ
ジスタＬ１への入力は切断され、且つレジスタＬ２出力
は適宜の時間においてＳＣＬＫ１によって接続される。 ＳＣＬＫ２は、この二相タイプシフトレジスタに対する
他方の相を与える。

【００３０】スキャンサイクル期間中、Ｌ１のレジスタ
の内容はＳＣＬＫ３によって入力バッファ内に入力され
る。従って、チップは、外部入力によってではなくスキ
ャンによって制御されている。表１に示した如く、スキ
ャンモード期間中の動作は、現在及び以前のスキャンイ
ネーブル（ＳＥ）信号の状態、及びクロックイネーブル
（ＣＫＥ）ビットの状態に依存する。以前のスキャンイ
ネーブル信号が低状態であり且つ現在のスキャンイネー
ブル信号が高状態である場合には、スキャンモードにエ
ンタし、旦つ最初のシフトが行なわれる。この最初のシ
フトは、表２の２番目のラインに示してある。

【００３１】スキャンアクティブ（ＳＥ＝高）の状態で
最初の及び各相次ぐクロックの上昇エッジにおいて、該
装置は、直列シフトレジスタを１ビットシフトさせる。 データスキャン入力７２の状態は、レジスタラッチのチ
ェーン内にシフト入力される。該チェーンの最後のビッ
トはデータ出力直列ライン２７４上にシフト出力される
。他の出力ラインは不変のままである。ＲＡＭの残部は
、「動作なし」を実行する。それは、スキャンモード動
作期間中は、入力レジスタのＳＥ位置内のビットの状態
に拘らず、書込みを行なうことはない。任意の数のシフ
トがスキャンモードにおいて発生可能である。

【００３２】図８は、クロック信号ＩＮＬＡＴ，ＳＣＬ
Ｋ０　　２２８，ＳＣＬＫ２　　２３０，ＳＣＬＫ１　
　２３２のタイミングを示している。第一相動作におい
て、ＳＣＬＫ２　　２３０の制御下において、ラッチ２
１０ａからのデータは、表２のＬ２の下側に「ＰＯＳ　
　１」の欄に示した如く、ラッチ２１２ｂ内にシフト入
力される。 同様に、ラッチ２１０ｂからのビットは、表２のＬ２の
下側の「ＰＯＳ　　２」の欄に示した如く、ラッチ２１
２ｃ内にシフト入力される。Ｐｄ２は、ラッチ２１０ｃ
からラッチ２１２ｄ内にシフトされる。次いで、クロッ
クＳＣＫ１の制御下において、最初のデータビットＤＳ
０が、スキャン入力ライン２７２からラッチ２１０ａ内
にシフトされ、且つ、下位レジスタ２８７ｂ，２８７ｃ
，２８７ｄの各々において、データが、第一相ラッチ２
１２ｂ，２１２ｃ，２１２ｄから、表２に示した如く、
夫々の第二相ラッチ２１０ｂ，２１０ｃ，２１０ｄ内に
シフトされる。表２の次の三つのラインは、各クロック
期間中に発生する直列シフトを示しており、その場合、
データは、各ラッチ２８７から次に続くラッチへシフト
される。表１に示した如く、以前及び現在のＳＥ信号が
高である場合には、直列シフトが発生する。現在のＳＥ
が低値へ降下すると（一方、以前のＳＥは高である）、
スキャンイグジットサイクルが完了する。実行されるス
キャンイグジット（抜け出し）のタイプは、表１に示し
た如く、ＣＫＥの値に依存する。ＣＫＥが低であると、
スキャンイン（ｓｃａｎ−ｉｎ）命令が入力バッファ２
２０ａ，２２０ｂ内に与えられ、且つそのスキャンイン
データによって表わされる命令が実行される。その出力
は、実行される命令に従って影響される場合がある。そ
の出力レジスタに対応するスキャンレジスタビットの内
容は無視される。ＣＫＥが高である場合には、シフトレ
ジスタデータは、出力ライン上にコピーされるが、命令
レジスタ内の命令は実行されない。スキャンが非活性（
ＳＥ＝低）である後の二番目及び相次ぐクロックサイク
ルは、通常モード動作として定義され、何等スキャン機
能を発生することはない。

【００３３】表２に示したスキャンイグジットサイクル
において、強制出力信号２３２が出力マルチプレクサ２
８４ａ，２８４ｂへ供給されると、ラッチ２１０ａ及び
スキャン入力２７２からのデータは、出力ライン１７８
ａ，１７８ｂを介して出力ラッチ２６２ａ，２６２ｂへ
供給される。一方、ＳＣＬＫ０が繰返して活性化される
と、データは、スキャンレジスタラッチ２８７ａ，２８
７ｄからスキャンされ、且つ直列的な対応で直列出力ラ
イン２７４上に供給される。幾つかの装置を、スキャン
チェーン（ｓｃａｎ　　ｃｈａｉｎ）状態で直列的に連
結させることが可能である。図９に示した一実施例にお
いては、第一メモリチップの直列出力７４ａは、第二メ
モリチップの直列入力７２ｂへ向けられている。システ
ム内の三個以上のメモリチップを、デージィチェーン形
態とさせ、完全なメモリボード構成とすることが可能で
ある。

【００３４】本発明の一実施例においては、データのス
キャンインが行なわれている間に、一つ又はそれ以上の
通常のメモリサイクルの実行を許容するために、スキャ
ンイネーブル信号ＳＥを低状態ヘセットすることによっ
てそのスキャンインを休止させることが可能である。通
常のメモリサイクル実行に続いて、ＳＥが高状態の値に
セットされ、データのスキャンインは何等データの損失
を発生することなしに継続される。

【００３５】

【発明の効果】上述した説明に基づいて、本発明に対す
る多数の効果は明らかである。メモリ装置及び／又はコ
ンピュータシステムの設計、修正、メインテナンス又は
修理において使用するためにメモリ装置と関連したスキ
ャン診断を行なうことが可能である。本装置は、診断プ
ロセサによる解析のため又は格納のために直列的にスキ
ャンアウトされるべき入力バッファ又は出力バッファの
状態を捕獲するために使用することが可能である。本装
置は、更に、メモリチップの入力レジスタ又は出力レジ
スタ内に強制的に入力すべきデータを直列的にスキャン
インするために使用することも可能である。以上、本発
明の具体的実施の態様について詳細に説明したが、本発
明は、これら具体例にのみ限定されるべきものではなく
、本発明の技術的範囲を逸脱することなしに種々の変形
が可能であることは勿論である。例えば、ＤＲＡＭメモ
リ等のようなその他のタイプのメモリ装置を使用するこ
とも可能である。又、異なったメモリアレイ寸法を有す
るメモリを使用することも可能である。

【図面の簡単な説明】

【図１】　　本発明に基づくメモリチップの概略ブロッ
ク図。

【図２】　　スキャン動作期間中に使用される回路を示
した本発明に基づくメモリチップのブロック図。

【図３】　　入力レジスタのスキャンアウト期間中のレ
ジスタの状態を示しており図１に示した実施例において
使用可能なシフトレジスタの概略ブロック図。

【図４】　　強制入力動作期間中のレジスタの状態を示
しており、図３に示したものと同様のシフトレジスタの
概略ブロック図。

【図５】　　強制出力動作期間中のレジスタの状態を示
しており図３と同様のシフトレジスタを示した概略ブロ
ック図。

【図６】　　出力レジスタのスキャンアウト期間中のレ
ジスタの状態を示しており図３と同様のシフトレジスタ
を示した概略ブロック図。

【図７】　　２ビット幅の入力及び出力レジスタを有す
る本発明に関連するシフトレジスタを示した概略ブロッ
ク図。

【図８】　　本発明に基づいて通常のシーケンス及びス
キャンサイクル期間中に使用される種々のクロックの状
態を示したタイミング線図。

【図９】　　本発明の一実施例に基づくコンピュータシ
ステムを示した概略ブロック図。

【符号の簡単な説明】

１０　　メモリチップ １２　　スタティックメモリアレイ １４　　入力レジスタ ３４，３６　　クロック動作行・列デコーダ及びセンス
アンプ ３８　　タイミング・制御論理 ４０　　アドレスパリティチェック機能回路４２　　ビ
ットデータパリティチェック機能回路４４　　パリティ
論理デコード回路 ６２　　出力レジスタ ７０　　スキャンシフトレジスタ ７２　　直列入力ライン ７４　　直列出力ライン ７６　　並列入力ライン ７８　　並列出力ライン ８０　　マルチプレクサ ８２　　制御ライン ８４　　出力マルチプレクサ

Claims (21)

【特許請求の範囲】
1. 【請求項１】　　メモリ位置に複数個のビットを格納す
   るメモリ集積回路において、スキャン診断を実行する装
   置において、並列状態で信号を受取る入力レジスタが設
   けられており、並列状態で信号を出力する出力レジスタ
   が設けられており、メモリアレイへ結合されると共に前
   記入力レジスタ及び前記出力レジスタヘ結合されたメモ
   リ制御手段が設けられており、三つのデータ入力の内の
   少なくとも一つを入力として受取り且つ三つの出力の内
   の少なくとも一つを出力するシフトレジスタが設けられ
   ており、前記三つのデータ入力は、直列データストリー
   ムと、前記入力バッファからの並列データと、前記出力
   バッファからの並列データであり、且つ前記三つの出力
   は、直列データストリームと、前記入力バッファへの並
   列データ出力と、前記出力バッファへの並列データ出力
   であることを特徴とする装置。
2. 【請求項２】　　請求項１において、前記メモリアレイ
   及び前記シフトレジスタが単一の集積回路チップ上に形
   成されていることを特徴とする装置。
3. 【請求項３】　　請求項１において、前記シフトレジス
   タが並列入力手段と直列出力手段とを有しており、更に
   、前記シフトレジスタ及び前記メモリ制御手段の両方に
   おいて並列的に前記入力信号の少なくとも幾つかを受取
   ることを可能とするために前記入力レジスタを前記シフ
   トレジスタと前記メモリ制御手段とに結合するバス手段
   が設けられており、前記入力レジスタの状態のスキャン
   出力を与えるために前記シフトレジスタの前記直列出力
   ライン上に前記入力信号を直列的に出力する手段が設け
   られていることを特徴とする装置。
4. 【請求項４】　　請求項３において、前記出力ライン上
   に出力される前記入力信号は、前記入力レジスタ内に受
   取られる入力信号の全てを包含していることを特徴とす
   る装置。
5. 【請求項５】　　請求項３において、更に、前記入力信
   号を診断プロセサへ送給する手段が設けられていること
   を特徴とする装置。
6. 【請求項６】　　請求項３において、前記シフトレジス
   タ及び前記メモリ制御における受取りが実質的に同時的
   であることを特徴とする装置。
7. 【請求項７】　　請求項１において、前記シフトレジス
   タが直列入力ラインと並列出力ラインとを有しており、
   前記並列出力ラインが前記入力レジスタへ結合されてお
   り、更に、前記シフトレジスタの前記直列入力ライン上
   ヘの複数個の入力信号を直列的に受取り且つ前記入力信
   号を前記シフトレジスタヘシフトさせる手段が設けられ
   ており、前記入力レジスタの状態を強制させるために前
   記入力レジスタによる受取りのために前記シフトレジス
   タからの前記入力信号を前記出力ライン上に並列的に出
   力する手段が設けられていることを特徴とする装置。
8. 【請求項８】　　請求項７において、少なくとも一つの
   メモリサイクル期間中に前記入力信号の全てが前記出力
   手段から前記入力バッファ内に受取られることを特徴と
   する装置。
9. 【請求項９】　　請求項７において、前記複数個の入力
   信号が擬似ランダム発生器によって発生されることを特
   徴とする装置。
10. 【請求項１０】　　請求項７において、更に、少なくと
    も一つのメモリサイクルの実行を可能とするために前記
    直列的に受取る手段をインタラプトする手段が設けられ
    ていることを特徴とする装置。
11. 【請求項１１】　　請求項７において、更に、前記出力
    ライン上の入力信号を前記入力レジスタへ選択的に供給
    する入力マルチプレクサ手段が設けられていることを特
    徴とする装置。
12. 【請求項１２】　　請求項１において、前記シフトレジ
    スタが直列入力ラインと、前記出力レジスタへ結合され
    ている並列出力ラインとを有しており、且つ、更に、前
    記シフトレジスタの前記入力ライン上への複数個の出力
    信号を直列的に受取り且つ前記出力信号を前記シフトレ
    ジスタ内にシフトさせる手段が設けられており、前記出
    力レジスタの状態を強制するために前記出力レジスタに
    よる受取りのために前記シフトレジスタからの前記出力
    信号を前記出力ライン上に並列的に出力する手段が設け
    られていることを特徴とする装置。
13. 【請求項１３】　　請求項１２において、少なくとも第
    一メモリサイクルにおいて前記出力レジスタ内に受取ら
    れた全ての出力信号が前記シフトレジスタの前記並列出
    力ラインから受取られることを特徴とする装置。
14. 【請求項１４】　　請求項１２において、更に、少なく
    とも一つのメモリサイクルの実行を可能とするために前
    記直列的に受取る手段をインタラプトする手段が設けら
    れていることを特徴とする装置。
15. 【請求項１５】　　請求項１２において、更に、前記出
    力ライン上の前記出力信号を前記出力レジスタへ選択的
    に供給する出力マルチプレクサ手段が設けられているこ
    とを特徴とする装置。
16. 【請求項１６】　　請求項１において、前記シフトレジ
    スタが並列入力ラインと直列出力ラインとを有しており
    、且つ、更に、前記シフトレジスタ内の前記出力信号を
    並列的に受取ることを可能とするために前記出力レジス
    タを前記シフトレジスタへ結合させるバス手段が設けら
    れており、前記出力バッファの状態のスキャン出力を与
    えるために前記出力信号を前記シフトレジスタの前記出
    力ライン上に直列的に出力する手段が設けられているこ
    とを特徴とする装置。
17. 【請求項１７】　　請求項１６において、前記出力ライ
    ン上に出力された前記出力信号が、前記出力レジスタ内
    に受取られた出力信号の全てを包含することを特徴とす
    る装置。
18. 【請求項１８】　　メモリアレイを持った少なくとも一
    個の第一集積回路を具備するメモリシステムにおいて、
    スキャン診断において使用するシフトレジスタ装置にお
    いて、複数個の二相ラッチ部分が設けられており、その
    各部分は第一相ラッチと前記第一相ラッチヘ結合された
    第二相ラッチと直列データ源と並列データ源との間にお
    いて前記第二相ラッチに対する入力を選択するマルチプ
    レクサ手段とを有しており、前記複数個のラッチ部分の
    少なくとも幾つかに対して並列的にデータを供給する入
    力バッファが設けられており、並列入力バスと前記複数
    個の第二相ラッチの少なくとも幾つかとの間において前
    記入力バッファに対する入力を選択するマルチプレクサ
    手段が設けられており、前記複数個のラッチ部分の少な
    くとも幾つかから並列的にデータを受取る出力バッファ
    が設けられており、前記メモリアレイと前記複数個の第
    二相ラッチの少なくとも幾つかとの間において前記出力
    バッファに対する入力を選択するマルチプレクサ手段が
    設けられており、前記ラッチ部分内へのデータを直列的
    に受取る手段が設けられており、前記ラッチ部分からデ
    ータを直列的に出力する手段が設けられていることを特
    徴とするシフトレジスタ装置。
19. 【請求項１９】　　請求項１８において、更に、直列入
    力手段を具備するシフトレジスタを持った少なくとも一
    個の第二メモリ集積回路が設けられており、前記第一集
    積回路の前記ラッチ部分から直列的にデータを出力する
    手段を前記第二メモリ集積回路の前記直列入力手段へ結
    合させる手段が設けられていることを特徴とするシフト
    レジスタ装置。
20. 【請求項２０】　　メモリ位置内に複数個のビットを格
    納するためのメモリ集積回路において、前記集積回路へ
    入力される複数個の入力信号の表示を得る方法において
    、入力レジスタを与え、並列的な態様で前記入力レジス
    タ内の前記複数個の入力信号を受取り、並列入力ライン
    及び直列出力ラインを持ったシフトレジスタを与え、メ
    モリアレイヘ結合されたメモリ制御手段を与え、前記シ
    フトレジスタ及び前記メモリ制御手段の両方において並
    列的に前記入力信号を受取ることを可能とするために前
    記入力レジスタを前記シフトレジスタ及び前記メモリ制
    御手段ヘ結合させ、前記入力信号を前記シフトレジスタ
    の前記出力ライン上に直列的に出力させる、上記各ステ
    ップを有することを特徴とする方法。
21. 【請求項２１】　　メモリ位置内に複数個のビットを格
    納するためのメモリ集積回路において、スキャン診断を
    実行する方法において、並列的に信号を受取る入力レジ
    スタを与え、並列的に信号を出力する出力レジスタを与
    え、メモリアレイへ結合されると共に前記入力レジスタ
    及び前記出力レジスタヘ結合されるメモリ制御手段を与
    え、並列入力と直列入力と並列出力と直列出力とを持っ
    たシフトレジスタを与え、三つのデータ入力の内の少な
    くとも一つを前記シフトレジスタへの入力として受取り
    且つ三つの出力の内の少なくとも一つを出力する、上記
    各ステップを有しており、前記三つのデータ入力が直列
    データストリームと、前記入力バッファからの並列デー
    タと、前記出力バッファからの並列データとであり、且
    つ前記三つの出力が直列データストリームと、前記入力
    バッファへの並列データ出力と、前記出力バッファへの
    並列データ出力とであることを特徴とする方法。