JPH06214821A

JPH06214821A - 逐次自己アドレス解読機能を有するデ−タ処理システムとその動作方法

Info

Publication number: JPH06214821A
Application number: JP5064684A
Authority: JP
Inventors: Sunil P Khatri; スニール・ピー・カトリ; Jr William C Bruce; ジュニアウィリアム・シー・ブルース; William C Moyer; ウィリアム・シー・モイヤー
Original assignee: Motorola Inc
Current assignee: Motorola Solutions Inc
Priority date: 1992-03-02
Filing date: 1993-03-01
Publication date: 1994-08-05
Also published as: US5347523A

Abstract

(57)【要約】【目的】シリアル・スキャン回路１０を含むデータ処
理システム９０において大型のアドレスおよびデータバ
スとバス配線を除去し集積回路領域を削減する。【構成】シリアル・スキャン回路１０は、Ｍ個の逐次
的に発生されたアドレス・ビットを検出、解読するアド
レス検出器１２を有する。アドレス検出器１２には、ク
ロック発生器１４が結合され、少なくとも１個の被導出
信号を提出する。。アドレス検出器１２とクロック発生
器１４とには、シリアル・スキャン・チェーン１６が結
合され、シリアル・スキャン・チェーン１６は、Ｎ個の
逐次的に発生されたデータ・ビットを記憶するために用
いられる。複数のシリアル・スキャン・チェーン１０が
並列配置に接続されて、データ処理システム９０を形成
する。Ｍ個のアドレス・ビットとＮ個のデータ・ビット
とは、時分割多重動作で単独の導体２４により逐次的に
発生される。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、一般に、データ・プロ
セッサに関する。さらに詳しくは、シリアル（逐次）デ
ータ処理に関する。

【０００２】

【従来の技術と発明が解決しようとする課題】シリアル
走査チェーンまたはシリアル・スキャン・チェーン（ｓ
ｅｒｉａｌｓｃａｎｃｈａｉｎ）回路は、集積回路や
回路基板の診断，トラブルシューティング，機能試験な
どの用途によく用いられる電子回路である。シリアル・
スキャン・チェーン回路は、入力として一定の数のシリ
アル・データ・ビットを受け取り、このシリアル・デー
タをシフトレジスタまたは同様の変更可能なメモリに記
憶させる。その後、シリアル・スキャン・チェーン回路
に記憶されたシリアル・データは、集積回路により内部
で用いられて、集積回路のある所定の機能を開始および
試験する。

【０００３】シリアル・スキャン・チェーン回路を実現
するために用いられる方法の１つに、それぞれＭビット
の記憶をもつＮ個のシリアル・スキャン・チェーン回路
シフトレジスタを有する方法がある。ＮとＭは、整数で
ある。Ｎ個のシリアル・スキャン・チェーン回路シフト
レジスタは、直列に接続される。すなわち、シフトレジ
スタＰ（ただし１＜Ｐ＜Ｎ＋１）の第１ビットがその前
のシフトレジスタ、すなわち（Ｐ−１）番目のシフトレ
ジスタの最終ビットＭに接続される。チェーン内の第１
シフトレジスタは、シリアル・データ入力に接続され、
Ｎ番目のシフトレジスタのＭ番目のビットがシリアル出
力ラインに接続される。シリアル・スキャン・チェーン
を作るこの方法には融通性がない。１台のスキャン・チ
ェーンシフトレジスタに逐次的に書き込むためには、す
べてのスキャン・チェーンシフトレジスタが、逐次的に
接続されたアーキテクチャにより値を変更する。

【０００４】上述のような逐次の相互依存関係をもたず
に、複数のシリアル・スキャン・チェーン回路シフトレ
ジスタのうちの所定の１台を使うことができるようにす
るには、並行（パラレル）処理法を用いることもでき
る。並行処理法では、それぞれが別々の入力と出力とを
有し、各入力は共に接続され、各出力も共に接続されて
いる、Ｎ個のシリアル・スキャン・チェーン回路シフト
レジスタを用いる。そのため、シリアル・スキャン・チ
ェーン回路シフトレジスタは直列に接続されず、他のシ
フトレジスタを変更せずに各シフトレジスタを変更する
ことができるので互いに独立して動作する。パラレル・
ビット形式のアドレスを用いて、どのシリアル・スキャ
ン・チェーン回路シフトレジスタを動作可能状態にし
て、シリアル・データを受け入れるかを選択する。アド
レスは、シリアル・スキャン・チェーン回路内の２^Ｍ個
のシフトレジスタ毎にＭビットを必要とする。そのた
め、いくつかの導体は、シリアル・データ・ラインおよ
び制御ラインだけでなくアドレス・バスにも配線しなけ
ればならない。その結果、経費はかなりのものになる。

【０００５】

【課題を解決するための手段】本発明により、前述され
た欠点が克服され、その他の利点も得られる。本発明
は、シリアル・スキャン・チェーン回路を有するデータ
処理システムと、シリアル・スキャン回路またはデータ
処理システム内に逐次的にデータをスキャンする方法と
によって構成される。ある形態においては、本発明は、
アドレス検出手段を有するデータ処理システム内のシリ
アル・スキャン回路である。このアドレス検出手段は、
データ処理システム内でシリアル通信導体からＭ個のア
ドレス・ビットを逐次的に受け取る第１入力を有する。
ただしＭは整数である。アドレス検出手段は、システム
・クロック信号を受け取る第２入力と、シリアル通信導
体から所定の二値アドレスを受け取ったことを示すアド
レス一致信号を発生する出力とを有する。クロック発生
手段は、検出手段の出力に結合された第１入力を有す
る。クロック発生手段は、システム・クロック信号を受
け取る第２入力と、アドレス一致信号およびシステム・
クロック信号の両方に応答して少なくとも１個の制御ク
ロック信号を選択的に発生する出力とを有する。記憶手
段は、少なくとも１個の制御クロック信号に結合された
第１入力を有する。記憶手段は、シリアル通信導体に結
合され、Ｎ個のデータ・ビットを逐次的に受け取る第２
入力を有する。ただしＮは整数である。シリアル通信導
体は、Ｍ個のアドレス・ビットと第１組のＮデータ・ビ
ットとを逐次的に発生するように時分割多重されてい
る。記憶手段は、少なくとも１個の制御クロック信号に
応答して、第１組のＮデータ・ビットを選択的に記憶す
る。記憶手段は、少なくとも１個の制御クロック信号に
応答して、第２組のＮデータ・ビットを同時に逐次的に
発生する出力を有する。

【０００６】本発明は、以下の詳細な説明と、添付の図
面とによりさらに明確に理解されるであろう。

【０００７】

【実施例】図１には、データ処理システム内で用いられ
るシリアル走査またはシリアル・スキャン回路１０が示
される。回路１０は、クロック発生器回路１４に結合さ
れたアドレス解読器またはアドレス検出器回路１２を有
する。クロック発生器回路１４は、シリアル・スキャン
・チェーン１６に接続される。

【０００８】図１において、アドレス検出器回路１２
は、「データ入力（ｄａｔａｉｎｐｕｔ）」とラベル
がつけられた、シリアル通信導体２４に接続された入力
を有する。導体２４は二値データのシリアル・ストリー
ムを通信する。Ｍ個の逐次的に発生されたアドレス・ビ
ットは、導体２４を介してアドレス検出器回路１２に送
られる。ただしＭは整数である。アドレス検出器回路１
２は、「システム・クロック（ｓｙｓｔｅｍｃｌｏｃ
ｋ）」とラベルのつけられた、導体２２を受け入れる入
力を有する。導体２２は、回路１０内のさまざまな部品
を起動，変更または制御するために用いられるシステム
・クロック信号を運ぶ。クロック信号は、５０％のデュ
ーティ・サイクルの方形波で、０ＫＨｚ（直流）ないし
１００ＭＨｚの範囲の所定の定周波数をもつことが好ま
しい。クロック信号に関しては、より高い周波数も可能
であるが、一般的ではない。アドレス検出器回路１２
は、「リセット（ｒｅｓｅｔ）」とラベルのつけられ
た、導体２０を受け入れる入力を有する。「リセット」
入力は、回路１０のためにリセット信号として機能し、
アドレス検出器回路１２をリセットする。アドレス検出
器回路１２をリセットすることにより、クロック発生器
回路１４および／またはシリアル・スキャン・チェーン
１６もリセットされるが、このような完ぺきなリセット
動作がいつも必要とは限らない。

【０００９】アドレス検出器回路１２は、「ヒット（ｈ
ｉｔ）」とラベルのつけられた、導体２８に対してアド
レス一致信号を送る出力を有する。出力「ヒット」は、
回路１０が選択されていないときは、低論理状態、通常
は実質的にゼロボルトに近い信号を導体２８に送る。ア
ドレス検出器回路１２が、Ｍビットの所定の二値アドレ
スの受信を介して回路１０が選択されたことを判定する
と、出力「ヒット」は論理１状態を生成する。

【００１０】図１においては、クロック発生器回路１４
は、「ディスエーブル（ｄｉｓａｂｌｅ）」とラベルの
つけられた、導体３０を受け入れる入力を有する。導体
３０は、制御信号をクロック発生器回路１４に結合し、
これがイネーブル／ディスエーブル信号として機能す
る。クロック信号が高論理信号のときは、クロック発生
器回路１４が動作不能状態（ディスエーブル）になる。
制御信号が低論理信号のときは、クロック発生器回路１
４は動作可能状態（イネーブル）になり、２個のクロッ
ク信号を発生する。

【００１１】ある形態においては、インバータ１８が導
体３０を介してアドレス一致信号をディスエーブル入力
に送る。インバータ１８は、アドレス検出器回路１２の
出力に接続された入力を有する。インバータ１８は、ア
ドレス検出器回路１２により設けられたアドレス一致信
号を反転するために用いられる。もちろん、インバータ
１８を取り除き、それによって導体３０を直接導体２８
に接続してもよい。この直接接続により入力「ディスエ
ーブル」は、アドレス一致信号に等価の入力「イネーブ
ル」になる。

【００１２】クロック発生器回路１４は、導体２２に接
続された入力「システム・クロック」を有する。そのた
め、アドレス検出器回路１２に供給されるのと同じクロ
ック信号が、クロック発生器回路１４に供給される。ク
ロック発生器回路１４は、少なくとも１個の導出された
出力制御クロックを発生する。図１においては、２個の
非重複制御クロック信号が出力「クロック１」および
「クロック２」を介して発生される。シリアル・スキャ
ン・チェーン１６は、好適な形態においては、少なくと
も１個の被導出クロックが２個の非重複クロック信号で
あることを求める。非重複クロック信号は２個のクロッ
ク信号Ａ，Ｂであり、信号Ａ，Ｂは、互いに１８０度位
相がずれており、信号Ａ，Ｂの両方が同時に高論理状態
になることは決してない。シリアル・スキャン・チェー
ン１６を改変して、ただ１つのクロックまたは３個以上
のクロックを必要とするようにすることもできる点に留
意されたい。出力「クロック１」および「クロック２」
は、出力導体３２，３４に対してそれぞれ２個の非重複
クロック信号を送る。

【００１３】シリアル・スキャン・チェーン１６は、シ
リアル通信導体２４に接続された入力を有する。この入
力は、第１組のＮ個の逐次的に発生されたデータ・ビッ
トをシリアル・スキャン・チェーン１６に送る。ただ
し、Ｎは整数である。Ｎ個の逐次的に発生されたデータ
・ビットと、Ｍ個の逐次的に発生されたアドレス・ビッ
トとは、時分割多重され、同じ導体２４を介して供給さ
れる点を強調したい。シリアル・スキャン・チェーン１
６は、少なくとも１個の被導出クロックを受け取る入力
を有する。図示された形態においては、「クロック１」
および「クロック２」とラベルのつけられた２個の入力
を用いて、導体３２，３４からの２個の非重複クロック
信号をそれぞれ受け取る。シリアル・スキャン・チェー
ン１６の出力は、データの出力シリアル・ストリームの
出力を導体３６を介して同時に行う。データの出力シリ
アル・ストリームは、第２組のＮ個のデータ・ビットで
ある。一般に、逐次的に伝送されるビットをデータの
「ストリーム」と呼ぶ。好適な形態においては、シリア
ル・スキャン・チェーン１６は、シリアルシフトレジス
タを用いて、シリアル・データを記憶する。このシリア
ルシフトレジスタを用いる手順を、シリアル・スキャン
・チェーン１６のフリップフロップのシリアル接続に図
示する。フリップフロップのうちの２個、すなわちシリ
アル・スキャン・チェーン１６内の第１フリップフロッ
プと最後のフリップフロップとは、それぞれフリップフ
ロップ１７および１９とラベルがつけられている。

【００１４】導体３６は、イネーブル回路２１に接続さ
れる。多くの場合、イネーブル回路２１は３状態バッフ
ァ（ｔｒｉ−ｓｔａｔｅｂｕｆｆｅｒ）またはマルチ
プレクサである。図１においては、３状態バッファがイ
ネーブル回路２１として図示されている。イネーブル回
路２１は、導体２８により与えられるアドレス一致信号
に応答して、選択された出力信号を導体２６を介して送
る。回路１０が、アドレスまたは選択されていない場
合、これはアドレス検出器回路１２により判定される
が、導体２６は、「浮動（ｆｌｏａｔｉｎｇ）」状態と
なる、すなわち導体ぬやから電気的に分離されるので、
出力信号を発生しない。この「浮動」、または信号発生
法が、複数の信号を単独のバスまたは導体にインターフ
ェースする際に通常用いられる。

【００１５】図１にはさらに、シリアル・スキャン・チ
ェーン１６に接続されたパラレル（並行）書き込み回路
８０が示される。パラレル書き込み回路８０は、シリア
ル・スキャン・チェーン１６に対して導体８２を介して
二値データ・ビットまたは任意の形態の二値情報を並行
に書き込むことのできる少なくとも１個の、そして最大
Ｎ個までの出力を有する。この並行書き込み法は、複数
の回路１０を含むマイクロプロセッサが外部の試験ユニ
ット（図示せず）に情報をフィードバックしなければな
らない場合に便利である。マイクロプロセッサは、シリ
アル・スキャン・チェーン１６に情報を書き込むことに
より、外部の試験ユニット（図示せず）に情報を送るこ
とができる。次に、外部試験ユニット（図示せず）は、
導体３６，２６を介してシリアル・スキャン・チェーン
１６から情報をスキャンする。パラレル書き込み回路８
０はオプションであり、回路１０が機能するために必須
ではない点に注意することが重要である。パラレル読み
出し回路８３もシリアル・スキャン・チェーン１６に接
続して、シリアル・スキャン・チェーン１６に記憶され
ている二値を並行に読み出すこともできる。

【００１６】図２においては、それぞれ図１による複数
のシリアル・スキャン回路を用いて、シリアル・スキャ
ン・チェーン・システムまたはデータ処理システムを形
成している。回路１０をアドレスするためにＭビットが
使われるとすると、１ないし２^Ｍまでの任意の整数個の
スキャン・チェーン回路１０をシステム９０内でアドレ
スすることができる。最大２^Ｍの可能なシリアル・スキ
ャン・チェーン回路のうちから、図２では特に、３個の
シリアル・スキャン・チェーン回路１１，１３，１５を
示している。そのためシステム９０は、３個のシリアル
・スキャン・チェーン回路１１，１３，１５に関して言
及されることもあるが、より多くのスキャン・チェーン
回路を用いることもできる。シリアル通信導体５２は、
図１の導体２４により設けられる二値データのシリアル
・ストリームに類似の、二値データのシリアル・ストリ
ームを発生する。導体５０は、図１の導体２０により通
信されるリセット信号に類似のリセット信号を通信す
る。導体４８は、図１の導体２２により通信されるクロ
ック信号に類似のクロック信号を通信する。導体４６
は、図１の導体２６により通信される被選択出力信号に
類似の被選択出力信号を通信する。

【００１７】シリアル・スキャン回路１１，１３，１５
のそれぞれは、図１に類似のアドレス検出器回路４０
ａ，４０ｂ，４０ｃを有する。シリアル・スキャン回路
１１，１３，１５のそれぞれは、図１に類似のクロック
発生器回路４１ａ，４１ｂ，４１ｃを有する。シリアル
・スキャン回路１１，１３，１５は、それぞれシリアル
・スキャン・チェーン４２ａ，４２ｂ，４２ｃを有す
る。シリアル・スキャン回路１１，１３，１５のそれぞ
れにおいては、所定の数Ｎａ，Ｎｂ，Ｎｃ個の逐次的に
接続されたフリップフロップがあり、シリアルシフトレ
ジスタまたは類似の記憶装置を形成している。フリッ
プフロップとそれらのシリアル接続とは、第１フリップ
フロップ４４ａ，４４ｂ，４４ｃおよび最後のＮ番目の
フリップフロップ４３ａ，４３ｂ，４３ｃにより図示さ
れている。シリアル・スキャン・チェーン４２ａ，４２
ｂ，４２ｃのそれぞれは、Ｎビットのシリアルシフトレ
ジスタであることが好ましいが、このときＮａ，Ｎｂ，
Ｎｃは、それぞれスキャン・チェーン回路１１，１３，
１５間では可変してもよい。シリアル・スキャン・チェ
ーン回路１１，１３，１５の出力には、導体４５ａ，４
５ｂ，４５ｃとラベルがつけられ、それぞれ図１の導体
２６と類似のものである。

【００１８】シリアル・スキャン回路１１，１３，１５
のそれぞれは、選択回路またはイネーブル回路５６ａ，
５６ｂ，５６ｃを有する。イネーブル回路５６ａ，５６
ｂ，５６ｃのそれぞれは、図示されるように３状態バッ
ファでも、３状態インバータでも、あるいはマルチプレ
クサでもよい。シリアル・スキャン・チェーン４２ａ，
４２ｂ，４２ｃは、それぞれ導体４８，５２を受け入
れ、導体５７ａ，５７ｂ，５７ｃと表される少なくとも
１つのクロック信号を受け取る。「ディスエーブル」信
号（ラベルはついていないが図示されている）は、アド
レス検出器回路４０ａ，４０ｂ，４０ｃから、それぞれ
クロック発生器回路４１ａ，４１ｂ，４１ｃに接続され
ている。それぞれのアドレス検出器回路４０ａ，４０
ｂ，４０ｃは、それぞれ出力導体５４ａ，５４ｂ，５４
ｃを有し、これらはそれぞれイネーブル回路５６ａ，５
６ｂ，５６ｃを制御する。

【００１９】イネーブル回路５６ａ，５６ｂ，５６ｃは
それぞれ、導体４６に接続する出力を有する。そのため
導体４６は、シリアル・スキャン・チェーン回路１１，
１３，１５のすべての出力に関して、１つの導体時間多
重バスを形成する。導体５２，５０，４８，４６は、す
べて図１に示されており、図１に関して説明されている
ものと同じシリアル・スキャン・チェーン回路１１，１
３，１５のそれぞれに接続されている。Ｍ個の逐次的に
発生されたアドレス・ビットと、Ｎ個の逐次的に発生さ
れたデータ・ビットとが、同じ導体５２を介して、シリ
アル・スキャン・チェーン回路１１，１３，１５のそれ
ぞれに対して逐次的に与えられ、時間多重される。

【００２０】シリアル・スキャン・チェーンは、独立し
てアドレスされるので、シリアル・スキャン・チェーン
回路１１，１３，１５のそれぞれは、異なるＮの値を有
することができる。ただしＮはデータの長さをビット数
で示したものである。たとえば、シリアル・スキャン・
チェーン回路１１は１１のＮ値を有する。そのため、シ
リアル・スキャン・チェーンが選択されると、このシリ
アル・スキャン・チェーンは、正しい選択のために独自
のＭビットのアドレスと１１のデータ・ビットとを必要
とする。同一のシステム９０において、シリアル・スキ
ャン・チェーン回路１３は６４のＮ値を有するものとす
る。そのため、シリアル・スキャン・チェーンが選択さ
れると、このシリアル・スキャン・チェーンは、正しい
選択のためには独自のＭビットのアドレスと、６４のデ
ータ・ビットとを必要とする。同様にシリアル・スキャ
ン・チェーン回路１５は３６のＮ値を有する。

【００２１】図３には、システム９０のためのシリアル
・スキャン手順を行うために用いられる方法がフローチ
ャートに図示されている。ステップ５８では、外部試験
ユニットが、試験データとも呼ばれる試験ベクトルによ
り初期化される。それぞれの試験ベクトルは、第１のＭ
ビット・アドレス部分と第２のＮビット・データ部分と
を有する二値である。前述のように、Ｎビット・データ
部分は、それぞれの独自のアドレスに関して可変するこ
とがある。試験ベクトルはすべて、導体５２を介してシ
ステム９０に逐次的に転送される。

【００２２】システム９０はステップ６０において、パ
ワーアップ，割り込みまたは例外（ｅｘｃｅｐｔｉｏ
ｎ）、または新しい試験ベクトル転送の開始によりリセ
ットされる。新しい試験ベクトル転送の開始が、もっと
も普通のリセット理由である。システム９０において
は、導体５０を低論理状態から高論理状態へ、そしてま
た低論理状態へとトグル操作することによりリセットが
実行される。導体５０が低論理信号を運ぶ限り、システ
ム９０はリセットされない。リセットにより、システム
９０のアドレス検出器回路４０ａ，４０ｂ，４０ｃに
は、Ｍ個のアドレス・ビットとアドレスに依存するＮ個
のデータ・ビットとを含む新しい試験ベクトルが導体５
２を介して逐次的に供給されることが知らされる。

【００２３】リセットの後で、試験ベクトルは導体５２
を介して逐次的に送られる。Ｍ個のアドレス・ビットが
まず逐次的に送られる。ステップ６２において、Ｍ個の
アドレス・ビットは、アドレス検出器回路４０ａ，４０
ｂ，４０ｃのそれぞれに記憶される。アドレス検出器回
路４０ａ，４０ｂ，４０ｃのそれぞれは、アドレス検出
器論理とＭビット・シリアルシフトレジスタとを用い
て、Ｍ個のアドレス・ビットを記憶する。システム９０
のすべてのアドレス検出器回路にＭ個のアドレス・ビッ
トが記憶されると、それぞれのアドレス検出器回路４０
ａ，４０ｂ，４０ｃは導体５２から二値ビットを記憶す
ることを停止する。

【００２４】ステップ６２でそれぞれのアドレス検出器
回路に同時にＭ個のアドレス・ビットが記憶されると、
ステップ６４が実行される。ステップ６４において、ア
ドレス・ビットは、システム９０のそれぞれのアドレス
検出器回路４０ａ，４０ｂ，４０ｃにより解読されて、
システム９０内にある最大２^Ｍ個のシリアル・スキャン
・チェーン回路のうちどれが選択されたかを決定する。
たいていの場合、解読にはいくつかの信号のＮＡＮＤま
たはＮＯＲを必要とするが、テーブル検査法（ｔａｂｌ
ｅｌｏｏｋ−ｕｐａｐｐｒｏａｃｈ）または仮想ア
ドレス（ｖｉｒｔｕａｌａｄｄｒｅｓｓ）などの別の
複素数解析法を用いることもある。普通はシステム９０
のシリアル・スキャン・チェーン回路のうち１つだけが
選択されるが、複数のシリアル・スキャン・チェーン回
路に同じアドレスを割り当てることにより任意の数のス
キャン・チェーンを選択することもできる。

【００２５】ステップ６６において、アドレス解読は終
了して、１つ以上のシリアル・スキャン回路１１，１
３，１５が選択される。説明を簡単にするために、シリ
アル・スキャン回路１３が選択されたとする。シリアル
・スキャン回路１３内では、図１の導体２８を介して選
択が行われる。導体２８はアドレス検出器回路４０ｂを
図２のクロック発生器回路４１ｂに結合する。導体２８
が、アドレス一致信号として高論理状態を発生させる。
次にアドレス一致信号によりシリアル・スキャン回路１
３のクロック発生器回路４１ｂが起動する。シリアル・
スキャン回路１３のクロック発生器回路４１ｂは、シリ
アル・スキャン回路１３のシリアル・スキャン・チェー
ン４２ｂに対して、データを記憶するために必要な２個
の非重複クロック信号を与える。さらに、シリアル・ス
キャン回路１３の選択回路であるイネーブル回路５６ｂ
が動作可能状態になり、出力導体４６を駆動する。

【００２６】ステップ６８において、選択されたシリア
ル・スキャン回路１３のシリアル・スキャン・チェーン
４２ｂ内に、Ｎ個のデータ・ビットが逐次的に記憶され
る。シリアル・スキャン・チェーン４２ｂによりＮ個の
データ・ビットが受け取られ、記憶されると、シリアル
・スキャン回路１３のクロック発生器回路４１ｂが動作
不能状態になり、Ｎ個のデータ・ビットは記憶されたま
まになる。シリアル・スキャン・チェーン回路１３は、
システム９０のリセットにより、あるいは少なくとも１
つの制御クロック信号を止めることにより、動作不能に
なる。Ｎ個のデータ・ビットがシリアル・スキャン・チ
ェーン回路１３に移されると、Ｎ個の古いデータ・ビッ
トがシリアル・スキャン回路１３から出されて、逐次的
に導体４６上に供給される。ある形態においては、Ｎ個
の古いデータ・ビットが、直列または並列に試験ユニッ
ト（図示せず）に伝送される。

【００２７】ステップ７０において、システム９０内に
記憶されたＮ個のデータ・ビットは、試験や同様のハー
ドウェアまたはソフトウェア要件のために用いられる。
データはシリアル・スキャン・チェーンに書き込まれ
て、次のシリアル・スキャン回路１３試験ベクトル・ロ
ード手順で出力導体４６を介して逐次的に通信される。
ステップ７２において、システム９０でさらに多くの試
験ベクトルや試験が必要であれば、試験が必要なくなる
までステップ６０ないし７０が繰り返される。使用可能
な試験ベクトルがもうない場合や、試験が必要でない場
合は、図３の方法はステップ７４を介して終了する。

【００２８】図４には図１のアドレス検出器回路１２を
さらに詳細に図示している。好適な形態においては、
（Ｍ＋１）個のフリップフロップのシリアル接続が用い
られる。まずすべてのフリップフロップがリセットされ
る。一番左側のフリップフロップは、フリップフロップ
を高論理状態に設定することによりリセットされる。そ
の他のフリップフロップはすべて、フリップフロップを
低論理状態にクリアすることによりリセットされる。逐
次的に発生されたＭ個のアドレス・ビットが、左から右
に、（Ｍ＋１）個すべてのフリップフロップを通じて移
され、最終的には、最初に左端のフリップフロップに設
定された高論理状態が、チェーン内の最後のフリップフ
ロップ（Ｍ＋１）に到達する。左端のフリップフロップ
の高論理ビットが、最後のフリップフロップ（Ｍ＋１）
に移動されると、Ｍ個のアドレス・ビットはすべてフリ
ップフロップ１ないしＭで受信されている。ＮＯＲゲー
ト７５を用いて、（Ｍ＋１）個すべてのフリップフロッ
プに対してクロックを遮断し、Ｍ個のアドレス・ビット
を適所に保持する。第１ＡＮＤゲート７６が、すべての
Ｍ個の逐次的に発生されたアドレス・ビットをチェック
して、イネーブル・アドレスが送られたか否かを判定す
る。イネーブル・アドレスが送られた場合は、第２ＡＮ
Ｄの出力は、高論理状態の「ヒット」信号となり、選択
が決定されていることを示す。第２ＡＮＤゲート７７の
出力の「ヒット」が低論理のままの場合は、アドレス選
択は決定されない。

【００２９】ＡＮＤゲート７６の前の電気経路Ｑ_１ない
しＱ_Ｍに、インバータを配置することができるのは明白
である。また、多くのフリップフロップは、被反転出力
信号Ｑ_１ないしＱ_Ｍを発生することができる。アドレス
解読のためにインバータを用いることも、被反転出力信
号Ｑ１ないしＱＭを用いることもできる。インバータや
被反転フリップフロップ出力がＡＮＤゲート７６に接続
されると、シリアル・スキャン回路に関して２^Ｍ個のア
ドレスを用いることができる。

【００３０】図５には、図１のシリアル・スキャン・チ
ェーン１６がより詳細に図示されている。フリップフロ
ップ１７，１９が、図１と図５との相関をより分かりや
すくするために識別されている。シリアル・スキャン・
チェーン１６は、２個の非重複クロックを用いて、マス
ター・スレーブ方式で記憶および伝播するシリアルシフ
トレジスタである。シリアル・データ入力とシリアル・
データ出力とが図示されている。

【００３１】図６には、図１のクロック発生器回路１４
がより詳細に図示されている。２個の非重複クロック
「クロック１」および「クロック２」は、図６の回路に
より設けられる。ディスエーブル信号は、イネーブル／
ディスエーブル入力として機能する。ディスエーブル信
号が高論理状態の場合、図６の回路はクロックを発生し
ない。入力信号ディスエーブルが低論理状態のとき、非
重複クロックがシステム・クロック発振により生成され
る。

【００３２】図７には、代替の実施例のシリアル・スキ
ャン・チェーン回路１０′が図示されている。図７は、
図１に似ているがいくつか相違点がある。図１と図７と
は類似のものであるので、共通の素子には同じラベルが
つけられている。クロック発生器回路１４は、図７では
削除されている。入力「クロック１」および「クロック
２」は、自走クロック（ｆｒｅｅ−ｒｕｎｎｉｎｇｃ
ｌｏｃｋｓ）で、イネーブル／ディスエーブル機能を必
要としない。図７においては、制御回路９８は、「ヒッ
ト」信号を、導体２８を介してアドレス検出器２８から
受け取る入力を有して図示されている。制御回路９８
は、導体９８を介してシリアル・スキャン・チェーン１
６の入力に接続された出力を有し、導体２４を介してシ
リアル入力データを受け取る入力を有する。

【００３３】図７においては、制御回路９８を用いてシ
リアル・スキャン・チェーン１６に入力されたデータを
制御する。データ入力がアイドル状態，アドレス転送状
態または動作不能状態にある場合、「ヒット」信号は、
制御回路９８に対してデフォルトのアイドル・データを
シリアル・スキャン・チェーン１６に移すように知らせ
る。アイドル・データは、論理０でも、論理１でも、両
者の組合せでも構わない。図７の回路１０′が導体２８
上の「ヒット」信号によりアドレスされ、動作可能状態
になると、導体９９は、制御回路９８により、導体２４
を介して供給されるデータ入力信号に結合される。シリ
アル・スキャン・チェーン１６に入力されるシリアル・
データは、図１のように進む。イネーブル回路２１を用
いて、以下に説明されるようにシリアル・データを出力
する。

【００３４】クロック１とクロック２とは、自走クロッ
クで、これによりシリアル・スキャン回路１６は、常に
データまたはデフォルト値が制御回路９８から動いた状
態になっている。このようなデフォルト・データの移動
は、シリアル・スキャン・チェーン１６内のデータが導
体２６により出力のために必要とされる場合は、望まし
いことではない。そのために、シリアル・スキャン・チ
ェーン１６内のデータを保存したいときは、並行書き込
み回路８０を用いて不正確なデータを周期的に正確なデ
ータと入れ換えなければならない。

【００３５】

【発明の効果】ここに、シリアル・スキャン回路と、複
数のシリアル・スキャン回路により形成されるシリアル
・スキャン・システムとが提示されている。シリアル・
スキャン・システムのそれぞれのシリアル・スキャン回
路が、Ｍ個の逐次的に発生されたアドレス・ビットと、
Ｎ個の逐次的に発生されたデータ・ビットの両方を設け
るには、１個の導体しか必要としないので、シリアル・
スキャン・システムのための集積回路面積が小さくて済
む。集積回路内でシリアル・スキャン回路同士が、長い
距離で隔てられている場合は、このような表面積の削減
はさらに明白になる。それぞれのシリアル・スキャン回
路は、互いに独立してアクセスされ、それぞれのビット
長やビット寸法を変えることもできる。集積回路は、さ
まざまなビット寸法や、必要とする入力ビットの数が変
わる回路および／または周辺部品を有することがあるの
で、シリアル・スキャン・チェーンに対してさまざまな
ビット長を有する機能は利点が多い。そのために、個々
のスキャン・チェーンを特定の試験機能専用としたり、
回路構成の特定の部分として用いることも、あるいは必
要に応じて、汎用的に用いることもできる。また、複数
のシリアル・スキャン・チェーンが同じアドレスをもっ
ていれば、システム内のいくつかのシリアル・スキャン
・チェーンを同時に選択することもできる。そのため、
集積回路の部分を等価のあるいは異なる試験ベクトルで
同時に試験することができ、試験をよりよく調和させる
ことができる。

【００３６】本発明は特定の実施例に関して図示および
説明されているが、更なる改変や改善が当業者には可能
であろう。たとえば、データのシリアル・ストリームを
記憶するために用いることのできる方法や回路はいくつ
かある。多くのアドレス方法またはアドレス解読法が可
能である。２個のクロックの非重複構成以外にも、他の
クロック信号の構成を、ここで説明したシリアル・スキ
ャン・チェーン回路に用いることができる。数個のシリ
アル・スキャン・チェーン回路をさまざまな方法で相互
接続して、シリアル・スキャン・チェーン・システムを
形成することができる。ここで図示された機能ブロック
に対する入力および出力を変更して、特定の条件に合わ
せてシリアル・スキャン回路の機能性を修正することも
できる。レベル感度スキャン設計( ＬＳＳＤ：ｌｅｖｅ
ｌｓｅｎｓｉｔｉｖｅｓｃａｎｄｅｓｉｇｎ）や
スキャン経路設計（ｓｃａｎ−ｐａｔｈｄｅｓｉｇ
ｎ）などの既知の構造設計方法を本発明の装置に組み込
むこともできる。ここで開示されたスキャン・チェーン
回路は、シリアルシフトレジスタまたは同様の記憶装置
で作ることができる。制御信号の極性を変更したり、論
理ゲートの相互接続部を変えることもできる。それゆ
え、本発明は図示された特定の形式に限定されるもので
はなく、本発明の精神と範囲とから逸脱しないすべての
修正を添付の請求項に包括するものであることを理解さ
れたい。

【図面の簡単な説明】

【図１】本発明による、シリアル・スキャン・チェーン
回路を１つ有するデータ処理システムのブロック図であ
る。

【図２】複数のシリアル・スキャン・チェーン回路を有
する別のデータ処理システムのブロック図である。

【図３】本発明による図１または図２のシステム内にデ
ータを逐次的にスキャンする方法のフローチャートであ
る。

【図４】図１のアドレス検出器回路のブロック図であ
る。

【図５】図１のシリアル・スキャン・チェーンのブロッ
ク図である。

【図６】図１に示されるクロック発生器回路の論理図で
ある。

【図７】本発明によるシリアル・アドレス解読機能を有
する別のデータ処理システムのブロック図である。

【符号の説明】

１０シリアル・スキャン回路１２アドレス検出器回路１４クロック発生器回路１６シリアル・スキャン・チェーン１７，１９フリップフロップ１８インバータ２０，２２，２４，２６，２８，３０，３２，３４，３
６，８２導体２１イネーブル回路８０パラレル書き込み回路８３パラレル読み出し回路

フロントページの続き (72)発明者ウィリアム・シー・ブルースジュニアアメリカ合衆国テキサス州78759、オースチン、ウィンダーメア・メドウズ 11602 (72)発明者ウィリアム・シー・モイヤーアメリカ合衆国テキサス州78620、ドリッピング・スプリングス、ピアー・ブランチ・ロード 1005

Claims

【特許請求の範囲】

【請求項１】データ処理システム（１０）における、
シリアル・アドレス解読機能を有するシリアル・スキャ
ン回路であって：アドレス検出手段（１２）であって、
データ処理システム内でシリアル通信導体からＭ個のア
ドレス・ビット（Ｍは整数）を逐次的に受け取る第１入
力と、システム・クロック信号を受け取る第２入力と、
シリアル通信導体から、所定の２進アドレスを受信した
ことを示すアドレス一致信号を発生する出力とを有する
前記アドレス検出手段（１２）；前記検出手段の出力に
結合された第１入力と、システム・クロック信号を受け
取る第２入力と、アドレス一致信号とシステム・クロッ
ク信号の両方に応答して、少なくとも１個の制御クロッ
ク信号を選択的に発生する出力とを有するクロック発生
手段（１４）；および前記少なくとも１個の制御クロッ
ク信号に結合された第１入力と、シリアル通信導体に結
合され第１組のＮ個のデータ・ビット（Ｎは整数）を逐
次的に受け取る第２入力とを有する記憶手段（１６）で
あって、このときシリアル通信導体は時分割多重され
て、Ｍ個のアドレス・ビットと、第１組のＮ個のデータ
・ビットの両方を逐次的に発生し、さらに前記記憶手段
は、少なくとも１個の制御クロック信号に応答して、第
１組のＮ個のデータ・ビットを選択的に記憶し、少なく
とも１個の制御クロック信号に応答して第２組のＮ個の
データ・ビットを同時に逐次的に発生する出力を有する
前記記憶手段（１６）；を具備することを特徴とするシ
リアル・スキャン回路。
【請求項２】前記記憶手段に結合された書き込み手段
（８０）であって、前記記憶手段の第３入力に結合され
たＮ個のパラレル出力を有し、前記記憶手段に記憶され
ている第１組のＮ個のデータ・ビットを選択的に変更す
る書き込み手段（８０）をさらに具備することを特徴と
する請求項１記載のシリアル・スキャン回路。
【請求項３】前記記憶手段に結合され、前記アドレス
一致信号に応答して、第２組のＮ個のデータ・ビット
を、前記記憶手段の出力から、出力端子に結合させるイ
ネーブル回路（２１）をさらに具備することを特徴とす
る請求項１記載のシリアル・スキャン回路。