JP3125950B2 - 特定用途向け集積回路 - Google Patents
特定用途向け集積回路Info
- Publication number
- JP3125950B2 JP3125950B2 JP04106515A JP10651592A JP3125950B2 JP 3125950 B2 JP3125950 B2 JP 3125950B2 JP 04106515 A JP04106515 A JP 04106515A JP 10651592 A JP10651592 A JP 10651592A JP 3125950 B2 JP3125950 B2 JP 3125950B2
- Authority
- JP
- Japan
- Prior art keywords
- output
- unit
- multiplexer
- register
- modules
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Description
【０００１】
【産業上の利用分野】本発明は、テスト容易化設計手法
を実現した特定用途向け集積回路（ＡＳＩＣ；Applicat
ion Specific Integrated Circuit ）に関し、詳しく
は、マイクロプログラム制御方式を採用したＡＳＩＣの
テスト時のモジュールの可観測性を向上させるように改
善するものである。
を実現した特定用途向け集積回路（ＡＳＩＣ；Applicat
ion Specific Integrated Circuit ）に関し、詳しく
は、マイクロプログラム制御方式を採用したＡＳＩＣの
テスト時のモジュールの可観測性を向上させるように改
善するものである。
【０００２】
【従来の技術】特定用途向け集積回路（以下、ＡＳＩＣ
と呼ぶ）の設計にあっては、その回路構成が大規模化、
複雑化した場合に、高信頼性（十分な故障検出率）確保
のために、チップ単体のテストをいかに効率よく行うか
が重要な課題となっている。本発明では、特に、マイク
ロプログラム制御方式を採用したＡＳＩＣを対象とする
ものであり、このようなＡＳＩＣの一般的な例を図４に
示す。この図のＡＳＩＣ１は、上位ホスト計算機（図示
せず）から非同期にアクセスされるためのチップ・セレ
クト信号ＣＳ，リード／ライト制御信号ＲＷＣ，ホスト
・アドレスＨＡ（ｌビット）等を受けるＣＰＵインター
フェイス部ＩＮＦ２、ＩＮＦ２からのリード・イネーブ
ル信号を受けて該当するレジスタの値を出力ポートＢＯ
に送出またはライト・イネーブル信号を受けて該当する
レジスタにホスト計算機からのパラメータ・コマンドを
入力ポートＢＩ経由で書き込むパラメータ設定部ＰＲＥ
Ｇ３を有する。この入力ポートＢＩ及び出力ポートＢＯ
は、外部とデータＨＤ（ｍビット）を授受することによ
り、このＡＳＩＣ１は上位のホスト計算機等と双方向に
通信を行える。尚、送信バッファＢＯは信号ＨＯＥによ
り制御される。更に、マイクロプログラム制御部ＭＣＴ
Ｌ４は、マイクロアドレスＭＩＣＡを生成するアドレス
・シーケンサＡＤＳＥＱ４１、マイクロアドレスＭＩＣ
Ａを受けてマイクロコードＩＮＳＴを出力するＲＯＭ４
２、マイクロコードＩＮＳＴを一時保持するパイプライ
ン・レジスタＰＰＬ４３、デコーダＤＥＣ４４を備えて
いる。マルチプレクサＭＵＸ５は、ＭＣＴＬ４の制御に
よりＰＲＥＧ３内の特定レジスタの値を選択し、レジス
タ演算部ＲＡＬＵ６にデータｄとして与えるものであ
る。レジスタ演算部ＲＡＬＵ６は、ＭＵＸ５からのデー
タｄ、内部レジスタｔｒ０，ｔｒ１，…、一定値データ
all”０”の内二つのデータ・ソースを選択するソース
・セレクタＳＯＲ６１を有し、ＳＯＲ６１で選択した値
に演算を施す演算部ＡＬＵ６２を備える。また、複数の
モジュールＭ１，Ｍ２，Ｍ３，…，ＭＮは、このＡＳＩ
Ｃ１の動作時にあって、ＭＣＴＬ４、ＲＡＬＵ６、演算
結果出力バスＸＢＵＳを介してそれぞれ制御されるもの
である。マイクロプログラム制御方式のＡＳＩＣ１は以
上のように構成され、上位のホスト計算機からの指示に
従ってＭＣＴＬ４により、内部の複数のモジュールＭ
１，Ｍ２，…，ＭＮが制御され、動作する。ここで、複
数のモジュールＭ１，Ｍ２，…，ＭＮの内、モジュール
Ｍ１は、出力ポートＧＯよりデータＭＤＯを外部に送出
するものとする。また、入力ポートＧＩより外部からデ
ータＭＤＩを取り込み、出力ポートＧＯは信号ＭＯＥに
より制御される。
と呼ぶ）の設計にあっては、その回路構成が大規模化、
複雑化した場合に、高信頼性（十分な故障検出率）確保
のために、チップ単体のテストをいかに効率よく行うか
が重要な課題となっている。本発明では、特に、マイク
ロプログラム制御方式を採用したＡＳＩＣを対象とする
ものであり、このようなＡＳＩＣの一般的な例を図４に
示す。この図のＡＳＩＣ１は、上位ホスト計算機（図示
せず）から非同期にアクセスされるためのチップ・セレ
クト信号ＣＳ，リード／ライト制御信号ＲＷＣ，ホスト
・アドレスＨＡ（ｌビット）等を受けるＣＰＵインター
フェイス部ＩＮＦ２、ＩＮＦ２からのリード・イネーブ
ル信号を受けて該当するレジスタの値を出力ポートＢＯ
に送出またはライト・イネーブル信号を受けて該当する
レジスタにホスト計算機からのパラメータ・コマンドを
入力ポートＢＩ経由で書き込むパラメータ設定部ＰＲＥ
Ｇ３を有する。この入力ポートＢＩ及び出力ポートＢＯ
は、外部とデータＨＤ（ｍビット）を授受することによ
り、このＡＳＩＣ１は上位のホスト計算機等と双方向に
通信を行える。尚、送信バッファＢＯは信号ＨＯＥによ
り制御される。更に、マイクロプログラム制御部ＭＣＴ
Ｌ４は、マイクロアドレスＭＩＣＡを生成するアドレス
・シーケンサＡＤＳＥＱ４１、マイクロアドレスＭＩＣ
Ａを受けてマイクロコードＩＮＳＴを出力するＲＯＭ４
２、マイクロコードＩＮＳＴを一時保持するパイプライ
ン・レジスタＰＰＬ４３、デコーダＤＥＣ４４を備えて
いる。マルチプレクサＭＵＸ５は、ＭＣＴＬ４の制御に
よりＰＲＥＧ３内の特定レジスタの値を選択し、レジス
タ演算部ＲＡＬＵ６にデータｄとして与えるものであ
る。レジスタ演算部ＲＡＬＵ６は、ＭＵＸ５からのデー
タｄ、内部レジスタｔｒ０，ｔｒ１，…、一定値データ
all”０”の内二つのデータ・ソースを選択するソース
・セレクタＳＯＲ６１を有し、ＳＯＲ６１で選択した値
に演算を施す演算部ＡＬＵ６２を備える。また、複数の
モジュールＭ１，Ｍ２，Ｍ３，…，ＭＮは、このＡＳＩ
Ｃ１の動作時にあって、ＭＣＴＬ４、ＲＡＬＵ６、演算
結果出力バスＸＢＵＳを介してそれぞれ制御されるもの
である。マイクロプログラム制御方式のＡＳＩＣ１は以
上のように構成され、上位のホスト計算機からの指示に
従ってＭＣＴＬ４により、内部の複数のモジュールＭ
１，Ｍ２，…，ＭＮが制御され、動作する。ここで、複
数のモジュールＭ１，Ｍ２，…，ＭＮの内、モジュール
Ｍ１は、出力ポートＧＯよりデータＭＤＯを外部に送出
するものとする。また、入力ポートＧＩより外部からデ
ータＭＤＩを取り込み、出力ポートＧＯは信号ＭＯＥに
より制御される。
【０００３】このようなＡＳＩＣ１の内部のモジュール
Ｍ１，Ｍ２，…，ＭＮに対して、その動作の正常、異常
をテストする際、テスト動作の可観測性を上げるため、
図５のような構成の回路を採用していた。即ち、図５の
例は、マルチプレクサＭＵＸ７を設け、モジュールＭ１
から外部への本来の出力ＭＤ０、モジュールＭ１からモ
ジュールＭ２への出力Ｍ１０２、モジュールＭ２からモ
ジュールＭ１への出力Ｍ２０１、モジュールＭ２からモ
ジュールＭ３への出力Ｍ２０２、モジュールＭ３からモ
ジュールＭ２への出力Ｍ３０２等、観測すべき信号をそ
の入力とし、外部からのテスト用マルチプレクサ切換信
号ＴＳＥＬ（ｒビット）によっていずれか一つの入力を
選択し、出力ラインＭＤＯＵＴから出力ポートＧＯを介
して外部に出力する、という方式である。そして、出力
された信号ＭＤについて、図示しない表示手段、記録手
段等によりその様子を観測することができ、モジュール
動作の正常、異常を知ることができる。
Ｍ１，Ｍ２，…，ＭＮに対して、その動作の正常、異常
をテストする際、テスト動作の可観測性を上げるため、
図５のような構成の回路を採用していた。即ち、図５の
例は、マルチプレクサＭＵＸ７を設け、モジュールＭ１
から外部への本来の出力ＭＤ０、モジュールＭ１からモ
ジュールＭ２への出力Ｍ１０２、モジュールＭ２からモ
ジュールＭ１への出力Ｍ２０１、モジュールＭ２からモ
ジュールＭ３への出力Ｍ２０２、モジュールＭ３からモ
ジュールＭ２への出力Ｍ３０２等、観測すべき信号をそ
の入力とし、外部からのテスト用マルチプレクサ切換信
号ＴＳＥＬ（ｒビット）によっていずれか一つの入力を
選択し、出力ラインＭＤＯＵＴから出力ポートＧＯを介
して外部に出力する、という方式である。そして、出力
された信号ＭＤについて、図示しない表示手段、記録手
段等によりその様子を観測することができ、モジュール
動作の正常、異常を知ることができる。
【０００４】
【発明が解決しようとする課題】しかしながら、上述の
ような従来のＡＳＩＣのテスト方式にあっては、テスト
すべきモジュールの数が多くなりその出力数が増えた場
合に、マルチプレクサ７の入力が増大し、これに伴っ
て、外部からのテスト用マルチプレクサ切換信号ＴＳＥ
Ｌ（ｒビット）を受けるための端子数もｒビットから増
えることとなり、ＡＳＩＣ全体の端子数に制限が発生
し、好ましくない、という問題があった。
ような従来のＡＳＩＣのテスト方式にあっては、テスト
すべきモジュールの数が多くなりその出力数が増えた場
合に、マルチプレクサ７の入力が増大し、これに伴っ
て、外部からのテスト用マルチプレクサ切換信号ＴＳＥ
Ｌ（ｒビット）を受けるための端子数もｒビットから増
えることとなり、ＡＳＩＣ全体の端子数に制限が発生
し、好ましくない、という問題があった。
【０００５】本発明は、このような課題を解決したもの
であり、マイクロプログラム方式を採用したＡＳＩＣに
おいて端子数を増やすことなく内部のモジュールの動作
の可観測性を向上させることを目的とする。
であり、マイクロプログラム方式を採用したＡＳＩＣに
おいて端子数を増やすことなく内部のモジュールの動作
の可観測性を向上させることを目的とする。
【０００６】
【課題を解決するための手段】このような目的を達成す
る本発明は、双方向通信手段により上位ホスト計算機と
パラメータまたはコマンドをリード／ライトするパラメ
ータ設定部と、マイクロアドレスを生成して対応するマ
イクロコードをシステム・クロックに同期して出力する
マイクロプログラム制御部と、内部レジスタを有し前記
パラメータ設定部側から与えられるデータについて演算
を施してその演算結果を出力するレジスタ演算部と、前
記マイクロプログラム制御部から前記レジスタ演算部を
介して制御される複数のモジュールとを備える特定用途
向け集積回路において、前記レジスタ演算部からの演算
結果出力バスと前記複数のモジュールのうち外部出力端
子に接続される特定のモジュールの出力とを別途与えら
れるテスト・モード信号により選択する第１のマルチプ
レクサと、前記パラメータ設定部からのデータを入力す
るとともに前記複数のモジュールからの出力信号であっ
て外部へ直接出力されないものを入力し前記マイクロプ
ログラム制御部からの信号によりいずれかの入力を選択
して前記レジスタ演算部へ与える第２のマルチプレクサ
とを設けたことを特徴とする特定用途向け集積回路であ
る。
る本発明は、双方向通信手段により上位ホスト計算機と
パラメータまたはコマンドをリード／ライトするパラメ
ータ設定部と、マイクロアドレスを生成して対応するマ
イクロコードをシステム・クロックに同期して出力する
マイクロプログラム制御部と、内部レジスタを有し前記
パラメータ設定部側から与えられるデータについて演算
を施してその演算結果を出力するレジスタ演算部と、前
記マイクロプログラム制御部から前記レジスタ演算部を
介して制御される複数のモジュールとを備える特定用途
向け集積回路において、前記レジスタ演算部からの演算
結果出力バスと前記複数のモジュールのうち外部出力端
子に接続される特定のモジュールの出力とを別途与えら
れるテスト・モード信号により選択する第１のマルチプ
レクサと、前記パラメータ設定部からのデータを入力す
るとともに前記複数のモジュールからの出力信号であっ
て外部へ直接出力されないものを入力し前記マイクロプ
ログラム制御部からの信号によりいずれかの入力を選択
して前記レジスタ演算部へ与える第２のマルチプレクサ
とを設けたことを特徴とする特定用途向け集積回路であ
る。
【０００７】
【作用】本発明の特定用途向け集積回路は、テスト・モ
ード信号がアクティブな場合に、第２のマルチプレクサ
及びレジスタ演算部により所望のモジュールの出力信号
が演算結果出力バスに送出され、第１のマルチプレクサ
はこの演算結果出力バスを選択して外部へ送出する。
ード信号がアクティブな場合に、第２のマルチプレクサ
及びレジスタ演算部により所望のモジュールの出力信号
が演算結果出力バスに送出され、第１のマルチプレクサ
はこの演算結果出力バスを選択して外部へ送出する。
【０００８】
【実施例】以下、図面を用いて本発明を詳細に説明す
る。図１は本発明を実施したＡＳＩＣ１の例である。こ
の図で、図４、図５に示した従来のＡＳＩＣ１と符号が
同じブロックは、その機能は同じである。本発明にあっ
ては、第１のマルチプレクサ８及び第２のマルチプレク
サ９を設けたことを特徴とするものである。第１のマル
チプレクサ８は、外部へ信号を送出するモジュールＭ１
の出力信号ＭＤＯＵＴと、演算結果出力バスＸＢＵＳの
いずれか一つを外部から与えられたテスト・モード信号
ＴＥＳＴによって選択出力するものである。ここでは、
テスト・モード信号ＴＥＳＴ＝”Ｈ”の時に演算結果出
力バスＸＢＵＳを選択するものとする。この第１のマル
チプレクサ８の出力ＭＤ０は出力ポートＧ０を経由して
外部へ出力される。第２のマルチプレクサ９は、パラメ
ータ設定部ＰＲＥＧ３内の特定のレジスタの値Ｐ１，
…，ＰＫと、複数のモジュールＭ１，Ｍ２，…，ＭＮの
出力信号Ｍ１０２，Ｍ２０１，Ｍ２０２等をマイクロプ
ログラム制御部ＭＣＴＬ４内のパイプライン・レジスタ
ＰＰＬ４３内のマイクロコードＳによって選択し、デー
タｄとしてレジスタ演算部６に与えるものである。
る。図１は本発明を実施したＡＳＩＣ１の例である。こ
の図で、図４、図５に示した従来のＡＳＩＣ１と符号が
同じブロックは、その機能は同じである。本発明にあっ
ては、第１のマルチプレクサ８及び第２のマルチプレク
サ９を設けたことを特徴とするものである。第１のマル
チプレクサ８は、外部へ信号を送出するモジュールＭ１
の出力信号ＭＤＯＵＴと、演算結果出力バスＸＢＵＳの
いずれか一つを外部から与えられたテスト・モード信号
ＴＥＳＴによって選択出力するものである。ここでは、
テスト・モード信号ＴＥＳＴ＝”Ｈ”の時に演算結果出
力バスＸＢＵＳを選択するものとする。この第１のマル
チプレクサ８の出力ＭＤ０は出力ポートＧ０を経由して
外部へ出力される。第２のマルチプレクサ９は、パラメ
ータ設定部ＰＲＥＧ３内の特定のレジスタの値Ｐ１，
…，ＰＫと、複数のモジュールＭ１，Ｍ２，…，ＭＮの
出力信号Ｍ１０２，Ｍ２０１，Ｍ２０２等をマイクロプ
ログラム制御部ＭＣＴＬ４内のパイプライン・レジスタ
ＰＰＬ４３内のマイクロコードＳによって選択し、デー
タｄとしてレジスタ演算部６に与えるものである。
【０００９】次に、このように構成された本発明のＡＳ
ＩＣ１において、マイクロプログラム制御部ＭＣＴＬ４
及びレジスタ演算部ＲＡＬＵ３によって制御される複数
のモジュールＭ１，Ｍ２，…，ＭＮをテストする際の動
作を図２のタイムチャートを用いて説明する。 （１）はじめに、モジュールＭ１の出力Ｍ１０２を外部
に出力する場合について述べる。 ｎ１サイクルにて、システム・クロックＣＰの立ち上が
りで第２のマルチプレクサ９の入力Ｓに、ＭＣＴＬ４か
らモジュールＭ１からの出力Ｍ１０２を選択することを
指示するマイクロコードＳ（Ｍ１０２）を与える。これ
により、第２のマルチプレクサ９の出力ｄには、出力Ｍ
１０２にかかるデータａ１が出力される。続いて、レジ
スタ演算部ＲＡＬＵ６にて、入力ｄとデータ”０”とを
ＳＯＲ６１でソース選択してＡＬＵ６２にて論理和演算
してその結果を演算結果出力バスＸＢＵＳに送出する。
従って、演算結果出力バスＸＢＵＳには出力Ｍ１０２の
データａ１が出力される。一方、ｎ１サイクルのシステ
ム・クロックＣＰの立ち上がりで第１のマルチプレクサ
８へのテスト・モード信号ＴＥＳＴを”Ｈ”とするた
め、第１のマルチプレクサ８は演算結果出力バスＸＢＵ
Ｓの値を選択し、その出力ＭＤＯには演算結果出力バス
ＸＢＵＳの値が現れる。また、事前に出力ポートＧＯの
出力イネーブル信号ＭＯＥは”Ｈ”となっているため、
当該ＡＳＩＣ１の出力ＭＤは、出力Ｍ１０２のデータａ
１となる。尚、出力Ｍ１０２にかかるデータａ１は適当
なストローブ・タイミングＳＴＢにてストローブされ
る。引き続き、Ｎ２サイクル、ｎ３サイクルにて同様の
動作が繰り返され、出力ＭＤは、順次、出力Ｍ１０２に
かかるデータａ２，ａ３となる。 （２）次に、モジュールＭ２の出力Ｍ２０１を出力ＭＤ
とする場合について述べる。 ｍ１サイクルにて、システム・クロックＣＰの立ち上が
りで第２のマルチプレクサ９の入力Ｓに、モジュールＭ
２からの出力Ｍ２０１を選択することを指示するマイク
ロコードＳ（Ｍ２０１）を与える。これにより、第２の
マルチプレクサ９の出力ｄからは出力Ｍ２０１に対応し
たデータｂ１が出力される。そして、レジスタ演算部Ｒ
ＡＬＵ６で入力ｄとデータ”０”をソース選択し、ＡＬ
Ｕ６２にて論理和演算を行い、その結果を演算結果出力
バスＸＢＵＳに出力する。これにより、演算結果出力バ
スＸＢＵＳには出力Ｍ２０１にかかるデータｂ１が出力
される。一方、第１のマルチプレクサ８は、テスト・モ
ード信号ＴＥＳＴ＝”Ｈ”が与えられているため、演算
結果出力バスＸＢＵＳの値を選択し、その出力ＭＤＯに
は演算結果出力バスＸＢＵＳの値ｂ１が出力される。従
って、この回路の出力ＭＤは出力Ｍ２０１にかかるデー
タｂ１となる。尚、出力Ｍ２０１にかかるデータｂ１は
適当なストローブ・タイミングＳＴＢにてストローブさ
れる。引き続き、ｍ２サイクル，ｍ３サイクルにて同様
の動作が繰り返され、出力ＭＤには順次出力Ｍ２０１に
かかるデータｂ２，ｂ３が出力され、適当なタイミング
ＳＴＢにてストローブされる。以下、同様にして、モジ
ュールＭ３，Ｍ４，…，ＭＮのデータが当該ＡＳＩＣ１
の出力ＭＤとなる。
ＩＣ１において、マイクロプログラム制御部ＭＣＴＬ４
及びレジスタ演算部ＲＡＬＵ３によって制御される複数
のモジュールＭ１，Ｍ２，…，ＭＮをテストする際の動
作を図２のタイムチャートを用いて説明する。 （１）はじめに、モジュールＭ１の出力Ｍ１０２を外部
に出力する場合について述べる。 ｎ１サイクルにて、システム・クロックＣＰの立ち上が
りで第２のマルチプレクサ９の入力Ｓに、ＭＣＴＬ４か
らモジュールＭ１からの出力Ｍ１０２を選択することを
指示するマイクロコードＳ（Ｍ１０２）を与える。これ
により、第２のマルチプレクサ９の出力ｄには、出力Ｍ
１０２にかかるデータａ１が出力される。続いて、レジ
スタ演算部ＲＡＬＵ６にて、入力ｄとデータ”０”とを
ＳＯＲ６１でソース選択してＡＬＵ６２にて論理和演算
してその結果を演算結果出力バスＸＢＵＳに送出する。
従って、演算結果出力バスＸＢＵＳには出力Ｍ１０２の
データａ１が出力される。一方、ｎ１サイクルのシステ
ム・クロックＣＰの立ち上がりで第１のマルチプレクサ
８へのテスト・モード信号ＴＥＳＴを”Ｈ”とするた
め、第１のマルチプレクサ８は演算結果出力バスＸＢＵ
Ｓの値を選択し、その出力ＭＤＯには演算結果出力バス
ＸＢＵＳの値が現れる。また、事前に出力ポートＧＯの
出力イネーブル信号ＭＯＥは”Ｈ”となっているため、
当該ＡＳＩＣ１の出力ＭＤは、出力Ｍ１０２のデータａ
１となる。尚、出力Ｍ１０２にかかるデータａ１は適当
なストローブ・タイミングＳＴＢにてストローブされ
る。引き続き、Ｎ２サイクル、ｎ３サイクルにて同様の
動作が繰り返され、出力ＭＤは、順次、出力Ｍ１０２に
かかるデータａ２，ａ３となる。 （２）次に、モジュールＭ２の出力Ｍ２０１を出力ＭＤ
とする場合について述べる。 ｍ１サイクルにて、システム・クロックＣＰの立ち上が
りで第２のマルチプレクサ９の入力Ｓに、モジュールＭ
２からの出力Ｍ２０１を選択することを指示するマイク
ロコードＳ（Ｍ２０１）を与える。これにより、第２の
マルチプレクサ９の出力ｄからは出力Ｍ２０１に対応し
たデータｂ１が出力される。そして、レジスタ演算部Ｒ
ＡＬＵ６で入力ｄとデータ”０”をソース選択し、ＡＬ
Ｕ６２にて論理和演算を行い、その結果を演算結果出力
バスＸＢＵＳに出力する。これにより、演算結果出力バ
スＸＢＵＳには出力Ｍ２０１にかかるデータｂ１が出力
される。一方、第１のマルチプレクサ８は、テスト・モ
ード信号ＴＥＳＴ＝”Ｈ”が与えられているため、演算
結果出力バスＸＢＵＳの値を選択し、その出力ＭＤＯに
は演算結果出力バスＸＢＵＳの値ｂ１が出力される。従
って、この回路の出力ＭＤは出力Ｍ２０１にかかるデー
タｂ１となる。尚、出力Ｍ２０１にかかるデータｂ１は
適当なストローブ・タイミングＳＴＢにてストローブさ
れる。引き続き、ｍ２サイクル，ｍ３サイクルにて同様
の動作が繰り返され、出力ＭＤには順次出力Ｍ２０１に
かかるデータｂ２，ｂ３が出力され、適当なタイミング
ＳＴＢにてストローブされる。以下、同様にして、モジ
ュールＭ３，Ｍ４，…，ＭＮのデータが当該ＡＳＩＣ１
の出力ＭＤとなる。
【００１０】以上の実施例にあっては、第１のマルチプ
レクサ８の入力切り換え信号としてテスト・モード信号
ＴＥＳＴを外部から与えるような構成のものを示した
が、図３に示すように、マイクロプログラム制御部ＭＣ
ＴＬ４のパイプライン・レジスタＰＰＬ４３の出力をマ
ルチプレクサ入力切り換え信号Ｓとして与えるようにし
てもよい。このような構成にすれば、外部からのテスト
・モード切換信号ＴＥＳＴを受ける端子が不要となる。
レクサ８の入力切り換え信号としてテスト・モード信号
ＴＥＳＴを外部から与えるような構成のものを示した
が、図３に示すように、マイクロプログラム制御部ＭＣ
ＴＬ４のパイプライン・レジスタＰＰＬ４３の出力をマ
ルチプレクサ入力切り換え信号Ｓとして与えるようにし
てもよい。このような構成にすれば、外部からのテスト
・モード切換信号ＴＥＳＴを受ける端子が不要となる。
【００１１】
【発明の効果】以上説明したように、本発明によれば、
マイクロプログラム制御部及びレジスダ演算部より制御
可能な複数のモジュールからの出力信号で外部端子に直
接出力されることのない内部の全ての信号を第２のマル
チプレクサを経由してレジスタ演算部へ選択的に入力で
きるようにし、更に、レジスタ演算部からの演算結果出
力バスと複数モジュール内の外部出力端子に接続される
特定モジュールの出力データとをテスト・モード入力信
号によって切り換える第１のマルチプレクサを設けるこ
とにより、複数モジュールからの観測したい出力信号を
演算結果出力バス及び出力ポートを経由して外部に出力
することができる。従って、テストすべきモジュール数
が多くなっても、外部からのテスト用のマルチプレクサ
切り換え信号端子を特に増設する必要はなく、内部のモ
ジュールの動作の可観測性を向上させることができる。
マイクロプログラム制御部及びレジスダ演算部より制御
可能な複数のモジュールからの出力信号で外部端子に直
接出力されることのない内部の全ての信号を第２のマル
チプレクサを経由してレジスタ演算部へ選択的に入力で
きるようにし、更に、レジスタ演算部からの演算結果出
力バスと複数モジュール内の外部出力端子に接続される
特定モジュールの出力データとをテスト・モード入力信
号によって切り換える第１のマルチプレクサを設けるこ
とにより、複数モジュールからの観測したい出力信号を
演算結果出力バス及び出力ポートを経由して外部に出力
することができる。従って、テストすべきモジュール数
が多くなっても、外部からのテスト用のマルチプレクサ
切り換え信号端子を特に増設する必要はなく、内部のモ
ジュールの動作の可観測性を向上させることができる。
【図１】本発明を実施した特定用途向け集積回路の回路
例である。
例である。
【図２】本発明の特定用途向け集積回路の動作を表すタ
イミング・チャートである。
イミング・チャートである。
【図３】本発明の他の実施例である。
【図４】従来の特定用途向け集積回路の回路例である。
【図５】従来の特定用途向け集積回路の回路例である。
１ ＡＳＩＣ ２ ＣＰＵインターフェイス部ＩＮＦ ３ パラメータ設定部ＰＲＥＧ ４ マイクロプログラム制御部ＭＣＴＬ ４１ アドレス・シーケンサＡＤＳＥＱ ４２ メモリＲＯＭ ４３ パイプライン・レジスタＰＰＬ ４４ デコーダ４４ ５，７ マルチプレクサ ６ レジスタ演算部ＲＡＬＵ ６１ ソース・セレクタ ６２ 演算部ＡＬＵ ８ 第１のマルチプレクサ ９ 第２のマルチプレクサ Ｍ１，Ｍ２，…，ＭＮ モジュール
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) G06F 11/22 - 11/26 G06F 15/78 G01R 31/28 - 31/30
Claims (1)
- 【請求項１】双方向通信手段により上位ホスト計算機と
パラメータまたはコマンドをリード／ライトするパラメ
ータ設定部と、マイクロアドレスを生成して対応するマ
イクロコードをシステム・クロックに同期して出力する
マイクロプログラム制御部と、内部レジスタを有し前記
パラメータ設定部側から与えられるデータについて演算
を施してその演算結果を出力するレジスタ演算部と、前
記マイクロプログラム制御部から前記レジスタ演算部を
介して制御される複数のモジュールとを備える特定用途
向け集積回路において、前記レジスタ演算部からの演算
結果出力バスと前記複数のモジュールのうち外部出力端
子に接続される特定のモジュールの出力とを別途与えら
れるテスト・モード信号により選択する第１のマルチプ
レクサと、前記パラメータ設定部からのデータを入力す
るとともに前記複数のモジュールからの出力信号であっ
て外部へ直接出力されないものを入力し前記マイクロプ
ログラム制御部からの信号によりいずれかの入力を選択
して前記レジスタ演算部へ与える第２のマルチプレクサ
とを設けたことを特徴とする特定用途向け集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP04106515A JP3125950B2 (ja) | 1992-04-24 | 1992-04-24 | 特定用途向け集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP04106515A JP3125950B2 (ja) | 1992-04-24 | 1992-04-24 | 特定用途向け集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05298141A JPH05298141A (ja) | 1993-11-12 |
| JP3125950B2 true JP3125950B2 (ja) | 2001-01-22 |
Family
ID=14435556
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP04106515A Expired - Fee Related JP3125950B2 (ja) | 1992-04-24 | 1992-04-24 | 特定用途向け集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3125950B2 (ja) |
-
1992
- 1992-04-24 JP JP04106515A patent/JP3125950B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH05298141A (ja) | 1993-11-12 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6233635B1 (en) | Diagnostic/control system using a multi-level I2C bus | |
| EP0388001B1 (en) | Testing method and apparatus for an integrated circuit | |
| US6791352B2 (en) | Method and apparatus for debugging a chip | |
| US7434108B2 (en) | Masking within a data processing system having applicability for a development interface | |
| US20040117709A1 (en) | Testing methodology and apparatus for interconnects | |
| JP2000111618A (ja) | Ｂｉｓｔ回路および半導体集積回路 | |
| US6055651A (en) | Emulator and corresponding trace control method | |
| JP3570388B2 (ja) | メモリ診断装置及び診断方法 | |
| US5379308A (en) | Apparatus for a bus-based integrated circuit test architecture | |
| JP3125950B2 (ja) | 特定用途向け集積回路 | |
| US5339320A (en) | Architecture of circuitry for generating test mode signals | |
| US20040006664A1 (en) | System and method for efficient chip select expansion | |
| US6510483B1 (en) | Circuit, architecture and method for reading an address counter and/or matching a bus width through one or more synchronous ports | |
| JP4806747B2 (ja) | シリアライザ／デシリアライザ・バスコントローラ・インターフェース | |
| US6445205B1 (en) | Method of testing integrated circuits | |
| US6469534B1 (en) | Semiconductor integrated circuit apparatus and electronic device | |
| JP2877505B2 (ja) | Ｌｓｉ実装ボード及びデータ処理装置 | |
| JPH05151017A (ja) | マイクロコンピユータ | |
| JP2672408B2 (ja) | 半導体集積回路 | |
| JP3106442B2 (ja) | 特定用途向け集積回路 | |
| EP0157036A2 (en) | Serial chip scan | |
| EP0143516A2 (en) | Multimode scan apparatus | |
| JP2000293394A (ja) | Ｂｉｓｔ機能付きプロセッサ | |
| JPS59191656A (ja) | メモリｉｃシミュレ−タ | |
| JPH0752600B2 (ja) | 半導体メモリ素子 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20071102 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20081102 Year of fee payment: 8 |
|
| LAPS | Cancellation because of no payment of annual fees |