JPH01196798A - Ｒａｍのテスト方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明はＲＡ　Ｍ　（Ｒａｎｄａｍ　八ｃｃｅｓｓ　
Ｍｅｍｏｒｙ）のテいられる従来のテスト回路を示す回
路図であり、図において１ａ〜１ｆはメモリセル、２ａ
〜２Ｃはビット線、３ａ、３ｂはワード線で、各ビット
線２ａ〜２ＣはそれぞれＮ型ＭＯＳトランジスタ４ａ〜
４Ｃを介して対応するスキャンレジスタラッチ回路５ａ
〜５Ｃのデータ出力端子ＤＯに接続される一方、これら
とは別の対応するスキャンレジスクラッチ回路５ｄ〜５
ｆのデータ入力端子ＤＩにそれぞれ直接接続されている
。各スキャンレジスクラッチ回路５８〜５ｆは、それら
の順序にしたがって、前段のスキャン出力端子ＳＯを次
段のスキャン入力端子Ｓｌに順次接続することにより縦
列接続され、初段のスキャンレジスクラッチ回路５ａの
スキャン入力端子Ｓｌにはスキャン入力信号線６が、終
段のスキャンレジスタラッチ回路５ｆのスキャン出力端
子ＳＯにはスキャン出力信号線７がそれぞれ接続されて
いる。また、スキじルジスタラッチ回路５ａ〜５ｆの各
クロック入力端子Ｔには共通のクロック信号８８が接続
され、各制御入力端子Ｃには共通の制御信号線９ａが接
続されている。さらに、スキャンレジスタラッチ回路５
ａ〜５Ｃのデータ入力端子ＤＩにはそれぞれデータ入力
線１０８〜１０Ｃが、スキャンレジスクラッチ回路５ｄ
〜５ｆのデータ出力端子Ｄｏにはそれぞれデータ出力線
１１ａ〜１１Ｃが接続され、ぞして萌記した各Ｎ型ＭＯ
８ｌヘラレジスタ４８〜４Ｃのゲートには共通の制御信
号線９ｂが接続されている。

第５図は上記したスキャンレジスタラッチ回路の具体的
構成を示す回路図であって、図において１２はデータ入
力端子ＤＩから入力されるデータ入力と制御入力端子Ｃ
から入力される制御信号を２人力とするＡＮＤゲート、
１３は制御入力端子Ｃから入力される制御信号をインバ
ータ１４で反転した信号とスキセン入力端子Ｓｌから入
力されるスキ１７ン入力信号を２人力とするＡＮＤゲー
トで、その次段にはＡＮＤゲート１２．１３の出力を２
人力とするＮＯＲゲート１５が接続されている。またＮ
ＯＲゲート１５の次段にはＮ型ＭＯ８１ヘランジスタ１
６を介してインバータ１７が接続され、そのインバータ
１７の出力をデータ出力端子Ｄｏより取り出すように構
成されている。さらに上記インバータ１７の次段にはＮ
型ＭＯ８ｔ−ランジスタ１８を介してインバータ１９．
２０を２段に組んだバッファが接続され、そのバッファ
の出力端側はスキャン出力端子ＳＯに接続されている。

そして、クロック入力端子Ｔより入力されるクロック信
号をＮ型ＭＯ３ｌ〜ランジスタ１６のゲートに、またそ
のクロック信号をインバータ２１ぐ反転した信号をＮ望
ＭＯ８ｌ−ランジスタ１８のゲートに入力して、これら
Ｎ型ＭＯＳトランジスタ１６．１８をオン・オフするよ
うに構成されている。以上の構成により、このスキャン
レジスタラッチ回路では、制御入力端子Ｃより入力され
る制御信号が１シ」レベルとき、クロック入力端子王よ
り入力されるクロック信号に同期して、スキセン入力端
子Ｓｌより入力されるスキャン入力信号を記憶する一方
、制御信号が「ト１」レベルのとき、同じくクロック信
号に同期して、データ入力端子ＤＩより入力されるデー
タ入力信号を記憶し、これらをデータ出力端子ＤＯより
出力する機能が与えられている。

次に上記したテスト回路によるＲＡＭのテスト動作につ
いて説明する。先ず、制御信号線９ａより各スキャンレ
ジスクラッチ回路５８〜５ｆの制御入力端子Ｃに入力す
る制御信号をｒＬＪレベルにし、クロック信号線８より
与えられるクロック信号に同期させて所定の信号列、例
えば（１，Ｏ。

Ｏ）をスキャン入力信号線６に時系列的に与える。

これにより上記信号列をスキャンレジスタラッチ回路５
ａ、５ｂ、５ｃの順にシフトさせ、各スキャンレジスク
ラッチ回路５ａ、５ｂ、５ｃにそれぞれデータ（０）、
（０）、（１）を記憶させる。

ついで、制御信号線９ｂより各Ｎ型ＭＯ３ｌ−ランジス
タ４８〜４Ｃのゲートに入力する制御信号をｒ　）−Ｉ
　Ｊレベルにして、これらのＮ型ＭＯＳトランジスタ４
ａ〜４Ｃをオンさける一方、ワード線３ａを選択状態に
して、１行目のメモリセルｌａ。

１ｂ、１Ｇを選び、ビット線２ａ、２ｂ、２ｃを通して
スキャンレジスクラッチ回路５ａ、５ｂ。

５Ｃのデータを対応するそれぞれのメモリセル１ａ、ｌ
ｂ、１ｃに記憶さＬる。同様の動作を行なって、２行目
のメＤす１？／しｌｄ、ｌｅ、　１ｆにもイれぞれ所定
のデータを記憶させる。

このあと、Ｎ型Ｍ　ＯＳ　ｌ−ランジスタ４ａ〜４Ｃを
オフにした状態のもとでメモリセル１ａ〜１ｆのｆ−タ
の読出しを行なう。例えば２行目のメモリセル１ｄ、１
ｅ、ｉｆにそれぞれ（１）、（１）、（Ｏ）のデータが
記憶されているしのとすると、これらのデータの読出し
では、先ずワード線３ｂを選択状態にしてメモリセルｌ
ｄ、１ｅ、ｉｆを選択する。ついで、制御信号線９ａよ
り各スキャンレジスタラッチ回路５ａ〜５ｆの制御入力
端子Ｃに入力する制御信号を「ト１」レベルにして、メ
Ｅリセルｌｄ、　１ｅ、Ｉｆの記憶データをピッ１〜線
２ａ、　２ｂ、　２ｃを通してそれぞれ対応するスキャ
ンレジスタラッチ回路５ｄ、５ｅ、５ｆに読み出しラッ
チさせる。これによりスキャンレジスクラップ回路５ｄ
、５ｅ、５ｆはデータ（１）。

（１）、（０）をそれぞれ記憶した状態となる。

最後に制御信号線９ａに与えられる制御信号をｒＬＪレ
ベルにすることにより、クロック信号線８に与えられる
クロック信号に同期させて各スキャンレジスクラップ回
路５ｄ、５ｅ、５ｆの記憶データを直列信号の形でスキ
ャン出力信号Ｆ１１７より出力する。そして、このスキ
ャン出力信号線７より出力される信号が（０）、（１）
、（１）の順に並ｌνでいることをＬＳＩテスタなどで
チエツク覆る。同様の手順で１行目のメモリセルｌａ。

Ｉｂ、１ｃの記憶データのチエツクも行ない、これによ
りＲＡＭの記憶状態のテストが完了する。

〔発明が解決しようとする課題〕

上記したテスト回路による従来のＲＡＭのテスト方法で
は、ＲＡＭの各メモリセル１ａ〜１ｆに記憶さＶたテス
トデータと同じデータを、良否を判定する期待値のテス
トパターンとして予め用意しておかなければならず、Ｒ
ＡＭの記憶容量が増大するにつれてテストパターンのデ
ータ吊も大きくなるばかりか、テス１〜回路より取り出
されたデータと期待値のテストパターンとを比較するた
めに高価なＬＳＩテストが必要であるなどの問題点があ
った。

この発明は上記のＪ：うな問題点を解涜するためになさ
れたもので、期待値のテストパターンを用意する必要が
なく、ｉ！ｌ”？価なＬＳＩテスタも必要としないＲＡ
Ｍのデス１〜方法を（ｑることを目的とする。

〔課題を解決するための手段〕

この発明は、所定のメモリセルアレイを有するＲＡＭの
テスト方法であって、前記メモリセルアレイに含まれる
複数のメモリセルをグループ分けして、それぞれが複数
のメモリセルを有する複数のメモリセルグループを想定
し、同一のメモリセルグループに属するメモリセルには
同一の値を持つデータを内込むという条ｆｉ下で前記メ
モリはルアレイに属する各メモリセルに任意の値をｂつ
データを書込み、前記各メモリセルから、書込まれたデ
ータの値を読出して、同一のメモリセルグループに属す
る複数のメモリセルからのそれぞれの読出し値が互いに
一致しているかどうかを検出することにより、前記ＲＡ
Ｍの良否を判定することを特徴とするＲＡＭのテスト方
法。

〔作用〕

この発明においては、テストされるＲＡＭの各メモリセ
ルが正常の場合、各メモリセルグループについての一致
検出のすべてにおいて「一致」という結果が生じる。一
方、メモリセルに不良がある場合には、前記一致検出の
うちの少なくともひとつで「不一致」という結果が生じ
、これからＲＡＭの不良が確認される。

〔実施例〕

第１図はこの発明によるＲＡＭのテスト方法の一実施例
に用いられるテスト回路を示す回路図であり、１　ａ　
〜１　ｆ、２ａ　〜２ｃ、３ａ、３ｂ、　４ａ　〜４ｃ
、５ａ　〜５ｃ、６，８．９ａ、９ｂ、１０ａ〜１０Ｃ
は上記した従来のテスト回路と同一である。２２ａ〜２
２ＣはＲＡＭの各列にそれぞれ１対１に対応付けられた
Ｄ型ラッチ回路で、各ビット線２ａ、２ｂ、’２ｃは対
応するＤ型ラッチ回路２２ａ、２２ｂ、２２ｃのデータ
入力端子りにそれぞれ接続されている。また、各り型ラ
ッチ回路２２ａ〜２２Ｇのクロック入力端子王にはクロ
ック信号線８が接続されている。２３ａ〜２３ＣはＲＡ
Ｍの各列にそれぞれ１対１に対応付けられたＥＸ−ＯＲ
グーｈｒ、Ｅ　Ｘ　−ＯＲケ−１”　２３ａはビット線
２ａより与えられるデータとＤ型ラッチ回路２２ｃのデ
ータ出力端子Ｑより取り出されるデータとを２人力とし
、ＥＸ−ＯＲゲート２３ｂはビット線２ｂより与えられ
るデータとＤ型ラッチ回路２２ａのデータ出力端子Ｑよ
り取り出されるデータとを２人力とし、ＥＸ−ＯＲゲー
ト２３Ｃはビット線２Ｃより与えられるデータとＤ型ラ
ッチ回路２２ｂのデータ出力端子Ｑより取り出されるデ
ータとを２人力とするように接続されている。そして、
各ＥＸ□ＯＲゲート２３ａ〜２３Ｃの出力の論理和をＯ
Ｒゲート２４で取り、その出力をテスト結果信号として
信号線２５より取り出すように構成されている。

第２図は上記したＤ型ラッチ回路２２ａ〜２２Ｃの具体
的構成を示す回路図であって、図において２６はデータ
入力端子りから入力されるデータ入力をＮ型ＭＯＳトラ
ンジスタ２７を介して受けるインバータ、２８は上記イ
ンバータ２６の出力をＮ型ＭＯＳトランジスタ２９を介
して受けるインバータで、その出力をデータ出力端子Ｑ
より取り出ずように構成されている。そして、Ｎ型ＭＯ
Ｓトランジスタ２７はクロック入力端子王から入力され
るクロック信号を、またＮ型ＭＯＳトランジスタ２９は
上記クロック信号をインバータ３０て゛反転した信号を
ゲート入力としてオン・オフ動作するように構成されて
いる。以上の構成により、このＤ型ラップ−回路では、
データ入力端子りから入力されるデータをクロック信号
の１周期分遅らせてデータ出力端子Ｑより出力する機能
が与えられている。

次に上記した回路によるＲＡＭのテスト動作について説
明する。先ず、先述した従来のテスト回路の場合と同様
に、制御信号線９ａより各スキャンレジスタラッチ回路
５ａ〜５Ｃの制御入力端子Ｃに入力する制御信号を「Ｌ
」レベルにし、クロック信号線８より与えられるクロッ
ク信号に同期させて所定の信号列をスキャン入力信号線
６に与える。この場合の信号列として、Ｍ行、Ｎ列構成
のＲＡＭに対してはＮビットの任意の信号列を繰返して
配列した際の上位のＮ＋（Ｍ−１＞ピット分のビット配
列を用いる。２行、３列構成のこの実施例のＲＡＭに対
しては、任意の信号列を（１゜１、Ｏ）とするとスキャ
ン入力信号線６に与える信号列は、 （１，１，０，１，１，０，１，・・・）のうちの上位
の３＋（２−１）＝４４ビットである（１．１．０．１
）となる。そして、この信号列のうちの上位のＮビット
を従来の場合と同様のシフト動作により各スキャンレジ
スタラッチ回路５ａ、５ｂ、５ｃに記憶させる。このと
き各スキャンレジスタラッチ回路５ａ、５ｂ、５ｃの記
憶データはそれぞれ（０）、（１）、（１）となる。

ついで、従来の場合と同様に制御信号線９ｂより各Ｎ型
ＭＯＳトランジスタ４ａ〜４Ｃのゲートに入力する制御
信号をｒＨＪレベルにして各Ｎ型ＭＯＳトランジスタ４
８〜４Ｃをオンにする一方、ワード線３ａを選択状態に
することで１行目のメＥリヒルｌａ、１ｂ、１ｃを選び
、これらに対応するスキャンレジスタラッチ回路５ａ、
５ｂ、５Ｃのデータを記憶させる。

ついで、上記したスキャンレジスタラッチ回路５ａ〜５
Ｃのシフト動作を更に１ビット分行わせ、信号列（１，
１，０，１）の下位３桁のデータ（１，０，１）を各ス
キャンレジスタラッチ回路５ｄ、５ｅ、５ｆに記憶させ
る。このとき各スキャンレジスタラッチ回路５ｄ、５ｅ
、５ｆの記憶データはそれぞれ（１）、（０）、（１）
となる。

第３Ａ図は、このときの各メモリセル１ａ〜１「にそれ
らが記憶するデータの値を付記して示した説明図である
。同図かられかるように、それぞれが２個ずつのメモリ
セルからなるメモリセルグループＧ１．Ｇ２．Ｇ３のそ
れぞれにおいては、同一のメモリセルグループに属する
メモリはルに対して同一のデータ値が書込まれた状態と
なる。

このあと、Ｎ型Ｍ　ＯＳ　ｌ−ランジスタ４ａ〜４ｃを
オフにした状態のもとでメモリセル１ａ〜１ｆの読出し
を以下のように行なう。先ずワード線３ａを選択状態に
して１行目のメモリセル１ａ、１ｂ、ｉｃを選択し、ク
ロック信号に同期させて、これらのメモリセル１ａ’、
ｌｂ、ｌｃの記憶データ（０）、（１）、（１）を対応
するＤ型ラッチ回路２２ａ、２２ｂ、２２ｃにそれぞれ
ラッチさせる。つぎに、ワード線３ｂを選択状態にして
２行目のメモリセルｌｄ、ｌｅ、１ｆを選択し、クロッ
ク信号に同期させてこれらのメモリセル１ｄ。

１ｃ、１ｆの記憶データ（１）、（０）、（１）を読み
出す。これにより、メモリセル１ｄ、１ｅ。

１ｆより読み出された各データ（１）、（０）。

（１）はそれぞれ対応するＥＸ−ＯＲゲート２３ａ、２
３ｂ、２３ｃの１人力として与えられる。

これと同時に、Ｄ型ラッチ回路２２ｃにラッチされてい
たメモリセル１Ｃからの読出しデータ（１）はＥ　Ｘ−
ＯＲゲート２３ａの他の１人力として、Ｄ型ラッチ回路
２２ｂにラッチされていたメモリセル１ｂからの読出し
データ（１）はＥＸ−ＯＲゲート２３Ｃの他の１人力と
して、さらにＤ型ラッチ回路２２ａにラッチされていた
メモリセル１ａからの読出しデータ〈０）はＥＸ−ＯＲ
ゲート２３ｂの他の１人力として、それぞれ与えられる
。

したがって、各メモリセル１ａ〜１ｆが正常であれば、
このときＥＸ−ＯＲゲート２３ａの２人力はとしに（１
）　、ＥＸ−ＯＲゲート２３ｂの２人力はトも４．：　
（０）　、ＥＸ−ＯＲゲート２３（１）２人力はとしに
（１）となり、すべてのＥＸ−ＯＲゲート２３ａ〜２３
Ｇの出力はすべて（０）となる。このためＯＲゲート２
４の出力として信号線２５より取り出されるテスト結果
信号は（０）となって、これよりＲＡＭが正常であると
確認される。

これに対して、メモリセル１ａ〜１ｆのどれかに不良が
あって、それより読み出されるデータが書き込み時のデ
ータと異なる場合には、ＥＸ−ＯＲゲート２３ａ〜２３
ｃのいずれかにおいてその２人力が同一にならず、その
出力は（１）となり、信号線２５からはテスト結果信号
としてＲＡＭに不良があることを示す（１）の信号が取
り出される。

すなわち、各メモリセルグループＧ１．Ｇ２゜Ｇ３につ
き、同一のメモリセルグループに属する複数のメモリセ
ル（たとえばメ［リセル１ａと１０）のそれぞれの読出
し値がｎいに一致しているかどうかを各メ［リセルグル
ープについて検出し、ぞの検出結束に基づいてＲＡＭの
良否判定を行イにう。

なお、上記実施例では２行、３列構成のＲＡ　ｆｖｌの
テストの場合について説明したが、それ以上の行２列構
成についても、それに対応する信号列を用いることによ
り同様にしてテストを行なうことかできる。

たとえば、５行８列の場合には、第４Ｂ図に示すように
、８ビットデータ： Ｂ−（Ｂ　　、Ｂ　　、・・・、Ｂ、Ｂ８）を第１行の
メモリセル（図中、四角形で示す。）に書込むとともに
、この８ビツトデータＢを循環的に１ビツトずつ順次シ
フトさせたデータ：（Ｂ、Ｂ、・・・、Ｂ　　、Ｂ　　
） （Ｂ、Ｂ、・・・、Ｂ　　、Ｂ　　） （Ｂ、Ｂ、・・・、Ｂ、Ｂ３） を第２行から第４行までのメモリセルにそれぞれ書込む
。そして、図中矢印で示すように、同一のビット（たと
えばビットＢ５）を書込んだ４個のメモリセルの読出し
データの間の一致検出を各ビットＢ　〜Ｂ８について行
なうことにより、このメモリセルアレイの良・不良が判
定される。この場合には、４個ずつのメモリセルからな
る８個のメモリセルグループが想定されている。もつと
も、第１行と第２行との間で第１の一致検出を行ない、
第２行と第３行との間で第２の一致検出を行なっでもよ
い。この場合には、２個ずつのメモリセルを含むメモリ
セルグループ（たとえば、メモリセルグループＧ）が、
合計１６グループ存在することになる。以上の各実施例
ではＮビットデータを順次循環置換したデータを各行に
書込むようにしていることになるため、準備するテスト
データのビット数も少ないものとなる。

また、上記実施例に用いたスキャンレジスタラッチ回路
５ａ〜５ＣやＤ型ラッチ回路２２ａ〜２２Ｃは一例であ
り、同様の機能を持つ回路であればどのような回路を用
いてもよい。

（発明の効果） 以上のように、この発明によれば各メモリセルグループ
に属するメモリセルからの読出し値の一致状態を検出す
ることでＲＡＭの良否をテストでき、読み出されたデー
タと対比させるための朋持値のテストパターンやその対
比処理のための高価なＬＳＩテスタなどが不要となり、
ＲＡＭのテストを容易に行なうことができる。

【図面の簡単な説明】

第１図はこの発明の一実施例に用いられるテスト回路を
示す回路図、第２図はそのテスト回路におけるＤ型ラッ
チ回路の具体的構成を示す回路図、第３Ａ図はその実施
例における各メモリセルの記憶状態を示ず説明図、第３
Ｂ図は他の実施例における各メモリセルの記憶状態を示
す図、第４図は従来のテスト回路を示す回路図、第５図
はそのテスト回路におけるスキャンレジスクラッチ回路
の具体的構成を示す回路図である。 図において、１ａ〜１ｆはメモリセル、５ａ〜５Ｃはス
キャンレジスタラッチ回路、２２ａ〜２２０はＤ型ラッ
チ回路、２３ａ〜２３ＣはＥＸ−ＯＲゲート、Ｇ、Ｇ、
２．Ｇ３はメモリヒルグル−プである。 なお、各図中同一符号は同一または相当部分を示す。

Claims (1)

【特許請求の範囲】
1. （１）所定のメモリセルアレイを有するＲＡＭのテスト
   方法であつて、 前記メモリセルアレイに含まれる複数のメモリセルをグ
   ループ分けして、それぞれが複数のメモリセルを有する
   複数のメモリセルグループを想定し、同一のメモリセル
   グループに属するメモリセルには同一の値を持つデータ
   を書込むという条件下で前記メモリセルアレイに属する
   各メモリセルに任意の値をもつデータを書込み、 前記各メモリセルから、書込まれたデータの値を読出し
   て、同一のメモリセルグループに属する複数のメモリセ
   ルからのそれぞれの読出し値が互いに一致しているかど
   うかを検出することにより前記ＲＡＭの良否を判定する
   ことを特徴とするＲＡＭのテスト方法。