JPH0574195A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPH0574195A JPH0574195A JP3263219A JP26321991A JPH0574195A JP H0574195 A JPH0574195 A JP H0574195A JP 3263219 A JP3263219 A JP 3263219A JP 26321991 A JP26321991 A JP 26321991A JP H0574195 A JPH0574195 A JP H0574195A
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- JP
- Japan
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- line test
- data
- memory cell
- register
- line
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Abstract
(57)【要約】
【目的】 三次元方向に構成されるメモリセルを同時に
テストすることにより、テスト時間を短縮することがで
き、生産コストを低くすることができる半導体記憶装置
を得ること。 【構成】 ランダムデータをラインテストレジスタ３０
に書き込み、一行分のデータをラインテストレジスタ３
０からメモリセル１０に転送し、上記動作を全てのワー
ド線に対して行い全データを書き込み、一行分読み出し
たデータと，ラインテストレジスタ３０の期待値とを各
Ｙ方向において一致検出し、Ｙ方向ラインテスト回路２
により各Ｙ方向の一致検出の結果が全てパスであるか否
かを同時に検出して結果を出力し、Ｚ方向ラインテスト
回路３により上記動作を全てのワード線に対して行いＺ
方向の全データのテストを同時に行うようにした。
テストすることにより、テスト時間を短縮することがで
き、生産コストを低くすることができる半導体記憶装置
を得ること。 【構成】 ランダムデータをラインテストレジスタ３０
に書き込み、一行分のデータをラインテストレジスタ３
０からメモリセル１０に転送し、上記動作を全てのワー
ド線に対して行い全データを書き込み、一行分読み出し
たデータと，ラインテストレジスタ３０の期待値とを各
Ｙ方向において一致検出し、Ｙ方向ラインテスト回路２
により各Ｙ方向の一致検出の結果が全てパスであるか否
かを同時に検出して結果を出力し、Ｚ方向ラインテスト
回路３により上記動作を全てのワード線に対して行いＺ
方向の全データのテストを同時に行うようにした。
Description
【０００１】
【産業上の利用分野】この発明は、半導体記憶装置に関
し、特に垂直方向（Ｚ方向）の全データを同時にテスト
できる半導体記憶装置に関するものである。
し、特に垂直方向（Ｚ方向）の全データを同時にテスト
できる半導体記憶装置に関するものである。
【０００２】
【従来の技術】図５は従来の半導体記憶装置として、例
えば ISSCC '89 FAM 16.4 で報告された「A 60ns 3.3v
only 16Mb DRAM With Multi-Purpose-Register」のアレ
イ構成を示した図であり、図において、１０はメモリセ
ル、２０はセンスアンプ、３０はラインテストレジスタ
である。図６はラインテストレジスタ３０の内部構成を
示す図であり、図７はラインテストレジスタの動作を示
すタイミングチャートであり、図８はラインテストモー
ドのフローチャートを示す図である。
えば ISSCC '89 FAM 16.4 で報告された「A 60ns 3.3v
only 16Mb DRAM With Multi-Purpose-Register」のアレ
イ構成を示した図であり、図において、１０はメモリセ
ル、２０はセンスアンプ、３０はラインテストレジスタ
である。図６はラインテストレジスタ３０の内部構成を
示す図であり、図７はラインテストレジスタの動作を示
すタイミングチャートであり、図８はラインテストモー
ドのフローチャートを示す図である。
【０００３】次に動作について説明する。メモリセル１
０のデータはセンスアンプ２０により増幅され、スイッ
チＳＷ1 ，ＳＷ2 によりＳＵb Ｉ／Ｏ，ＳＵb ／Ｉ／Ｏ
上に読み出される。ラインテストレジスタ３０にラッチ
された期待値データと，ＳＵ b Ｉ／Ｏ，ＳＵb ／Ｉ／Ｏ
データとが一致検出され、この結果がマッチライン４０
上に反映される。
０のデータはセンスアンプ２０により増幅され、スイッ
チＳＷ1 ，ＳＷ2 によりＳＵb Ｉ／Ｏ，ＳＵb ／Ｉ／Ｏ
上に読み出される。ラインテストレジスタ３０にラッチ
された期待値データと，ＳＵ b Ｉ／Ｏ，ＳＵb ／Ｉ／Ｏ
データとが一致検出され、この結果がマッチライン４０
上に反映される。
【０００４】ここでラインテストレジスタ３０の構成及
び動作について説明する。まず、φ3 を“Ｈ”にしてＮ
13を“Ｌ”レベルにリセットしておき、マッチライン４
０を“Ｈ”にプリチャージする。
び動作について説明する。まず、φ3 を“Ｈ”にしてＮ
13を“Ｌ”レベルにリセットしておき、マッチライン４
０を“Ｈ”にプリチャージする。
【０００５】次に、期待値データはφ4 が“Ｌ”、φ5
が“Ｈ”で期待値レジスタを構成するトランジスタ
Ｑ19，Ｑ20，Ｑ21，Ｑ22によりラッチされたとする。
が“Ｈ”で期待値レジスタを構成するトランジスタ
Ｑ19，Ｑ20，Ｑ21，Ｑ22によりラッチされたとする。
【０００６】メモリセル１０より読み出されてきたデー
タは、センスアンプ２０により増幅され、スイッチＳＷ
1 ，ＳＷ2 によりＳＵb Ｉ／Ｏ，ＳＵb ／Ｉ／Ｏにあら
われると、しかる後にφ2 を“Ｈ”レベルにすること
で、ラインテストレジスタ３０の期待値データとの一致
検出が行われる。
タは、センスアンプ２０により増幅され、スイッチＳＷ
1 ，ＳＷ2 によりＳＵb Ｉ／Ｏ，ＳＵb ／Ｉ／Ｏにあら
われると、しかる後にφ2 を“Ｈ”レベルにすること
で、ラインテストレジスタ３０の期待値データとの一致
検出が行われる。
【０００７】ラインテストレジスタ３０の期待値データ
と，メモリセル１０より読み出されたデータとが一致し
た場合には、ノードＮ13は“Ｌ”レベルに保持され、一
方、不一致の場合はノードＮ13が“Ｈ”レベルに充電さ
れる。よって一致時マッチライン４０は“Ｈ”レベルを
保持するが、不一致時マッチライン４０は“Ｌ”レベル
に放電される。
と，メモリセル１０より読み出されたデータとが一致し
た場合には、ノードＮ13は“Ｌ”レベルに保持され、一
方、不一致の場合はノードＮ13が“Ｈ”レベルに充電さ
れる。よって一致時マッチライン４０は“Ｈ”レベルを
保持するが、不一致時マッチライン４０は“Ｌ”レベル
に放電される。
【０００８】マッチライン４０は全てのラインテストレ
ジスタ３０にＯＲ接続されているので、１本のワード線
に接続されて読み出されたメモリセル１０のデータ列に
１つでも不良があればマッチラインは“Ｌ”に放電され
る。また、すべて一致すると“Ｈ”を保持する。
ジスタ３０にＯＲ接続されているので、１本のワード線
に接続されて読み出されたメモリセル１０のデータ列に
１つでも不良があればマッチラインは“Ｌ”に放電され
る。また、すべて一致すると“Ｈ”を保持する。
【０００９】この方法を用いると各々のメモリセル１０
のデータがランダムであっても、本来、通常動作時にＳ
Ｕb Ｉ／Ｏ線のプリアンプとして用いていたものをデー
タラッチのレジスタとして活用することで期待値レジス
タとして用いることができるため、期待値の方もランダ
ムデータに対応できる。よってラインテストであっても
テストパターンを任意に設定でき、パターンセンシティ
ビティ等のチェックも可能なテストを実現できる。
のデータがランダムであっても、本来、通常動作時にＳ
Ｕb Ｉ／Ｏ線のプリアンプとして用いていたものをデー
タラッチのレジスタとして活用することで期待値レジス
タとして用いることができるため、期待値の方もランダ
ムデータに対応できる。よってラインテストであっても
テストパターンを任意に設定でき、パターンセンシティ
ビティ等のチェックも可能なテストを実現できる。
【００１０】次に、一方テストのデータのラインライト
について述べる。これは上述した期待値レジスタ５０に
まず書き込むべきデータ（これはランダムも可能）を入
力した後、φ1 を“Ｈ”にしてＳＵb Ｉ／Ｏにデータを
伝達し、次いでスイッチＳＷ1 ，ＳＷ2 をオンしてメモ
リセル１０に書き込むことにより実現できる。
について述べる。これは上述した期待値レジスタ５０に
まず書き込むべきデータ（これはランダムも可能）を入
力した後、φ1 を“Ｈ”にしてＳＵb Ｉ／Ｏにデータを
伝達し、次いでスイッチＳＷ1 ，ＳＷ2 をオンしてメモ
リセル１０に書き込むことにより実現できる。
【００１１】ここで、ラインテストモードの動作を図８
に沿って説明する。ランダムデータをラインテストレジ
スタ３０に書き込み（Ｓ1 ）、一行分のデータをライン
テストレジスタ３０からメモリセル１０に転送し
（Ｓ2 ）、上記動作を全てのワード線に対して行って全
データをラインテストレジスタ３０からメモリセル１０
に書き込み（Ｓ3 ）、メモリセル１０から一行分読み出
してきたデータと，ラインテストレジスタ３０の期待値
とを一致検出し（Ｓ4 ）、上記動作を全てのワード線に
対して行い、全データのテストを同時に行う（Ｓ5 ）。
に沿って説明する。ランダムデータをラインテストレジ
スタ３０に書き込み（Ｓ1 ）、一行分のデータをライン
テストレジスタ３０からメモリセル１０に転送し
（Ｓ2 ）、上記動作を全てのワード線に対して行って全
データをラインテストレジスタ３０からメモリセル１０
に書き込み（Ｓ3 ）、メモリセル１０から一行分読み出
してきたデータと，ラインテストレジスタ３０の期待値
とを一致検出し（Ｓ4 ）、上記動作を全てのワード線に
対して行い、全データのテストを同時に行う（Ｓ5 ）。
【００１２】また図２はこのようなテストモードを有す
る、メモリセル１０及びメモリセル群を三次元方向に設
けた半導体記憶装置をブロック構成図であり、図におい
て、１００はメモリセル群、３００はＹ方向ラインテス
ト回路、４００はＺアドレス選択回路である。
る、メモリセル１０及びメモリセル群を三次元方向に設
けた半導体記憶装置をブロック構成図であり、図におい
て、１００はメモリセル群、３００はＹ方向ラインテス
ト回路、４００はＺアドレス選択回路である。
【００１３】次に動作について説明する。二次元時には
Ｙ方向ラインテスト回路３００により複数のメモリセル
１０を同時にテストすることはできるが、三次元方向に
対し、複数のブロックを同時にテストしても、その結果
を同時に判定する手段を持っていないため、Ｚアドレス
選択回路４００によりＺ方向に出力されたテスト結果に
対しては順次判定、即ち上記ラインテストモードをアド
レス分繰り返し行う必要がある。
Ｙ方向ラインテスト回路３００により複数のメモリセル
１０を同時にテストすることはできるが、三次元方向に
対し、複数のブロックを同時にテストしても、その結果
を同時に判定する手段を持っていないため、Ｚアドレス
選択回路４００によりＺ方向に出力されたテスト結果に
対しては順次判定、即ち上記ラインテストモードをアド
レス分繰り返し行う必要がある。
【００１４】
【発明が解決しようとする課題】従来の半導体記憶装置
は以上のように構成されているので、二次元的にメモリ
セルを配置している半導体記憶装置に対しては、短時間
でテストできるが、三次元的にメモリセルを配置してあ
る半導体記憶装置に対しては、三次元方向のメモリセル
群に対して同時にテストする手段を有していないので、
テストするのに多くの時間が必要となり、生産コストが
高くなってしまうという問題点があった。
は以上のように構成されているので、二次元的にメモリ
セルを配置している半導体記憶装置に対しては、短時間
でテストできるが、三次元的にメモリセルを配置してあ
る半導体記憶装置に対しては、三次元方向のメモリセル
群に対して同時にテストする手段を有していないので、
テストするのに多くの時間が必要となり、生産コストが
高くなってしまうという問題点があった。
【００１５】この発明は上記のような問題点を解消する
ためになされたもので、三次元方向のメモリセル群に対
しても、同時にテストすることができる半導体記憶装置
を得ることを目的とする。
ためになされたもので、三次元方向のメモリセル群に対
しても、同時にテストすることができる半導体記憶装置
を得ることを目的とする。
【００１６】
【課題を解決するための手段】この発明に係る半導体記
憶装置は、ランダムデータをラインテストレジスタに書
き込み、一行分のデータをラインテストレジスタからメ
モリセルに転送し、上記動作を全てのワード線に対して
行って全データをラインテストレジスタからメモリセル
に書き込み、メモリセルから一行分読み出したデータ
と，ラインテストレジスタの期待値とを各縦方向におい
て一致検出し、各縦方向の一致検出の結果が全てパスで
あるか否かをＹ方向ラインテスト回路により同時に検出
して結果を出力し、上記動作を全てのワード線に対して
行い、Ｚ方向ラインテスト回路により垂直方向の全デー
タのテストを同時に行うようにしたものである。
憶装置は、ランダムデータをラインテストレジスタに書
き込み、一行分のデータをラインテストレジスタからメ
モリセルに転送し、上記動作を全てのワード線に対して
行って全データをラインテストレジスタからメモリセル
に書き込み、メモリセルから一行分読み出したデータ
と，ラインテストレジスタの期待値とを各縦方向におい
て一致検出し、各縦方向の一致検出の結果が全てパスで
あるか否かをＹ方向ラインテスト回路により同時に検出
して結果を出力し、上記動作を全てのワード線に対して
行い、Ｚ方向ラインテスト回路により垂直方向の全デー
タのテストを同時に行うようにしたものである。
【００１７】
【作用】この発明においてはランダムデータをラインテ
ストレジスタに書き込み、一行分のデータをラインテス
トレジスタからメモリセルに転送し、上記動作を全ての
ワード線に対して行って全データをラインテストレジス
タからメモリセルに書き込み、メモリセルから一行分読
み出したデータと，ラインテストレジスタの期待値とを
各縦方向において一致検出し、各縦方向の一致検出の結
果が全てパスであるか否かをＹ方向ラインテスト回路に
より検出して結果を出力し、上記動作を全てのワード線
に対して行い、Ｚ方向ラインテスト回路により垂直方向
の全データのテストを同時に行うようにしたので、垂直
方向のメモリセル群を同時にテストすることができる。
ストレジスタに書き込み、一行分のデータをラインテス
トレジスタからメモリセルに転送し、上記動作を全ての
ワード線に対して行って全データをラインテストレジス
タからメモリセルに書き込み、メモリセルから一行分読
み出したデータと，ラインテストレジスタの期待値とを
各縦方向において一致検出し、各縦方向の一致検出の結
果が全てパスであるか否かをＹ方向ラインテスト回路に
より検出して結果を出力し、上記動作を全てのワード線
に対して行い、Ｚ方向ラインテスト回路により垂直方向
の全データのテストを同時に行うようにしたので、垂直
方向のメモリセル群を同時にテストすることができる。
【００１８】
【実施例】以下、この発明の一実施例を図について説明
する。図１は本発明の一実施例による半導体記憶装置の
ブロック構成を示す図であり、図において、１は平面方
向に設けられたメモリセル群、２は上記メモリセル群１
の各々に設けられたラインテスト回路、３はＺ方向に設
けられた各ラインテスト回路のテスト結果を入力とし、
その結果がすべて正しいか、誤りがあるかを判定し、そ
の結果を出力するＺ方向ラインテスト回路である。
する。図１は本発明の一実施例による半導体記憶装置の
ブロック構成を示す図であり、図において、１は平面方
向に設けられたメモリセル群、２は上記メモリセル群１
の各々に設けられたラインテスト回路、３はＺ方向に設
けられた各ラインテスト回路のテスト結果を入力とし、
その結果がすべて正しいか、誤りがあるかを判定し、そ
の結果を出力するＺ方向ラインテスト回路である。
【００１９】また図３はＺ方向ラインテスト回路の内部
構成を示す図であり、図４はラインテストモードのフロ
ーチャートを示す図である。
構成を示す図であり、図４はラインテストモードのフロ
ーチャートを示す図である。
【００２０】次に動作について説明する。二次元方向の
各ラインテスト回路の動作については従来と同一の動作
を行うので、ここでは説明を省略する。
各ラインテスト回路の動作については従来と同一の動作
を行うので、ここでは説明を省略する。
【００２１】本発明における半導体記憶装置において
は、テストモードにおけるＲｅａｄ時、Ｚ方向に積層さ
れた各縦方向のラインテスト回路２のテスト結果がＺ方
向ラインテスト回路３へ伝達される。その各テスト結果
が一致（パス）、あるいは不一致（フェイル）をＺ方向
ラインテスト回路３にて判定して、最終的にはそのＺ方
向ラインテスト回路３の判定結果を外部へ出力する。
は、テストモードにおけるＲｅａｄ時、Ｚ方向に積層さ
れた各縦方向のラインテスト回路２のテスト結果がＺ方
向ラインテスト回路３へ伝達される。その各テスト結果
が一致（パス）、あるいは不一致（フェイル）をＺ方向
ラインテスト回路３にて判定して、最終的にはそのＺ方
向ラインテスト回路３の判定結果を外部へ出力する。
【００２２】Ｚ方向ラインテスト回路３は、図３に示す
ように、まずＹ方向ラインテストを行い、Ｚ方向に積層
されている各層のテスト結果ｍｌ0 〜ｍｌn を得る。各
層のテスト結果ｍｌ0 〜ｍｌn の全てがパスであれば、
その信号は“Ｈ”レベル、各層のテスト結果ｍｌ0 〜ｍ
ｌn の何れか１つでも不良であれば、その信号は“Ｌ”
レベルとなる。
ように、まずＹ方向ラインテストを行い、Ｚ方向に積層
されている各層のテスト結果ｍｌ0 〜ｍｌn を得る。各
層のテスト結果ｍｌ0 〜ｍｌn の全てがパスであれば、
その信号は“Ｈ”レベル、各層のテスト結果ｍｌ0 〜ｍ
ｌn の何れか１つでも不良であれば、その信号は“Ｌ”
レベルとなる。
【００２３】ここでＺ方向ラインテスト回路３の動作に
ついて説明する。まずφz を開き、ノードＺを“Ｈ”レ
ベルとし、φz を閉じる。その後、各層のテスト結果ｍ
ｌ0 〜ｍｌn をＺ方向ラインテスト回路３に入力する。
各層のテスト結果ｍｌ0 〜ｍｌn の全てパスであれば、
ノードＺは“Ｈ”レベルのままであり、各層のテスト結
果ｍｌ0 〜ｍｌn の何れか１つでも不良であれば、その
信号は“Ｌ”レベルとなる。
ついて説明する。まずφz を開き、ノードＺを“Ｈ”レ
ベルとし、φz を閉じる。その後、各層のテスト結果ｍ
ｌ0 〜ｍｌn をＺ方向ラインテスト回路３に入力する。
各層のテスト結果ｍｌ0 〜ｍｌn の全てパスであれば、
ノードＺは“Ｈ”レベルのままであり、各層のテスト結
果ｍｌ0 〜ｍｌn の何れか１つでも不良であれば、その
信号は“Ｌ”レベルとなる。
【００２４】以下ラインテストモードの動作を図４に沿
って説明する。ランダムデータをラインテストレジスタ
３０に書き込み（Ｓ1 ）、一行分のデータをラインテス
トレジスタ３０からメモリセル１０に転送し（Ｓ2 ）、
上記動作を全てのワード線に対して行って全データをラ
インテストレジスタ３０からメモリセル１０に書き込み
（Ｓ3 ）、メモリセル１０から一行分読み出したデータ
と，ラインテストレジスタ３０の期待値とを各Ｙ方向に
おいて一致検出し（Ｓ4 ）、各Ｙ方向の一致検出の結果
が全てパスであるか否かを同時に検出して結果を出力し
（Ｓ5 ）、上記動作を全てのワード線に対して行い、Ｚ
方向の全データのテストを同時に行う（Ｓ6 ）。
って説明する。ランダムデータをラインテストレジスタ
３０に書き込み（Ｓ1 ）、一行分のデータをラインテス
トレジスタ３０からメモリセル１０に転送し（Ｓ2 ）、
上記動作を全てのワード線に対して行って全データをラ
インテストレジスタ３０からメモリセル１０に書き込み
（Ｓ3 ）、メモリセル１０から一行分読み出したデータ
と，ラインテストレジスタ３０の期待値とを各Ｙ方向に
おいて一致検出し（Ｓ4 ）、各Ｙ方向の一致検出の結果
が全てパスであるか否かを同時に検出して結果を出力し
（Ｓ5 ）、上記動作を全てのワード線に対して行い、Ｚ
方向の全データのテストを同時に行う（Ｓ6 ）。
【００２５】なお上記実施例では、Ｘ−Ｙ方向のテスト
モード方式がラインテスト方式のものについて示した
が、他のテストモード方式であってもよく、上記実施例
と同様の効果を奏する。
モード方式がラインテスト方式のものについて示した
が、他のテストモード方式であってもよく、上記実施例
と同様の効果を奏する。
【００２６】このような本実施例では、ランダムデータ
をラインテストレジスタ３０に書き込み、一行分のデー
タをラインテストレジスタ３０からメモリセル１０に転
送し、上記動作を全てのワード線に対して行って全デー
タを書き込み、一行分読み出したデータと，ラインテス
トレジスタ３０の期待値とを各Ｙ方向において一致検出
し、Ｙ方向ラインテスト回路２により各Ｙ方向の一致検
出の結果が全てパスであるか否かを同時に検出して結果
を出力し、上記動作を全てのワード線に対して行ってＺ
方向ラインテスト回路３によりＺ方向の全データのテス
トを同時に行うようにしたので、Ｚ軸方向のメモリセル
群１００を同時にテストすることができる。
をラインテストレジスタ３０に書き込み、一行分のデー
タをラインテストレジスタ３０からメモリセル１０に転
送し、上記動作を全てのワード線に対して行って全デー
タを書き込み、一行分読み出したデータと，ラインテス
トレジスタ３０の期待値とを各Ｙ方向において一致検出
し、Ｙ方向ラインテスト回路２により各Ｙ方向の一致検
出の結果が全てパスであるか否かを同時に検出して結果
を出力し、上記動作を全てのワード線に対して行ってＺ
方向ラインテスト回路３によりＺ方向の全データのテス
トを同時に行うようにしたので、Ｚ軸方向のメモリセル
群１００を同時にテストすることができる。
【００２７】
【発明の効果】以上のように、この発明に係る半導体記
憶装置によれば、ランダムデータをラインテストレジス
タに書き込み、一行分のデータをラインテストレジスタ
からメモリセルに転送し、上記動作を全てのワード線に
対して行って全データをラインテストレジスタからメモ
リセルに書き込み、メモリセルから一行分読み出したデ
ータと，ラインテストレジスタの期待値とを各Ｙ方向に
おいて一致検出し、Ｙ方向ラインテスト回路により各Ｙ
方向の一致検出の結果が全てパスであるか否かを同時に
検出して結果を出力し、上記動作を全てのワード線に対
して行い、Ｚ方向ラインテスト回路によりＺ方向の全デ
ータのテストを同時に行うようにしたので、Ｚ軸方向の
メモリセル群を同時にテストすることができ、大幅にテ
スト時間が短縮され、半導体記憶装置の生産コストを低
くすることができる効果がある。
憶装置によれば、ランダムデータをラインテストレジス
タに書き込み、一行分のデータをラインテストレジスタ
からメモリセルに転送し、上記動作を全てのワード線に
対して行って全データをラインテストレジスタからメモ
リセルに書き込み、メモリセルから一行分読み出したデ
ータと，ラインテストレジスタの期待値とを各Ｙ方向に
おいて一致検出し、Ｙ方向ラインテスト回路により各Ｙ
方向の一致検出の結果が全てパスであるか否かを同時に
検出して結果を出力し、上記動作を全てのワード線に対
して行い、Ｚ方向ラインテスト回路によりＺ方向の全デ
ータのテストを同時に行うようにしたので、Ｚ軸方向の
メモリセル群を同時にテストすることができ、大幅にテ
スト時間が短縮され、半導体記憶装置の生産コストを低
くすることができる効果がある。
【図１】この発明の一実施例による半導体記憶装置の大
容量メモリのアレイ構成を示すメモリアレイ構成図であ
る。
容量メモリのアレイ構成を示すメモリアレイ構成図であ
る。
【図２】従来の三次元メモリのアレイ構成を示すメモリ
アレイ構成図である。
アレイ構成図である。
【図３】この発明の一実施例によるＺ方向ラインテスト
回路の内部構成を示す回路図である。
回路の内部構成を示す回路図である。
【図４】この発明の一実施例によるラインテストモード
のフローを示すフローチャート図である。
のフローを示すフローチャート図である。
【図５】二次元方向のメモリのアレイ構成を示すメモリ
アレイ構成図である。
アレイ構成図である。
【図６】従来のラインテストレジスタの内部構成を示す
内部回路図である。
内部回路図である。
【図７】従来のラインテストレジスタの動作を示すタイ
ミングチャート図である。
ミングチャート図である。
【図８】従来のラインテストレジスタの動作を示すタイ
ミングチャート図である。
ミングチャート図である。
１ メモリセル群 ２ Ｙ方向ラインテスト回路 ３ Ｚ方向ラインテスト回路 １０ メモリセル ２０ センスアンプ ３０ ラインテストレジスタ ４０ マッチライン ５０ 期待値レジスタ Ｑ19 ＣＭＯＳで構成されたレジスタ Ｑ20 ＣＭＯＳで構成されたレジスタ Ｑ21 ＣＭＯＳで構成されたレジスタ Ｑ22 ＣＭＯＳで構成されたレジスタ Ｑ15 ＥＸ−ＯＲを構成するトランジスタ Ｑ16 ＥＸ−ＯＲを構成するトランジスタ Ｑ17 リセットトランジスタ Ｑ18 メモリセルのデータのテスト結果をマッチライン
に反映するトランジスタ
に反映するトランジスタ
【手続補正書】
【提出日】平成４年１月２８日
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】請求項１
【補正方法】変更
【補正内容】
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】００１６
【補正方法】変更
【補正内容】
【００１６】
【課題を解決するための手段】この発明に係る半導体記
憶装置は、それぞれが複数行，複数列に配置された複数
のメモリセルを有した複数のメモリセル群を設け、各メ
モリセル群に対して設けられ、それぞれが対応したメモ
リセル群の複数のメモリセルにおける書き込まれたデー
タに対する読み出したデータの一致，不一致を判定する
複数の第１判定手段を有し、これら複数の第１の判定手
段からの判定結果が入力され、これら入力された判定結
果からテスト結果を出力する第２の判定手段を設けたも
のである。
憶装置は、それぞれが複数行，複数列に配置された複数
のメモリセルを有した複数のメモリセル群を設け、各メ
モリセル群に対して設けられ、それぞれが対応したメモ
リセル群の複数のメモリセルにおける書き込まれたデー
タに対する読み出したデータの一致，不一致を判定する
複数の第１判定手段を有し、これら複数の第１の判定手
段からの判定結果が入力され、これら入力された判定結
果からテスト結果を出力する第２の判定手段を設けたも
のである。
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】００１７
【補正方法】変更
【補正内容】
【００１７】
【作用】この発明においては、それぞれが複数行，複数
列に配置された複数のメモリセルを有した複数のメモリ
セル群を設け、各メモリセル群に対して設けられ、それ
ぞれが対応したメモリセル群の複数のメモリセルにおけ
る書き込まれたデータに対する読み出したデータの一
致，不一致を判定する複数の第１判定手段を有し、これ
ら複数の第１の判定手段からの判定結果が入力され、こ
れら入力された判定結果からテスト結果を出力する第２
の判定手段を設けたので、Ｚ軸方向のメモリセル群を同
時にテストすることができる。
列に配置された複数のメモリセルを有した複数のメモリ
セル群を設け、各メモリセル群に対して設けられ、それ
ぞれが対応したメモリセル群の複数のメモリセルにおけ
る書き込まれたデータに対する読み出したデータの一
致，不一致を判定する複数の第１判定手段を有し、これ
ら複数の第１の判定手段からの判定結果が入力され、こ
れら入力された判定結果からテスト結果を出力する第２
の判定手段を設けたので、Ｚ軸方向のメモリセル群を同
時にテストすることができる。
【手続補正４】
【補正対象書類名】明細書
【補正対象項目名】００２７
【補正方法】変更
【補正内容】
【００２７】
【発明の効果】以上のように、この発明に係る半導体記
憶装置によれば、それぞれが複数行，複数列に配置され
た複数のメモリセルを有した複数のメモリセル群を設
け、各メモリセル群に対して設けられ、それぞれが対応
したメモリセル群の複数のメモリセルにおける書き込ま
れたデータに対する読み出したデータの一致，不一致を
判定する複数の第１判定手段を有し、これら複数の第１
の判定手段からの判定結果が入力され、これら入力され
た判定結果からテスト結果を出力する第２の判定手段を
設けたので、Ｚ軸方向のメモリセル群を同時にテストす
ることができ、大幅にテスト時間が短縮され、半導体記
憶装置の生産コストを低くすることができる効果があ
る。
憶装置によれば、それぞれが複数行，複数列に配置され
た複数のメモリセルを有した複数のメモリセル群を設
け、各メモリセル群に対して設けられ、それぞれが対応
したメモリセル群の複数のメモリセルにおける書き込ま
れたデータに対する読み出したデータの一致，不一致を
判定する複数の第１判定手段を有し、これら複数の第１
の判定手段からの判定結果が入力され、これら入力され
た判定結果からテスト結果を出力する第２の判定手段を
設けたので、Ｚ軸方向のメモリセル群を同時にテストす
ることができ、大幅にテスト時間が短縮され、半導体記
憶装置の生産コストを低くすることができる効果があ
る。
【手続補正５】
【補正対象書類名】図面
【補正対象項目名】図５
【補正方法】変更
【補正内容】
【図５】
【手続補正６】
【補正対象書類名】図面
【補正対象項目名】図６
【補正方法】変更
【補正内容】
【図６】
Claims (1)
- 【請求項１】 データを記憶するためのメモリセルと、
該メモリセルに転送すべきデータである期待値を保持
し，該期待値と，該期待値を記憶しているメモリセルか
ら読み出したデータとの一致，不一致を判定するライン
テストレジスタと、該ラインテストレジスタをビット線
対ごとに設け，上記メモリセルをアレイ状に設けたメモ
リセル群と、垂直方向に積層された，上記各ラインテス
ト手段の全てのテスト結果を同時に判定する縦方向ライ
ンテスト手段とを備えた半導体記憶装置において、 上記垂直方向に積層された各縦方向ラインテスト手段の
テスト結果を同時に判定する垂直方向ラインテスト手段
を備えたことを特徴とする半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3263219A JPH0574195A (ja) | 1991-09-13 | 1991-09-13 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3263219A JPH0574195A (ja) | 1991-09-13 | 1991-09-13 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0574195A true JPH0574195A (ja) | 1993-03-26 |
Family
ID=17386438
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3263219A Pending JPH0574195A (ja) | 1991-09-13 | 1991-09-13 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0574195A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2004507020A (ja) * | 2000-08-14 | 2004-03-04 | マトリックス セミコンダクター インコーポレイテッド | モジュラーメモリデバイス |
| JP2007265548A (ja) * | 2006-03-29 | 2007-10-11 | Elpida Memory Inc | 積層メモリ |
| JP2014096197A (ja) * | 2013-12-24 | 2014-05-22 | Ps4 Luxco S A R L | 半導体装置及びそのテスト方法 |
| US8981808B2 (en) | 2009-10-09 | 2015-03-17 | Ps4 Luxco S.A.R.L. | Semiconductor device and test method thereof |
-
1991
- 1991-09-13 JP JP3263219A patent/JPH0574195A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2004507020A (ja) * | 2000-08-14 | 2004-03-04 | マトリックス セミコンダクター インコーポレイテッド | モジュラーメモリデバイス |
| JP2007265548A (ja) * | 2006-03-29 | 2007-10-11 | Elpida Memory Inc | 積層メモリ |
| US8981808B2 (en) | 2009-10-09 | 2015-03-17 | Ps4 Luxco S.A.R.L. | Semiconductor device and test method thereof |
| JP2014096197A (ja) * | 2013-12-24 | 2014-05-22 | Ps4 Luxco S A R L | 半導体装置及びそのテスト方法 |
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