JP2002504736A - テスト装置およびデジタル半導体回路装置の検査方法 - Google Patents
テスト装置およびデジタル半導体回路装置の検査方法Info
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Abstract
(57)【要約】
本発明は、同じ半導体チップ上に実現されているデジタル半導体回路装置を検査するためのモノリシック集積されたテスト回路であって、複数のテストすべき素子と、検査データパターンを一時記憶するための検査データパターンレジスタ（１）と、検査データパターンレジスタのデータをテストすべき素子に書き込みかつ該素子から読み出すための読み出しおよび書き込み装置と、テストすべき素子の書き込まれたデータおよび読み出されたデータの差について検査する比較回路（６）とを備えている形式のものに関する。テスト回路は、活性化信号（３）によって活性化可能であるパターン変更回路（２）を有しており、該パターン変更回路は検査データパターンレジスタからの検査データパターンをテストすべき素子に書き込む前に変更する。
Description
【０００１】 本発明は、モノリシック集積されたテスト回路および、複数のテストすべき素
子と、検査データパターンを一時記憶するための検査データパターンレジスタと
、検査データパターンレジスタのデータをテストすべき素子に書き込みかつ該素
子から読み出すための読み出しおよび書き込み回路と、テストすべき素子の書き
込まれたデータおよび読み出されたデータの差について検査する比較回路とを備
えている、同じ半導体チップ上に実現されているデジタル半導体回路装置を検査
するための方法に関する。
子と、検査データパターンを一時記憶するための検査データパターンレジスタと
、検査データパターンレジスタのデータをテストすべき素子に書き込みかつ該素
子から読み出すための読み出しおよび書き込み回路と、テストすべき素子の書き
込まれたデータおよび読み出されたデータの差について検査する比較回路とを備
えている、同じ半導体チップ上に実現されているデジタル半導体回路装置を検査
するための方法に関する。
【０００２】 本発明の半導体回路装置の特別有利な実現として半導体メモリの機能をテスト
する際、個別データ線およびアドレス線の他にとりわけ、メモリセルが製造によ
り生じるエラーに関して検査される。まだウェハ連結体において存在している半
導体メモリにおける大量のセルをテストすべきであるので、これらは通例、個別
にではなく、群にまとめられて取り扱われる。このような圧縮テストでは普通は
、データビットが群にまとめられかつモジュールが本来有しているより僅かな数
のＩＯインタフェース（ＩＯ＝Ｉｎ−Ｏｕｔ、すなわち入出力）に接続される。
チップアーキテクチャに依存して、書き込みアクセスの際にこれら僅かなＩＯイ
ンタフェースを介してその都度１つのデータビットが複数のデータ線に書き込ま
れる。読み出しアクセスの際には、これらデータ線のデータビットが群毎に一致
について検査され、かつこの検査の結果がその都度、ＰＡＳＳ（「エラー無し」
）情報またはＦＡＩＬ（「欠陥」）情報として、この僅かなＩＯインタフェース
に出力される。この方法の欠点は、任意のデータパターンをメモリに書き込むこ
とができないことである。というのは、まとめられるデータ線はすべて固定の極
性を有しているからである。メモリセルの物理環境は種々異なっておりかつ極性
に依存した故障を引き起こす可能性があるので、このような「固定的な」テスト
では幾つか欠陥のあるメモリセルが見過ごされることになる。従ってこのような
テストは有用ではない。というのはただ１つのメモリセル欠陥があるだけで素子
全体が不良品になる可能性があるからである。この手法の別の欠点は、一致につ
いての検査が、すべてのまとめられているデータビットが「誤り」である場合に
、「正しい」と思われる結果を送出する可能性があることである。
する際、個別データ線およびアドレス線の他にとりわけ、メモリセルが製造によ
り生じるエラーに関して検査される。まだウェハ連結体において存在している半
導体メモリにおける大量のセルをテストすべきであるので、これらは通例、個別
にではなく、群にまとめられて取り扱われる。このような圧縮テストでは普通は
、データビットが群にまとめられかつモジュールが本来有しているより僅かな数
のＩＯインタフェース（ＩＯ＝Ｉｎ−Ｏｕｔ、すなわち入出力）に接続される。
チップアーキテクチャに依存して、書き込みアクセスの際にこれら僅かなＩＯイ
ンタフェースを介してその都度１つのデータビットが複数のデータ線に書き込ま
れる。読み出しアクセスの際には、これらデータ線のデータビットが群毎に一致
について検査され、かつこの検査の結果がその都度、ＰＡＳＳ（「エラー無し」
）情報またはＦＡＩＬ（「欠陥」）情報として、この僅かなＩＯインタフェース
に出力される。この方法の欠点は、任意のデータパターンをメモリに書き込むこ
とができないことである。というのは、まとめられるデータ線はすべて固定の極
性を有しているからである。メモリセルの物理環境は種々異なっておりかつ極性
に依存した故障を引き起こす可能性があるので、このような「固定的な」テスト
では幾つか欠陥のあるメモリセルが見過ごされることになる。従ってこのような
テストは有用ではない。というのはただ１つのメモリセル欠陥があるだけで素子
全体が不良品になる可能性があるからである。この手法の別の欠点は、一致につ
いての検査が、すべてのまとめられているデータビットが「誤り」である場合に
、「正しい」と思われる結果を送出する可能性があることである。
【０００３】 本発明の課題は、ウェハ面およびモジュール面に有利には低減された数のアド
レスおよび／またはＩＯインタフェースを有するデジタル半導体回路装置、殊に
半導体メモリモジュールのテスト方法および装置を提供することであり、方法は
比較的簡単に実施できるようにもしくは装置は比較的簡単に構成されており、か
つ同時に検査精度が改善されているようにしたい。
レスおよび／またはＩＯインタフェースを有するデジタル半導体回路装置、殊に
半導体メモリモジュールのテスト方法および装置を提供することであり、方法は
比較的簡単に実施できるようにもしくは装置は比較的簡単に構成されており、か
つ同時に検査精度が改善されているようにしたい。
【０００４】 この課題は、請求項１に記載のテスト回路および請求項２０に記載のテスト方
法によって解決される。
法によって解決される。
【０００５】 本発明によれば、テスト回路は、活性化信号によって活性化可能であるパター
ン変更回路を有しており、該パターン変更回路は検査データパターンレジスタか
らの検査データパターンをテストすべき素子に書き込む前に変更するようになっ
ている。本発明の方法によれば、検査データパターンレジスタからの検査データ
パターンをテストすべき素子に書き込む前に変更するようにしている。
ン変更回路を有しており、該パターン変更回路は検査データパターンレジスタか
らの検査データパターンをテストすべき素子に書き込む前に変更するようになっ
ている。本発明の方法によれば、検査データパターンレジスタからの検査データ
パターンをテストすべき素子に書き込む前に変更するようにしている。
【０００６】 有利にはそれぞれのアクセスの際に活性化されるデータビットは群にまとめら
れる。これらはそれぞれ、物理的に分離されたワード線および物理的に分離され
た列選択線だけを含んでいる。これらの群はＩＯインタフェースの一部（サブ量
）に、欠陥のあるセルのアドレスが一義的であるように接続される。このように
して有利にも、テストモードを冗長計算のために利用することができる。アドレ
ス空間の低減はデータビットを群にまとめることによって実現される。例えばそ
れぞれ４つのデータビットが１つの群にまとめられると、アドレス空間は係数４
だけ低減される。ＩＯインタフェースの数の低減は自動的に行われる：例えばそ
れぞれ１６個のデータビットがそれぞれ４ビットを有する４つの群に分割される
と、アクティブなＩＯインタフェースの数はテストモードにおいて１６ではなく
て４である。
れる。これらはそれぞれ、物理的に分離されたワード線および物理的に分離され
た列選択線だけを含んでいる。これらの群はＩＯインタフェースの一部（サブ量
）に、欠陥のあるセルのアドレスが一義的であるように接続される。このように
して有利にも、テストモードを冗長計算のために利用することができる。アドレ
ス空間の低減はデータビットを群にまとめることによって実現される。例えばそ
れぞれ４つのデータビットが１つの群にまとめられると、アドレス空間は係数４
だけ低減される。ＩＯインタフェースの数の低減は自動的に行われる：例えばそ
れぞれ１６個のデータビットがそれぞれ４ビットを有する４つの群に分割される
と、アクティブなＩＯインタフェースの数はテストモードにおいて１６ではなく
て４である。
【０００７】 ＳＤＲＡＭ半導体メモリモジュールにおけるＪＥＤＥＣ基準に相応して、本発
明の有利な発展形態において、アドレスおよびＩＯ圧縮テストモードはテストモ
ードシーケンスによって開始することができ、その場合テストモード復号化のた
めに必要であるアドレスビットの他に、検査データパターンビットがテスト回路
および半導体回路装置を含んでいるモジュールにテストの持続時間の間記憶され
る。書き込みアクセスの際、設けられているＩＯインタフェースにその都度加わ
る情報は所属のデータ線に直接書き込まれず、検査データパターンビットと論理
結合される。従って、所属のメモリ領域に書き込まれる、それぞれの群のデータ
ビットは、これらが１つのＩＯインタフェースからのみ派生しているにも拘わら
ず、任意のパターンを有することができる。
明の有利な発展形態において、アドレスおよびＩＯ圧縮テストモードはテストモ
ードシーケンスによって開始することができ、その場合テストモード復号化のた
めに必要であるアドレスビットの他に、検査データパターンビットがテスト回路
および半導体回路装置を含んでいるモジュールにテストの持続時間の間記憶され
る。書き込みアクセスの際、設けられているＩＯインタフェースにその都度加わ
る情報は所属のデータ線に直接書き込まれず、検査データパターンビットと論理
結合される。従って、所属のメモリ領域に書き込まれる、それぞれの群のデータ
ビットは、これらが１つのＩＯインタフェースからのみ派生しているにも拘わら
ず、任意のパターンを有することができる。
【０００８】 本発明の特別有利な実施形態において、パターン変更回路を活性化するための
活性化信号は、半導体チップ上に既に存在している接続面（「パッド」）を介し
てテスト回路に実現されているパターン変更回路に供給される。この手法の利点
は、検査データパターンレジスタを新たにロードする必要なく、ウェハ連結体に
おいてなお、半導体回路装置を変化するパターンによって検査することができる
ことである。このために、デジタル半導体回路装置が２つの作動形式おいて、す
なわちテスト回路が非活性状態にありかつ半導体回路装置がそれに配属されてい
るＩＯ線を使用することができる通常モードおよび半導体チップ上に既に存在し
ておりかつ通常モードにおいてデジタル半導体回路装置に信号を結合するために
設けられている接続面がテスト回路ｎパターン変更回路に接続されているテスト
モードにおいて作動可能であるようにすれば有利である。通常モードにおいて有
利にはこの接続面はパターン変更回路から減結合されているようになっている。
活性化信号は、半導体チップ上に既に存在している接続面（「パッド」）を介し
てテスト回路に実現されているパターン変更回路に供給される。この手法の利点
は、検査データパターンレジスタを新たにロードする必要なく、ウェハ連結体に
おいてなお、半導体回路装置を変化するパターンによって検査することができる
ことである。このために、デジタル半導体回路装置が２つの作動形式おいて、す
なわちテスト回路が非活性状態にありかつ半導体回路装置がそれに配属されてい
るＩＯ線を使用することができる通常モードおよび半導体チップ上に既に存在し
ておりかつ通常モードにおいてデジタル半導体回路装置に信号を結合するために
設けられている接続面がテスト回路ｎパターン変更回路に接続されているテスト
モードにおいて作動可能であるようにすれば有利である。通常モードにおいて有
利にはこの接続面はパターン変更回路から減結合されているようになっている。
【０００９】 本発明の更に有利な形態において、テスト回路の比較回路は、検査データパ
ターンの幅に相応する数の論理ゲートによって実現されており、該論理ゲートが
半導体メモリに書き込むべきデータおよび読み出すデータをビット毎に比較する
。この態様に基づいて、有利には、テスト回路は、比較回路の論理ゲートに結合
されている加算ゲートを備えている。有利にはＮＯＲゲートによって実現されて
いる加算ゲートは比較回路の複数の論理ゲートの結果を１つの検査結果にまとめ
る。その際ＮＯＲゲートの結果として論理「０」は「ＦＡＩＬ」信号として引き
続き利用されかつ論理「１」は「ＰＡＳＳ」信号として利用される。
ターンの幅に相応する数の論理ゲートによって実現されており、該論理ゲートが
半導体メモリに書き込むべきデータおよび読み出すデータをビット毎に比較する
。この態様に基づいて、有利には、テスト回路は、比較回路の論理ゲートに結合
されている加算ゲートを備えている。有利にはＮＯＲゲートによって実現されて
いる加算ゲートは比較回路の複数の論理ゲートの結果を１つの検査結果にまとめ
る。その際ＮＯＲゲートの結果として論理「０」は「ＦＡＩＬ」信号として引き
続き利用されかつ論理「１」は「ＰＡＳＳ」信号として利用される。
【００１０】 本発明の更に有利な形態において、パターン変更回路は、検査データパター
ンの幅に相応している数の論理ゲートによって実現されており、該論理ゲートは
検査データパターンをビット毎に変更する。このために有利には、パターン変更
回路を活性化信号によって活性化することができる。有利には、比較回路および
パターン変更回路の論理ゲートは排他的ＯＲゲートによって実現されている。
ンの幅に相応している数の論理ゲートによって実現されており、該論理ゲートは
検査データパターンをビット毎に変更する。このために有利には、パターン変更
回路を活性化信号によって活性化することができる。有利には、比較回路および
パターン変更回路の論理ゲートは排他的ＯＲゲートによって実現されている。
【００１１】 本発明の更に有利な形態において、テスト回路は結果変更回路を有しており、
該結果変更回路は検査データパターンの幅に相応している数の論理ゲートから成
っており、該論理ゲートは比較回路の論理ゲートの出力側に接続されており、か
つ該論理ゲートの出力側には加算ゲートが後置接続されている。この場合有利に
は、結果変更回路の論理ゲートは、結果変更信号によって共通に活性化される排
他的ＯＲゲートによって実現されている。
該結果変更回路は検査データパターンの幅に相応している数の論理ゲートから成
っており、該論理ゲートは比較回路の論理ゲートの出力側に接続されており、か
つ該論理ゲートの出力側には加算ゲートが後置接続されている。この場合有利に
は、結果変更回路の論理ゲートは、結果変更信号によって共通に活性化される排
他的ＯＲゲートによって実現されている。
【００１２】 読み出しアクセスの際、それぞれの群のデータビットは変更された検査データ
パターンビットによって、その前の演算が取り消されるように論理結合される。
エラーが発生していない場合には、この演算の後、１つの群のすべての結果ビッ
トは同じであり、そうでない場合には異なっている。
パターンビットによって、その前の演算が取り消されるように論理結合される。
エラーが発生していない場合には、この演算の後、１つの群のすべての結果ビッ
トは同じであり、そうでない場合には異なっている。
【００１３】 １つの群のすべての結果ビットが期待値に等しいとき、１つのＰＡＳＳ情報が
出力される。少なくとも１つの結果ビットが期待値に対応していない場合には、
ＦＡＩＬ情報が出力される。データビット群は分離されているメモリ領域に属し
ているので、この群をそれぞれ異なったデータによってテストすることは必要で
ない。従ってすべての群に対して１つの期待値で十分である。すなわちこの理由
から、データパターンビットをすべての群に対して同時に利用することができる
。
出力される。少なくとも１つの結果ビットが期待値に対応していない場合には、
ＦＡＩＬ情報が出力される。データビット群は分離されているメモリ領域に属し
ているので、この群をそれぞれ異なったデータによってテストすることは必要で
ない。従ってすべての群に対して１つの期待値で十分である。すなわちこの理由
から、データパターンビットをすべての群に対して同時に利用することができる
。
【００１４】 本発明の更に有利な形態において、活性化信号はパターン変更回路にテストモ
ードにおいて利用されていない、半導体メモリの入力線および出力線を介して供
給される。更に、結果変更回路はテストモードにおいて利用されていないような
、半導体メモリの入力線および出力線を介して結果変更信号によって活性化する
ことができる。これに続いて、ＦＡＩＬ信号またはＰＡＳＳ信号をテストモード
において利用されない、半導体メモリの別の入力線および出力線を介して出力す
ることができる。
ードにおいて利用されていない、半導体メモリの入力線および出力線を介して供
給される。更に、結果変更回路はテストモードにおいて利用されていないような
、半導体メモリの入力線および出力線を介して結果変更信号によって活性化する
ことができる。これに続いて、ＦＡＩＬ信号またはＰＡＳＳ信号をテストモード
において利用されない、半導体メモリの別の入力線および出力線を介して出力す
ることができる。
【００１５】 本発明の、アドレスおよびＩＯ圧縮テストモードに関する重要な利点は、圧縮
されるデータビットが任意のデータパターンを有することができるようにするデ
ータパターンビットを導入して、その結果標準テストではそれ自体そうであるよ
うに、メモリ全体を同じデータパターンによって検査することができるというこ
とである。これにより本発明によれば、高い検査精度が実現され、かつ低減され
たアドレス空間および低減された数のＩＯインタフェースに関する圧縮の利点を
利用することができる。
されるデータビットが任意のデータパターンを有することができるようにするデ
ータパターンビットを導入して、その結果標準テストではそれ自体そうであるよ
うに、メモリ全体を同じデータパターンによって検査することができるというこ
とである。これにより本発明によれば、高い検査精度が実現され、かつ低減され
たアドレス空間および低減された数のＩＯインタフェースに関する圧縮の利点を
利用することができる。
【００１６】 本発明の更に有利な形態において、出力信号としてパターン変更回路の活性化
信号を送出し、かつデータレジスタからの４つのデータ値から１つを出力信号と
して送出する１アウト・オブ４マルチプレクサ回路が設けられている。同じよう
に有利には、結果変更回路は出力信号として結果変更信号を送出する１アウト・
オブ４マルチプレクサ回路によって活性化することができ、該マルチプレクサ回
路は結果変更データレジスタからの４つのデータ値から１つを出力信号として送
出する。
信号を送出し、かつデータレジスタからの４つのデータ値から１つを出力信号と
して送出する１アウト・オブ４マルチプレクサ回路が設けられている。同じよう
に有利には、結果変更回路は出力信号として結果変更信号を送出する１アウト・
オブ４マルチプレクサ回路によって活性化することができ、該マルチプレクサ回
路は結果変更データレジスタからの４つのデータ値から１つを出力信号として送
出する。
【００１７】 本発明の別の様相では、アドレスおよびＩＯ圧縮テストモードはＪＥＤＥＣ基
準に応じて、３つのテストモードシーケンスによって制御される。第１のテスト
モードシーケンスはテストモードをスタートさせ、かつ検査データパターンビッ
トをモジュールに記憶する。これらビットはテストの持続時間の間、列方向にお
けるデータパターンの発生のために利用される。第２のテストモードシーケンス
はデータパターンビットをデータレジスタに記憶する。これらビットは、書き込
みアクセスの際に行アドレスに依存してかつ検査データパターンレジスタに接続
されて、行方向におけるデータパターンの発生のために利用される。これら書き
込みアクセスの際にはＩＯインタフェースは考慮されない。第３のテストモード
シーケンスはデータパターンビットを結果変更データレジスタに記憶する。これ
らビットは、読み出しアクセスの際に行アドレスに依存してかつ検査データパタ
ーンレジスタに接続されて、結果変更信号として利用される。第２および第３の
テストモードシーケンスはテストの実行期間、任意の頻度でかつ相互に無関係に
行われるようにすることができる。このことは、いわゆる「マーチ・パターン」
（（「連続する検査パターン」）を可能にするために必要である。ここでマーチ
・パターンは、それぞれのメモリアドレスに対して反転されたデータを有する読
み出しアクセスおよび引き続く書き込みアクセスの連続から組み合わされている
。
準に応じて、３つのテストモードシーケンスによって制御される。第１のテスト
モードシーケンスはテストモードをスタートさせ、かつ検査データパターンビッ
トをモジュールに記憶する。これらビットはテストの持続時間の間、列方向にお
けるデータパターンの発生のために利用される。第２のテストモードシーケンス
はデータパターンビットをデータレジスタに記憶する。これらビットは、書き込
みアクセスの際に行アドレスに依存してかつ検査データパターンレジスタに接続
されて、行方向におけるデータパターンの発生のために利用される。これら書き
込みアクセスの際にはＩＯインタフェースは考慮されない。第３のテストモード
シーケンスはデータパターンビットを結果変更データレジスタに記憶する。これ
らビットは、読み出しアクセスの際に行アドレスに依存してかつ検査データパタ
ーンレジスタに接続されて、結果変更信号として利用される。第２および第３の
テストモードシーケンスはテストの実行期間、任意の頻度でかつ相互に無関係に
行われるようにすることができる。このことは、いわゆる「マーチ・パターン」
（（「連続する検査パターン」）を可能にするために必要である。ここでマーチ
・パターンは、それぞれのメモリアドレスに対して反転されたデータを有する読
み出しアクセスおよび引き続く書き込みアクセスの連続から組み合わされている
。
【００１８】 書き込みアクセスの際、行アドレスに依存して、データレジスタから１つのビ
ットがマルチプレクサを介して選択され、かつ検査データパターンレジスタの検
査データパターンビットに論理結合される。このことは例えば排他的ＯＲゲート
によって実施することができる。結果的に生じるデータビットはそれぞれの群に
対する書き込みデータとして使用される。従って、所属のメモリ領域に書き込ま
れる、それぞれの群のデータビットは、列方向および行方向において任意のパタ
ーンを有することができる。
ットがマルチプレクサを介して選択され、かつ検査データパターンレジスタの検
査データパターンビットに論理結合される。このことは例えば排他的ＯＲゲート
によって実施することができる。結果的に生じるデータビットはそれぞれの群に
対する書き込みデータとして使用される。従って、所属のメモリ領域に書き込ま
れる、それぞれの群のデータビットは、列方向および行方向において任意のパタ
ーンを有することができる。
【００１９】 読み出しアクセスの際、それぞれの群のデータビットはデータパターンビット
と、その前の演算が取り消されるように論理結合される。このことはここでも、
排他的ＯＲゲートによって実施することができる。エラーが発生していない場合
には、この演算の後、すべての結果は同じであり、そうでない場合には異なって
いる。それからそれぞれの群の結果ビットがそれぞれ、行アドレスに依存して結
果変更データレジスタからマルチプレクサを介して選択される結果変更信号と比
較される。１つの群のすべての結果ビットが結果変更信号と等しいとき、ＰＡＳ
Ｓ情報が相応のＩＯインタフェースに転送される（例えば論理「１」）。少なく
とも１つの結果ビットが結果変更信号に相応していない場合には、ＦＡＩＬ情報
が出力される（例えば論理「０」）。
と、その前の演算が取り消されるように論理結合される。このことはここでも、
排他的ＯＲゲートによって実施することができる。エラーが発生していない場合
には、この演算の後、すべての結果は同じであり、そうでない場合には異なって
いる。それからそれぞれの群の結果ビットがそれぞれ、行アドレスに依存して結
果変更データレジスタからマルチプレクサを介して選択される結果変更信号と比
較される。１つの群のすべての結果ビットが結果変更信号と等しいとき、ＰＡＳ
Ｓ情報が相応のＩＯインタフェースに転送される（例えば論理「１」）。少なく
とも１つの結果ビットが結果変更信号に相応していない場合には、ＦＡＩＬ情報
が出力される（例えば論理「０」）。
【００２０】 本発明の方法による簡単なテスト実行は次のステップから組み合わされて成る
： １ テストモードシーケンス１。テストモードがスタートされ、かつ検査データ
パターンレジスタがロードされる。
： １ テストモードシーケンス１。テストモードがスタートされ、かつ検査データ
パターンレジスタがロードされる。
【００２１】 ２ テストモードシーケンス２。データレジスタがロードされる。
【００２２】 ３ データ背景の書き込み。
【００２３】 ４ テストモードシーケンス３。結果変更データレジスタがステップ２のデータ
によってロードされる。
によってロードされる。
【００２４】 ５ テストモードシーケンス２。データレジスタが新たな書き込みデータによっ
てロードされる。
てロードされる。
【００２５】 ６ それぞれのメモリアドレスに対して、ステップ３のデータの読み出しアクセ
ス、ステップ５のデータによる書き込みアクセス。
ス、ステップ５のデータによる書き込みアクセス。
【００２６】 ７ テストモードシーケンス３。結果変更データレジスタがステップ３のデータ
によってロードされる。
によってロードされる。
【００２７】 ８ ステップ６において書き込まれたデータの読み出し。
【００２８】 ９ テストモードは遮断される（ＪＥＤＥＣ基準に従って）。
【００２９】 データビット群は独立したメモリ領域に属しているので、これらの群をそれぞ
れ異なったデータによってテストする必要はない。従って、検査データパターン
レジスタ、データレジスタおよび結果変更データレジスタ並びにこれらに配属さ
れているマルチプレクサはすべての群に対して同時に利用することができる。
れ異なったデータによってテストする必要はない。従って、検査データパターン
レジスタ、データレジスタおよび結果変更データレジスタ並びにこれらに配属さ
れているマルチプレクサはすべての群に対して同時に利用することができる。
【００３０】 本発明の有利な実施形態は従属請求項から明らかである。
【００３１】 次に本発明を図示の実施例に基づいて詳細に説明する。各略示図は詳細には次
のものが示されている： 図１は、本発明の第１実施例によるテスト回路の略図であり、 図２は、本発明の第２実施例による、１つのＩＯインタフェースおよび４つのデ
ータチャネルを有するテスト回路の、書き込み方法に対して必要な部分の略図で
あり、 図３は、本発明の第２実施例による、４つのデータチャネルおよび１つのインタ
フェースを有する読み出し方法に対するテスト回路部分の略図であり、 図４は、本発明の第３実施例による、４つのデータチャネルおよび１つのインタ
フェースを有するテスト回路の、書き込み方法に対して必要な部分の略図であり
、 図５は、本発明の第３実施例による、４つのデータチャネルおよび１つのインタ
フェースを有する読み出し方法に対するテスト回路部分の略図であり、 図６は、×４，×８および×１６の編成を有するデジタル半導体メモリのデータ
パスの略図である。
のものが示されている： 図１は、本発明の第１実施例によるテスト回路の略図であり、 図２は、本発明の第２実施例による、１つのＩＯインタフェースおよび４つのデ
ータチャネルを有するテスト回路の、書き込み方法に対して必要な部分の略図で
あり、 図３は、本発明の第２実施例による、４つのデータチャネルおよび１つのインタ
フェースを有する読み出し方法に対するテスト回路部分の略図であり、 図４は、本発明の第３実施例による、４つのデータチャネルおよび１つのインタ
フェースを有するテスト回路の、書き込み方法に対して必要な部分の略図であり
、 図５は、本発明の第３実施例による、４つのデータチャネルおよび１つのインタ
フェースを有する読み出し方法に対するテスト回路部分の略図であり、 図６は、×４，×８および×１６の編成を有するデジタル半導体メモリのデータ
パスの略図である。
【００３２】 図１には、（詳しく図示されていない）半導体チップにモノリシックに集積さ
れているテスト回路の実施例が示されている。このテスト回路は例えば６つの論
理ビットＤ０ないしＤ５から成る検査データパターンを記憶するための検査デー
タパターンレジスタ１を有している半導体メモリのメモリセルを検査するための
ものである。検査データパターンレジスタは、半導体回路装置の、テストモード
では利用されないレジスタによって実現されていてよく、これには、検査データ
パターンの幅に相応する数の（ここでは６つの）排他的ＯＲゲート２Ａないし２
Ｆが後置接続されており、これらはパターン変更回路２を形成している。パター
ン変更回路によって検査データパターンがビット毎に変更ないし反転される。検
査データパターンの変更は、活性化信号３として論理「１」を排他的ＯＲゲート
２Ａないし２Ｆに印加することによって開始される。この場合活性化信号３は半
導体チップに実現されている接続面４、いわゆる「パッド」を介して印加される
。この場合これは、半導体回路のデータコントロール入力側（ＤＡＴＡＣＴＲＬ
）の、テストモードでは利用されないパッドによって実現されていてよい。この
パッドはテストモードにおいて活性化されるデータコントロールユニット５を通
ってパターン変更回路に接続されていることができる。パターン変更回路には書
き込みデータ線ＷＤＬ０ないしＷＤＬ５が後置接続されており、これらデータ線
を介して、変更されないまたは変更された検査データパターンが書き込みおよび
読み出し回路を用いて半導体メモリの開放されたセルに書き込まれる。パターン
変更回路には更に、出力側において比較回路６が配属されている。比較回路は検
査データパターンの幅に対応している数の排他的ＯＲゲート６Ａないし６Ｆから
組み合わされて成っている。その際排他的ＯＲゲート６Ａないし６Ｆの入力側は
一方において変更された検査データパターンが供給され、かつ他方において読み
出しデータ線ＲＤＬ０ないしＲＤＬ５を介して印加される、半導体メモリの開放
されたセルのデータ内容が供給される。半導体メモリに書き込むために書き込み
データ線ＷＤＬ０ないしＷＤＬ５に加わっているレベルと、半導体メモリから読
み出されかつ読み出しデータ線ＲＤＬ０ないしＲＤＬ５に加わったレベルとの間
に差が発生すると、当該論理ゲートの出力側は論理「１」レベルに移行し、その
他の場合には論理「０」レベルにある。比較回路に、排他的ＯＲゲート６Ａない
し６Ｆの出力側に配属されている加算ゲート７が接続されている。加算ゲートは
、比較回路の論理ゲートの数に相応している数の入力側を備えているＮＯＲゲー
ト７によって実現されている。ＮＯＲゲート７のすべての入力側に論理「０」が
加わっているときだけ、すなわち書き込まれたデータビットと読み出されたデー
タビットの間に差が存在しないときにだけ、ＮＯＲゲート７の出力側８に論理「
１」レベルが用意され、これは「ＰＡＳＳ」（エラー無し、合格）信号に相応し
、その他の場合には論理「０」信号が出力され、これは「ＦＡＩＬ」（欠陥ない
し不合格）信号に相応する。すなわち加算ゲートの出力側は半導体メモリの全体
のテスト期間中、論理「１」レベルに留まっておりかつ、エラーが発生するや否
や、論理「０」レベルに移行する。例えば列Ｄ０ないしＤ５＝１，０，１，０，
１，１の検査データパターンが検査データパターンレジスタ１に書き込まれると
、このパターンは、パターン変更回路２を用いてその活性化後データビット０，
１，０，１，０，０に反転されかつ書き込みデータ線ＷＤＬ０ないしＷＤＬ５を
介してメモリセルに書き込まれる。メモリセルの内容は読み出しデータ線ＲＤＬ
０ないしＲＤＬ５を介して、変更された検査データパターンと比較される。書き
込みデータ線ＷＤＬ４または読み出しデータ線ＲＤＬ４に接続されるメモリセル
に欠陥があるものと仮定すると、論理ゲート６Ｂの出力側に論理「１」が出力さ
れるはずであり、このために加算ゲート７の出力側に結果的に論理「０」、すな
わち「ＦＡＩＬ」信号が出力されることになる。
れているテスト回路の実施例が示されている。このテスト回路は例えば６つの論
理ビットＤ０ないしＤ５から成る検査データパターンを記憶するための検査デー
タパターンレジスタ１を有している半導体メモリのメモリセルを検査するための
ものである。検査データパターンレジスタは、半導体回路装置の、テストモード
では利用されないレジスタによって実現されていてよく、これには、検査データ
パターンの幅に相応する数の（ここでは６つの）排他的ＯＲゲート２Ａないし２
Ｆが後置接続されており、これらはパターン変更回路２を形成している。パター
ン変更回路によって検査データパターンがビット毎に変更ないし反転される。検
査データパターンの変更は、活性化信号３として論理「１」を排他的ＯＲゲート
２Ａないし２Ｆに印加することによって開始される。この場合活性化信号３は半
導体チップに実現されている接続面４、いわゆる「パッド」を介して印加される
。この場合これは、半導体回路のデータコントロール入力側（ＤＡＴＡＣＴＲＬ
）の、テストモードでは利用されないパッドによって実現されていてよい。この
パッドはテストモードにおいて活性化されるデータコントロールユニット５を通
ってパターン変更回路に接続されていることができる。パターン変更回路には書
き込みデータ線ＷＤＬ０ないしＷＤＬ５が後置接続されており、これらデータ線
を介して、変更されないまたは変更された検査データパターンが書き込みおよび
読み出し回路を用いて半導体メモリの開放されたセルに書き込まれる。パターン
変更回路には更に、出力側において比較回路６が配属されている。比較回路は検
査データパターンの幅に対応している数の排他的ＯＲゲート６Ａないし６Ｆから
組み合わされて成っている。その際排他的ＯＲゲート６Ａないし６Ｆの入力側は
一方において変更された検査データパターンが供給され、かつ他方において読み
出しデータ線ＲＤＬ０ないしＲＤＬ５を介して印加される、半導体メモリの開放
されたセルのデータ内容が供給される。半導体メモリに書き込むために書き込み
データ線ＷＤＬ０ないしＷＤＬ５に加わっているレベルと、半導体メモリから読
み出されかつ読み出しデータ線ＲＤＬ０ないしＲＤＬ５に加わったレベルとの間
に差が発生すると、当該論理ゲートの出力側は論理「１」レベルに移行し、その
他の場合には論理「０」レベルにある。比較回路に、排他的ＯＲゲート６Ａない
し６Ｆの出力側に配属されている加算ゲート７が接続されている。加算ゲートは
、比較回路の論理ゲートの数に相応している数の入力側を備えているＮＯＲゲー
ト７によって実現されている。ＮＯＲゲート７のすべての入力側に論理「０」が
加わっているときだけ、すなわち書き込まれたデータビットと読み出されたデー
タビットの間に差が存在しないときにだけ、ＮＯＲゲート７の出力側８に論理「
１」レベルが用意され、これは「ＰＡＳＳ」（エラー無し、合格）信号に相応し
、その他の場合には論理「０」信号が出力され、これは「ＦＡＩＬ」（欠陥ない
し不合格）信号に相応する。すなわち加算ゲートの出力側は半導体メモリの全体
のテスト期間中、論理「１」レベルに留まっておりかつ、エラーが発生するや否
や、論理「０」レベルに移行する。例えば列Ｄ０ないしＤ５＝１，０，１，０，
１，１の検査データパターンが検査データパターンレジスタ１に書き込まれると
、このパターンは、パターン変更回路２を用いてその活性化後データビット０，
１，０，１，０，０に反転されかつ書き込みデータ線ＷＤＬ０ないしＷＤＬ５を
介してメモリセルに書き込まれる。メモリセルの内容は読み出しデータ線ＲＤＬ
０ないしＲＤＬ５を介して、変更された検査データパターンと比較される。書き
込みデータ線ＷＤＬ４または読み出しデータ線ＲＤＬ４に接続されるメモリセル
に欠陥があるものと仮定すると、論理ゲート６Ｂの出力側に論理「１」が出力さ
れるはずであり、このために加算ゲート７の出力側に結果的に論理「０」、すな
わち「ＦＡＩＬ」信号が出力されることになる。
【００３３】 図２には、本発明の別の形態において書き込みのために必要である部分が示さ
れており、ここには検査データパターンレジスタ１およびパターン変更だけが図
示されている。パターン変更回路２は図示の例では、それぞれ２つの入力側を有
する４つの排他的ＯＲゲート２Ａないし２Ｄから成っている。それぞれの論理ゲ
ートのそれぞれの入力側は、半導体メモリの所属のＩＯインタフェースＩＯｉｏ
を介して共通に活性化信号が供給される。ここでＩＯインタフェースは、半導体
メモリを作動させるために、テストモードにおいてそれ以外の目的では必要とさ
れないものである。論理ゲートのそれぞれ第２の入力側はそれぞれ、検査データ
パターンレジスタ１から検査データパターンビットＭ０ないしＭ３が供給される
。論理ゲートの出力側は半導体メモリのデータメモリブロックの書き込みデータ
線ＷＤＬ０ないしＷＤＬ３に接続されている。検査データパターンビットが論理
０であるとき、論理ゲートの出力側におけるそれぞれのデータビットはＩＯイン
タフェースの情報と同じ極性を有しており、その他の場合は反対の極性を有する
。従って、１つの群の４つのデータビットは、書き込みの際１つのＩＯインタフ
ェースしか利用されないにも拘わらず、任意のパターンを有することができる。
れており、ここには検査データパターンレジスタ１およびパターン変更だけが図
示されている。パターン変更回路２は図示の例では、それぞれ２つの入力側を有
する４つの排他的ＯＲゲート２Ａないし２Ｄから成っている。それぞれの論理ゲ
ートのそれぞれの入力側は、半導体メモリの所属のＩＯインタフェースＩＯｉｏ
を介して共通に活性化信号が供給される。ここでＩＯインタフェースは、半導体
メモリを作動させるために、テストモードにおいてそれ以外の目的では必要とさ
れないものである。論理ゲートのそれぞれ第２の入力側はそれぞれ、検査データ
パターンレジスタ１から検査データパターンビットＭ０ないしＭ３が供給される
。論理ゲートの出力側は半導体メモリのデータメモリブロックの書き込みデータ
線ＷＤＬ０ないしＷＤＬ３に接続されている。検査データパターンビットが論理
０であるとき、論理ゲートの出力側におけるそれぞれのデータビットはＩＯイン
タフェースの情報と同じ極性を有しており、その他の場合は反対の極性を有する
。従って、１つの群の４つのデータビットは、書き込みの際１つのＩＯインタフ
ェースしか利用されないにも拘わらず、任意のパターンを有することができる。
【００３４】 図３には、本発明の別の態様において読み出しのために必要な部分が示されて
いる。既に説明した機能を有する検査データパターンレジスタ１，比較回路６お
よびＮＯＲゲート７が図示されている。比較回路６は図示の例ではそれぞれ２つ
の入力側を有する４つの排他的ＯＲゲート６Ａないし６Ｄから成っている。これ
らはそれぞれ、読み出しデータ線ＲＤＬ０ないしＲＤＬ３のデータビットと検査
データパターンレジスタ１の検査データパターンビットＭ０ないしＭ３とを論理
結合する。出力側はこの演算の後、差（エラー）が発生しなかった場合には、す
べて同じ極性を有している。これら結果ビットＥｉ０ないしＥｉ３は、結果変更
回路９の４つの別の排他的ＯＲゲート９Ａないし９Ｄによって論理結合される。
いる。既に説明した機能を有する検査データパターンレジスタ１，比較回路６お
よびＮＯＲゲート７が図示されている。比較回路６は図示の例ではそれぞれ２つ
の入力側を有する４つの排他的ＯＲゲート６Ａないし６Ｄから成っている。これ
らはそれぞれ、読み出しデータ線ＲＤＬ０ないしＲＤＬ３のデータビットと検査
データパターンレジスタ１の検査データパターンビットＭ０ないしＭ３とを論理
結合する。出力側はこの演算の後、差（エラー）が発生しなかった場合には、す
べて同じ極性を有している。これら結果ビットＥｉ０ないしＥｉ３は、結果変更
回路９の４つの別の排他的ＯＲゲート９Ａないし９Ｄによって論理結合される。
【００３５】 結果変更回路９によって、比較回路６の結果がビット毎に変更ないし反転され
る。結果の変更は、結果変更信号１０として論理「１」を排他的ＯＲゲート９Ａ
ないし９Ｄに印加することによって開始される。この場合結果変更信号１０は接
続面、レジスタメモリセルまたは、テストモードにおいて半導体メモリを作動さ
せるためには必要でないＩＯインタフェースを介して結果変更回路９に印加され
る。結果変更回路９の排他的ＯＲゲート９Ａないし９Ｄの出力側は更にＮＯＲゲ
ート７でまとめられ、その出力側８は、少なくとも１つの印加されたビットが論
理１である（すなわち誤り）であると直ちに論理０になる。ＮＯＲゲート７の出
力側は本発明のこの実施例において、テストモードにおいて半導体メモリによっ
て必要とされないＩＯ線と接続され、この線を介してテストランの結果が外部に
出力される。加算ゲート（ＮＯＲゲート７）の結果に対しては、図１で説明した
のと同じことが当てはまる。
る。結果の変更は、結果変更信号１０として論理「１」を排他的ＯＲゲート９Ａ
ないし９Ｄに印加することによって開始される。この場合結果変更信号１０は接
続面、レジスタメモリセルまたは、テストモードにおいて半導体メモリを作動さ
せるためには必要でないＩＯインタフェースを介して結果変更回路９に印加され
る。結果変更回路９の排他的ＯＲゲート９Ａないし９Ｄの出力側は更にＮＯＲゲ
ート７でまとめられ、その出力側８は、少なくとも１つの印加されたビットが論
理１である（すなわち誤り）であると直ちに論理０になる。ＮＯＲゲート７の出
力側は本発明のこの実施例において、テストモードにおいて半導体メモリによっ
て必要とされないＩＯ線と接続され、この線を介してテストランの結果が外部に
出力される。加算ゲート（ＮＯＲゲート７）の結果に対しては、図１で説明した
のと同じことが当てはまる。
【００３６】 通常の回路部分の非活性化およびテスト回路の活性化を除いて、データパスお
よびＩＯインタフェースの制御は通常モードの場合のように行われる。これら制
御信号は簡単にするために示されていない。
よびＩＯインタフェースの制御は通常モードの場合のように行われる。これら制
御信号は簡単にするために示されていない。
【００３７】 図４には、図２において説明した、本発明の実施例の変形が示されている。こ
こではパターン変更回路２の活性化のための活性化信号３は１アウト・オブ４マ
ルチプレクサ回路１１の出力側１２に形成される。その際１アウト・オブ４マル
チプレクサ回路１１はデータレジスタ１３からの４つのデータビットの１つをそ
の出力側に通し接続する。その際データレジスタ１３のデータビットの選択は、
行アドレスＲ０およびＲ１を介して行われる。従って、半導体メモリに書き込ま
れるデータビットは、列方向および行方向において任意のパターンを有すること
ができる（ここではパターン深度４×４）。
こではパターン変更回路２の活性化のための活性化信号３は１アウト・オブ４マ
ルチプレクサ回路１１の出力側１２に形成される。その際１アウト・オブ４マル
チプレクサ回路１１はデータレジスタ１３からの４つのデータビットの１つをそ
の出力側に通し接続する。その際データレジスタ１３のデータビットの選択は、
行アドレスＲ０およびＲ１を介して行われる。従って、半導体メモリに書き込ま
れるデータビットは、列方向および行方向において任意のパターンを有すること
ができる（ここではパターン深度４×４）。
【００３８】 図５には、図３に示されている、本発明の実施例の変形が示されている。ここ
ではパターン変更回路２の活性化のために結果変更信号１０が１アオト・オブ４
マルチプレクサ回路１４の出力側１５に用意される。その際１アウト・オブ４マ
ルチプレクサ回路１４は結果変更データレジスタ１６からの４つのデータビット
のうちその１つをその出力側１５に通し接続する。その際結果変更データレジス
タ１６のデータビットの選択は、行アドレスＲ２およびＲ３を介して行われる。
１アウト・オブ４マルチプレクサ回路１４、結果変更データレジスタ１６および
行アドレスＲ２およびＲ３はこの場合図４に示されているものと同じであってよ
い。その場合２つのデータレジスタ１３および１６は８ビット幅の唯一のレジス
タによって共通に実現されていてもよい。
ではパターン変更回路２の活性化のために結果変更信号１０が１アオト・オブ４
マルチプレクサ回路１４の出力側１５に用意される。その際１アウト・オブ４マ
ルチプレクサ回路１４は結果変更データレジスタ１６からの４つのデータビット
のうちその１つをその出力側１５に通し接続する。その際結果変更データレジス
タ１６のデータビットの選択は、行アドレスＲ２およびＲ３を介して行われる。
１アウト・オブ４マルチプレクサ回路１４、結果変更データレジスタ１６および
行アドレスＲ２およびＲ３はこの場合図４に示されているものと同じであってよ
い。その場合２つのデータレジスタ１３および１６は８ビット幅の唯一のレジス
タによって共通に実現されていてもよい。
【００３９】 ＪＥＤＥＣ基準に従っていわゆる「ＩＰＬシーケンス」を介して開始されるテ
ストモードに入ると、検査データパターンレジスタ１およびデータレジスタ１３
および／または１６はテストモードシーケンス１，２および３を介して４つのア
ドレス線を介してロードされるか、ないし１アウト・オブ４マルチプレクサ回路
が存在しない場合には、活性化信号３および結果変更信号１０がアドレスまたは
ＩＯ線を介して用意される。
ストモードに入ると、検査データパターンレジスタ１およびデータレジスタ１３
および／または１６はテストモードシーケンス１，２および３を介して４つのア
ドレス線を介してロードされるか、ないし１アウト・オブ４マルチプレクサ回路
が存在しない場合には、活性化信号３および結果変更信号１０がアドレスまたは
ＩＯ線を介して用意される。
【００４０】 図６には、×４、×８および×１６の編成が許容されるＳＤＲＡＭの形の半導
体メモリのデータパスが略示されている。今日のメモリは通例、複数のブロック
、例えば４つのブロックＭＡ０，ＭＡ１，ＭＡ２およびＭＡ３に分割されている
。これらブロックは必ずしも物理的に相互に分離されている必要はない。ここで
分割とは、それぞれのブロックからのアクセスの際、所定数のデータビットを使
用可能であるということである。例えば、それぞれ４つのデータビットＤ００な
いしＤ０３，Ｄ１０ないし１３，…，Ｄ３０ないし３３で、これらはそれぞれ、
一義的なワードアドレスおよび列アドレスを有するアクティブなワード線ＷＬか
ら到来する。これらデータビットは、修復の際にこれらワード線のすべてが同時
に冗長ワード線によって置換される場合には、場合により複数のワード線ＷＬか
ら来るようにしてもよい。
体メモリのデータパスが略示されている。今日のメモリは通例、複数のブロック
、例えば４つのブロックＭＡ０，ＭＡ１，ＭＡ２およびＭＡ３に分割されている
。これらブロックは必ずしも物理的に相互に分離されている必要はない。ここで
分割とは、それぞれのブロックからのアクセスの際、所定数のデータビットを使
用可能であるということである。例えば、それぞれ４つのデータビットＤ００な
いしＤ０３，Ｄ１０ないし１３，…，Ｄ３０ないし３３で、これらはそれぞれ、
一義的なワードアドレスおよび列アドレスを有するアクティブなワード線ＷＬか
ら到来する。これらデータビットは、修復の際にこれらワード線のすべてが同時
に冗長ワード線によって置換される場合には、場合により複数のワード線ＷＬか
ら来るようにしてもよい。
【００４１】 ×４の編成の場合、マルチプレクサＭ４：１を介して１アウト・オブ４の選択
を行うために、列アドレスの２つのアドレスビットが使用される。マルチプレク
サＭ４：１の出力側は、それぞれ１つのＩＯインタフェース（ＩＯ００，ＩＯ０
１，…，ＩＯ３０）に接続される。×８の編成の場合、マルチプレクサＭ２：１
を介して１アウト・オブ２の選択を行うために、列アドレスの１つのアドレスビ
ットが使用される。マルチプレクサＭ２：１の出力側は、それぞれ２つのＩＯイ
ンタフェース（ＩＯ００ないし０１，…，ＩＯ３０ないし３１）に接続される。
更に、×１６の編成の場合、それぞれのブロックにおいて、４つのデータビット
はそれぞれ４つのＩＯインタフェースに接続される（ＩＯ００ないし０３，…，
ＩＯ３０ないし３３）。これらデータビットの、ＩＯインタフェースへの供給は
、図１に示されるように、部分的に上述のマルチプレクサを介して行うことがで
き、この場合には線が節約される。
を行うために、列アドレスの２つのアドレスビットが使用される。マルチプレク
サＭ４：１の出力側は、それぞれ１つのＩＯインタフェース（ＩＯ００，ＩＯ０
１，…，ＩＯ３０）に接続される。×８の編成の場合、マルチプレクサＭ２：１
を介して１アウト・オブ２の選択を行うために、列アドレスの１つのアドレスビ
ットが使用される。マルチプレクサＭ２：１の出力側は、それぞれ２つのＩＯイ
ンタフェース（ＩＯ００ないし０１，…，ＩＯ３０ないし３１）に接続される。
更に、×１６の編成の場合、それぞれのブロックにおいて、４つのデータビット
はそれぞれ４つのＩＯインタフェースに接続される（ＩＯ００ないし０３，…，
ＩＯ３０ないし３３）。これらデータビットの、ＩＯインタフェースへの供給は
、図１に示されるように、部分的に上述のマルチプレクサを介して行うことがで
き、この場合には線が節約される。
【００４２】 それぞれのブロックＭＡ０，…，ＭＡ３に対して、それぞれ４つのデータビッ
トと×４組織編成のＩＯインタフェース（Ｉ０００，…，Ｉ０３０）との間に介
挿されている本発明のテイスト回路Ｔが設けられている。それぞれのテスト回路
Ｔには４本の線を介して検査データパターンレジスタ１（パターン深度４）が供
給されかつそれぞれ１本の線を介して結果変更信号１０および活性化信号３が供
給される。検査データパターンレジスタ１はテストモード開始の際に４つのＡＤ
レス線を介してロードされる。データ編成に無関係に、テストモードの間、通常
のマルチプレクサおよび通常のＩＯインタフェースは非活性化され、かつテスト
回路Ｔはそれに属するＩＯインタフェースによって活性化される。
トと×４組織編成のＩＯインタフェース（Ｉ０００，…，Ｉ０３０）との間に介
挿されている本発明のテイスト回路Ｔが設けられている。それぞれのテスト回路
Ｔには４本の線を介して検査データパターンレジスタ１（パターン深度４）が供
給されかつそれぞれ１本の線を介して結果変更信号１０および活性化信号３が供
給される。検査データパターンレジスタ１はテストモード開始の際に４つのＡＤ
レス線を介してロードされる。データ編成に無関係に、テストモードの間、通常
のマルチプレクサおよび通常のＩＯインタフェースは非活性化され、かつテスト
回路Ｔはそれに属するＩＯインタフェースによって活性化される。
【００４３】 結果変更信号１０はそれぞれの読み出しアクセスの際に例えばテストモードに
対するＩＯ線の節約のために（すべてのＩＯ線が必要というわけではない）利用
されない列アドレスを介して印加され、内部レジスタまたは接続面を用いる既述
の変形または既述のマルチプレクサ回路を使用可能である。
対するＩＯ線の節約のために（すべてのＩＯ線が必要というわけではない）利用
されない列アドレスを介して印加され、内部レジスタまたは接続面を用いる既述
の変形または既述のマルチプレクサ回路を使用可能である。
【００４４】 本発明の図示のインプリメンテーションは、通常のモードと同じデータバス構
成を利用しており、その際テスト結果の出力のために１６のうち４つのＩＯイン
タフェースが使用される。しかし別のインプリメンテーションにおいて通常のモ
ードにおけるよりも４倍の数のメモリセルを活性化することができる。４つでは
なくて１６個のテスト回路によって、それぞれ４つのＩＯインタフェースの４つ
の群にテスト結果を出力することができる。ＩＯインタフェースの数はこのイン
プリメンテーションの場合確かに低減されないが、アドレス空間は係数４だけ更
に低減される。
成を利用しており、その際テスト結果の出力のために１６のうち４つのＩＯイン
タフェースが使用される。しかし別のインプリメンテーションにおいて通常のモ
ードにおけるよりも４倍の数のメモリセルを活性化することができる。４つでは
なくて１６個のテスト回路によって、それぞれ４つのＩＯインタフェースの４つ
の群にテスト結果を出力することができる。ＩＯインタフェースの数はこのイン
プリメンテーションの場合確かに低減されないが、アドレス空間は係数４だけ更
に低減される。
【図１】 本発明の第１実施例によるテスト回路の略図である。
【図２】 本発明の第２実施例による、１つのＩＯインタフェースおよび４つのデータチ
ャネルを有するテスト回路の、書き込み方法に対して必要な部分の略図である。
ャネルを有するテスト回路の、書き込み方法に対して必要な部分の略図である。
【図３】 本発明の第２実施例による、４つのデータチャネルおよび１つのインタフェー
スを有する読み出し方法に対するテスト回路部分の略図である。
スを有する読み出し方法に対するテスト回路部分の略図である。
【図４】 本発明の第３実施例による、４つのデータチャネルおよび１つのインタフェー
スを有するテスト回路の、書き込み方法に対して必要な部分の略図である。
スを有するテスト回路の、書き込み方法に対して必要な部分の略図である。
【図５】 本発明の第３実施例による、４つのデータチャネルおよび１つのインタフェー
スを有する読み出し方法に対するテスト回路部分の略図である。
スを有する読み出し方法に対するテスト回路部分の略図である。
【図６】 ×４，×８および×１６の閉成を有するデジタル半導体メモリのデータパスの
略図である。
略図である。
【手続補正書】特許協力条約第３４条補正の翻訳文提出書
【提出日】平成１２年２月１１日（２０００．２．１１）
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】発明の名称
【補正方法】変更
【補正内容】
【発明の名称】 デジタル半導体回路装置を検査するためのテスト回路
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】請求項１
【補正方法】変更
【補正内容】
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】０００１
【補正方法】変更
【補正内容】
【０００１】 本発明は、同じ半導体チップ上に実現されているデジタル半導体回路装置を検
査するためのモノリシック集積されたテスト回路であって、該デジタル半導体回
路装置は、複数のテストすべき素子と、検査データパターンをテストすべき素子
に書き込みかつ該素子から読み出すための読み出しおよび書き込み回路と、比較
回路と、活性化信号によって活性化可能なパターン変更回路を備えている形式の
ものに関する。
査するためのモノリシック集積されたテスト回路であって、該デジタル半導体回
路装置は、複数のテストすべき素子と、検査データパターンをテストすべき素子
に書き込みかつ該素子から読み出すための読み出しおよび書き込み回路と、比較
回路と、活性化信号によって活性化可能なパターン変更回路を備えている形式の
ものに関する。
【手続補正４】
【補正対象書類名】明細書
【補正対象項目名】０００３
【補正方法】変更
【補正内容】
【０００３】 ＵＳ−Ａ５４１８７９０号明細書から、半導体メモリ装置に対する干渉を検出
するためのテスト回路が公知であり、ここでテスト回路はメモリセルの同時の検
査のためにメモリセルをすべてのメモリセルに対して共通な唯一の検査ビットに
よって同時にプログラミングしかつ検査ビットに基づいて記憶された、求められ
たデータ値を、これが同時にすべてのデータ値の絶対同一性について検査される
ようにまとめる。更に、この公知の装置には、信号を用いて活性化可能である論
理装置が示されている。この論理装置を用いて、検査ビットと、メモリセルから
求められたデータ値とを同時に、これらがまとめられる前に反転することができ
る。しかしこの公知の装置も上述した欠点を有している。 本発明の課題は、ウェハ面およびモジュール面に有利には低減された数のアド
レスおよび／またはＩＯインタフェースを有するデジタル半導体回路装置、殊に
半導体メモリモジュールのテストするための装置を提供することであり、該装置
は比較的簡単に構成されており、かつ同時に検査精度が改善されているようにし
たい。
するためのテスト回路が公知であり、ここでテスト回路はメモリセルの同時の検
査のためにメモリセルをすべてのメモリセルに対して共通な唯一の検査ビットに
よって同時にプログラミングしかつ検査ビットに基づいて記憶された、求められ
たデータ値を、これが同時にすべてのデータ値の絶対同一性について検査される
ようにまとめる。更に、この公知の装置には、信号を用いて活性化可能である論
理装置が示されている。この論理装置を用いて、検査ビットと、メモリセルから
求められたデータ値とを同時に、これらがまとめられる前に反転することができ
る。しかしこの公知の装置も上述した欠点を有している。 本発明の課題は、ウェハ面およびモジュール面に有利には低減された数のアド
レスおよび／またはＩＯインタフェースを有するデジタル半導体回路装置、殊に
半導体メモリモジュールのテストするための装置を提供することであり、該装置
は比較的簡単に構成されており、かつ同時に検査精度が改善されているようにし
たい。
【手続補正５】
【補正対象書類名】明細書
【補正対象項目名】０００４
【補正方法】変更
【補正内容】
【０００４】 この課題は、請求項１に記載のテスト回路によって解決される。
【手続補正６】
【補正対象書類名】明細書
【補正対象項目名】０００５
【補正方法】変更
【補正内容】
【０００５】 本発明によれば、検査データパターンを一時記憶するための検査データパター
ンレジスタが設けられており、かつ活性化信号によって活性化可能であるパター
ン変更回路は、検査データパターンレジスタからの検査データパターンをテスト
すべき素子に書き込む前に変更し、かつ比較回路は、テストすべき素子に対する
書き込まれたデータと読み出されたデータとの差を検査するように構成されてい
るようになっている。
ンレジスタが設けられており、かつ活性化信号によって活性化可能であるパター
ン変更回路は、検査データパターンレジスタからの検査データパターンをテスト
すべき素子に書き込む前に変更し、かつ比較回路は、テストすべき素子に対する
書き込まれたデータと読み出されたデータとの差を検査するように構成されてい
るようになっている。
【手続補正７】
【補正対象書類名】明細書
【補正対象項目名】００２０
【補正方法】変更
【補正内容】
【００２０】 簡単なテスト実行は有利には次のステップから組み合わされて成る： １ テストモードシーケンス１。テストモードがスタートされ、かつ検査データ
パターンレジスタがロードされる。
パターンレジスタがロードされる。
【手続補正書】
【提出日】平成１３年８月２８日（２００１．８．２８）
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】特許請求の範囲
【補正方法】変更
【補正内容】
【特許請求の範囲】
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ミヒャエル クント ドイツ連邦共和国 ミュンヘン インプラ ーシュトラーセ 20 (72)発明者 ヤン テン ブルーケ オランダ国 ズヴォレ ファン イルテベ ルト 51 Ｆターム(参考） 2G032 AA07 AB01 AC03 AG04 AG06 AH03 AH07 AK11 AK12 AK14 AL05 5L106 DD03 DD22 GG07
Claims (21)
- 【請求項１】 同じ半導体チップ上に実現されているデジタル半導体回路装
置を検査するためのモノリシック集積されたテスト回路であって、該デジタル半
導体回路装置は、複数のテストすべき素子と、検査データパターンを一時記憶す
るための検査データパターンレジスタ（１）と、検査データパターンレジスタの
データをテストすべき素子に書き込みかつ該素子から読み出すための読み出しお
よび書き込み回路と、テストすべき素子の書き込まれたデータおよび読み出され
たデータの差について検査する比較回路（６）とを備えている形式のものにおい
て、 テスト回路は、活性化信号（３）によって活性化可能であるパターン変更回路（
２）を有しており、該パターン変更回路は検査データパターンレジスタからの検
査データパターンをテストすべき素子に書き込む前に変更する ことを特徴とするテスト回路。 - 【請求項２】 パターン変更回路を活性化するための活性化信号は、半導体
チップ上に存在している電気的に結合されている接続面（「パッド」）（４）を
用いてパターン変更回路に供給されるようになっている 請求項１記載のテスト回路。 - 【請求項３】 デジタル半導体回路装置は２つの作動形式（通常モードおよ
びテストモード）において作動可能であり、ここで作動形式テストモードにおい
て、半導体チップに既に存在しておりかつ通常モードにおいてデジタル半導体回
路装置に信号を結合するために設けられている接続面がテスト回路のパターン変
更回路に接続されてるようになっている 請求項２記載のテスト回路。 - 【請求項４】 接続面は通常モードにおいてパターン変更回路から減結合さ
れているようになっている 請求項３記載のテスト回路。 - 【請求項５】 複数のテストすべき素子を有するテストすべきデジタル半導
体回路装置は、複数のメモリセルを有する半導体メモリによって実現されている
請求項１から４までのいずれか１項記載のテスト回路。 - 【請求項６】 比較回路（６）は、検査データパターンの幅に相応する数の
論理ゲート（６Ａないし６Ｆ）を有しており、該論理ゲートがビット毎に、書き
込まれたデータおよび読み出されたデータを比較する 請求項１から５までのいずれか１項記載のテスト回路。 - 【請求項７】 テスト回路は、比較回路の論理ゲートに結合されている加算
ゲート（７）を有しており、該加算ゲートは比較回路の複数の論理ゲートの結果
を１つの結果にまとめる 請求項６記載のテスト回路。 - 【請求項８】 テスト回路の加算ゲートはＮＯＲゲートによって実現されて
いる 請求項７記載のテスト回路。 - 【請求項９】 パターン変更回路（２）は、検査データパターンの幅に相応
している数の論理ゲート（２Ａないし２Ｆ）を有しており、該論理ゲートは、パ
ターン変更回路に活性化のための活性化信号（３）が印加されるや否や、検査デ
ータパターンをビット毎に変更する 請求項１から８までのいずれか１項記載のテスト回路。 - 【請求項１０】 比較回路およびパターン変更回路の論理ゲートは排他的Ｏ
Ｒゲートによって実現されている 請求項１から９までのいずれか１項記載テスト回路。 - 【請求項１１】 テスト回路は結果変更回路（９）を有しており、該結果変
更回路は検査データパターンの幅に相応している数の論理ゲート（９Ａないし９
Ｄ）から成っており、該論理ゲートは比較回路（６）の論理ゲートの出力側に接
続されており、かつ該論理ゲートの出力側には加算ゲート（７）が後置接続され
ている 請求項１から１０までのいずれか１項記載テスト回路。 - 【請求項１２】 結果変更回路の論理ゲートは排他的ＯＲゲートによって実
現されている 請求項１１記載のテスト回路。 - 【請求項１３】 結果変更回路（９）の論理ゲートは結果変更信号（１０）
によって共通に活性化される 請求項１から１２までのいずれか１項記載テスト回路。 - 【請求項１４】 パターン変更回路はテストモードにおいて利用されていな
い、半導体メモリの入力線および出力線を介して活性化信号によって活性化され
る 請求項１および５から１３までのいずれか１項記載のテスト回路。 - 【請求項１５】 結果変更回路はテストモードにおいて利用されていない、
半導体メモリの入力線および出力線を介して結果変更信号によって活性化される
請求項１および５から１４までのいずれか１項記載のテスト回路。 - 【請求項１６】 比較回路（６）は検査データパターンレジスタ（１）に直
接接続されている 請求項１および５から１５までのいずれか１項記載のテスト回路。 - 【請求項１７】 加算ゲート（７）の結果はテストモードにおいて利用され
ていない、半導体メモリの入力線および出力線を介して出力される 請求項１および５から１６までのいずれか１項記載のテスト回路。 - 【請求項１８】 パターン変更回路（２）は出力信号として活性化信号（３
）を送出する１アウト・オブ４マルチプレクサ回路（１１）によって活性化され
、該マルチプレクサ回路はデータレジスタ（１３）からの４つのデータ値から１
つを出力信号として送出する 請求項１および５から１７までのいずれか１項記載のテスト回路。 - 【請求項１９】 結果変更回路（９）は出力信号として結果変更信号（１０
）を送出する１アウト・オブ４マルチプレクサ回路（１４）によって活性化され
、該マルチプレクサ回路は結果変更データレジスタ（１６）からの４つのデータ
値から１つを出力信号として送出する 請求項１および５から１８までのいずれか１項記載のテスト回路。 - 【請求項２０】 複数のテストすべき素子を有するデジタル半導体回路装置
を同じ半導体チップ上に実現されているモノリシック集積されたテスト回路を用
いて検査するための方法であって、検査データパターンを一時記憶するための検
査データパターンレジスタ（１）と、検査データパターンレジスタのデータをテ
ストすべき素子に書き込みかつ該素子から読み出すための読み出しおよび書き込
み回路と、テストすべき素子の書き込まれたデータおよび読み出されたデータの
差について検査する比較回路（６）とを備えているテスト回路を用いる形式の方
法において、 テスト期間に、検査データパターンレジスタに格納されている検査データパター
ンを、テストすべき素子に書き込む前に変更する ことを特徴とする方法。 - 【請求項２１】 検査データパターン変更の開始のために、活性化信号を半
導体チップに存在している電気的に結合されている接続面（「パッド」）を介し
てテスト回路に供給する 請求項２１記載の方法。
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|---|---|---|---|---|
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|---|---|---|---|---|
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-
2000
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Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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