KR20080046877A - 웨이퍼 번 인 검사에서의 단주기 웨이퍼 검사 장치 및 방법 - Google Patents

웨이퍼 번 인 검사에서의 단주기 웨이퍼 검사 장치 및 방법 Download PDF

Info

Publication number
KR20080046877A
KR20080046877A KR1020060116495A KR20060116495A KR20080046877A KR 20080046877 A KR20080046877 A KR 20080046877A KR 1020060116495 A KR1020060116495 A KR 1020060116495A KR 20060116495 A KR20060116495 A KR 20060116495A KR 20080046877 A KR20080046877 A KR 20080046877A
Authority
KR
South Korea
Prior art keywords
row
response
column
address
write
Prior art date
Application number
KR1020060116495A
Other languages
English (en)
Inventor
윤홍구
김동민
김효창
조욱래
김철수
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR1020060116495A priority Critical patent/KR20080046877A/ko
Publication of KR20080046877A publication Critical patent/KR20080046877A/ko

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
    • G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
    • G11C29/14—Implementation of control logic, e.g. test mode decoders
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
    • G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
    • G11C29/1201—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details comprising I/O circuitry
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
    • G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
    • G11C29/12015—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details comprising clock generation or timing circuitry
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
    • G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
    • G11C29/18—Address generation devices; Devices for accessing memories, e.g. details of addressing circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
    • G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
    • G11C29/36—Data generation devices, e.g. data inverters

Landscapes

  • For Increasing The Reliability Of Semiconductor Memories (AREA)
  • Tests Of Electronic Circuits (AREA)

Abstract

본 발명은 반도체 메모리 장치의 웨이퍼 번 인 검사 단계에서 디램 셀에 스트레스를 주는 것만을 목적으로 하지 않고, 스트레스를 준 후에 바로 반도체 내부 회로에서 자체 발생시킨 시험 테스트를 통한 데이터 패턴의 쓰기와 읽기 단계를 거치게 하여 웨이퍼 번 인 동작 후에 웨이퍼의 정상동작 여부를 확인할 수 있도록 하는 장치 및 방법에 관한 것이다.
Figure 112006086156309-PAT00001
Wafer Burn In, Short Cycle

Description

웨이퍼 번 인 검사에서의 단주기 웨이퍼 검사 장치 및 방법{SHORT CYCLE WAFER TEST DEVICE AND METHOD AT WAFER BURN IN}
도 1은 본 발명에 따른 반도체 메모리 장치를 개략적으로 보여주는 블록도;
도 2는 본 발명에 따른 행 및 열의 어드레스 운용방법을 구체적으로 보여주는 블록도;
도 3은 본 발명에 따른 반도체 메모리 장치 내부 소자의 동작 타이밍도; 그리고
도 4는 본 발명에 따른 기존의 웨이퍼 번 인 장비에서 제공하는 패드의 역할을 새롭게 정의한 도면이다
* 도면의 주요 부분에 대한 부호 설명 *
101 : 레지스터(register)
102 : 타이밍 레지스터(timing register)
103 : 컬럼 카운터(column counter)
104 : 로우 카운터(row counter)
105 : 데이터 입력 레지스터(data input register)
106 : 비교기(comparator)
107 : 1비트 카운터(1bit counter)
108 : 로우 디코더(row decoder)
109 : 컬럼 디코더(column decoder)
110 : 셀 어레이(cell array)
111 : 감지 증폭기(sense amplifier)
112 : 출력 버퍼(output buffer)
본 발명은 반도체 메모리 장치의 웨이퍼 레벨에서의 번 인 테스트에 관한 것으로, 좀 더 구체적으로는 웨이퍼 레벨에서의 반도체 메모리 장치에 대한 쓰기 및 읽기 검사를 하기 위한 장치 및 방법에 관한 것이다.
일반적으로, 반도체 메모리 장치를 제조하고 출하하는 경우, 신뢰성을 보장하기 위하여 잠재적으로 결함 있는 반도체 메모리 장치를 실제 사용 환경보다 열악한 환경에 노출시키고 결함 있는 반도체 메모리 장치를 제거하는 선별동작을 수행한다. 그러한 방법의 일종으로서 번 인 테스트(burn in test) 방법이 흔히 사용된다. 스트레스 테스트로도 불리는 이러한 테스트에서는 테스트 전압과 온도가 실제로 사용되는 정도보다 높게 설정된 상태에서 반도체 메모리 장치가 동작한다. 이 방법에 있어서 실제 사용하의 초기 문제를 발생시키는 스트레스보다 큰 스트레스를 반도체 메모리 장치에 짧은 시간 동안 인가한다. 이를 통해, 초기동작에서 결함이 발생할 수 있는 반도체 메모리 장치는 출하되기 이전에 선별되고, 그에 따라 결함 있는 반도체 메모리 장치를 효율적으로 제거할 수 있으므로 제품의 신뢰성을 개선할 수 있다.
이러한 메모리의 신뢰성 개선에 있어 번 인 테스트에 걸리는 테스트 시간은 반도체 메모리 장치의 제조 비용과 밀접한 관련이 있으므로 테스트 시간을 단축하기 위하여 번 인 테스트 회로에 대한 연구가 계속하여 진행되어 왔다.
통상적으로 번 인 테스트는 패키지상태에서 진행된다. 이러한 패키지상태의 번 인 테스트는 최종적인 제품의 신뢰성은 보장할 수 있으나 번 인 테스트중 결함이 발생 되는 경우, 이미 테스트와 패키징 과정을 거쳤음에도 불구하고 사용할 수 없게 되어 폐기해야 함으로써 전체생산비용을 증가시키게 된다. 이를 막기 위하여 웨이퍼레벨에서의 번 인 테스트의 필요성이 대두 된다.
디램의 경우 번 인 테스트에서 검출하는 대부분의 불량은 싱글비트불량(single bit failure)이며, 번 인 테스트를 각각의 비트라인마다 다르게 개별적으로 수행하는 경우 스크리닝(screening)으로 인한 시간손실이 크다. 싱글비트불량은 불완전한 메모리 셀의 누설전류를 통해 발견가능하며, 누설전류는 메모리 셀을 구성하는 트랜스퍼 게이트의 산화막 불량이나 커패시터의 유전체불량 및 스토리지 노드의 접촉불량으로 인하여 유발되는 것이 대부분이다. 종래의 패키지상태에서의 번 인 테스트는 수천 사이클에 한 번씩 하나의 워드라인이 선택되며 이는 테스트에 걸리는 시간의 비효율성 때문에 개선돼야 하는 사안이다.
상술한 바와 같은 문제를 해결하기 위하여 한 번의 동작으로 인하여 모든 워드라인을 동시에 선택하는 방법이 요구되며 이는 웨이퍼 상태에서의 테스트로써 가 능하다.
또한, 기존의 웨이퍼 번 인 장비에서는 웨이퍼 상태의 디램 칩에 대해서 VBL 패드를 이용하여 디램 셀에 데이터를 쓰는 동작을 수행하여 웨이퍼 상태의 디램 칩에 스트레스만을 주는 동작만을 목적으로 하였다. 그리고 장비는 고주파의 클록을 지원하지 않고 테스트시에 사용할 수 있는 핀의 개수가 제한되어 있기 때문에 패키지 단계에서와 같은 클록 기반의 명령어 입력이 불가능하여 행 활성화(Row Enable) 동작, 데이터 쓰기 동작 및 읽기 동작을 할 수가 없었다.
본 발명의 목적은 반도체 장치를 패키지 하기 이전에 웨이퍼 레벨에서 테스트하기 위하여 사용되는 반도체 메모리 장치 및 방법을 제공하는 것이다.
상술한 제반 목적들을 달성하기 위한 본 발명의 특징에 따른 반도체 메모리 자치는, 행들과 열들로 배열된 메모리 셀들을 갖는 메모리 셀 어레이와; 행 어드레스에 응답하여 상기 메모리 셀 어레이의 행을 선택하는 행 선택 회로와; 외부 제어 신호에 응답하여 쓰기 테스트 데이터를 발생하는 데이터 발생 회로와; 열 어드레스에 응답하여 상기 테스트 데이터를 입력받고, 상기 입력된 테스트 데이터를 상기 메모리 셀 어레이에 쓰는 감지 증폭 및 열 선택 회로와; 외부 클록 신호에 응답하여 상기 외부 클록 신호의 주기보다 짧은 주기를 갖는 내부 클록 신호를 발생하는 타이밍 발생 회로와; 상기 내부 클록 신호에 응답하여 상기 행 및 열 어드레스들을 발생하는 어드레스 발생 회로를 포함하며, 상기 어드레스 발생 회로는 상기 선택된 행의 모든 메모리 셀들에 대해서 일련의 쓰기 및 읽기 동작들이 수행된 후 다음 행을 선택하도록 상기 행 어드레스를 증가시킨다.
바람직한 실시예에 있어서, 상기 어드레스 발생 회로는, 상기 내부 클록 신호에 응답하여 상기 열 어드레스를 순차적으로 발생하는 열 어드레스 발생기와; 상기 열 어드레스 발생기는 마지막 열을 선택하기 위한 열 어드레스가 생성될 때 캐리 신호를 발생하며; 상기 캐리 신호에 응답하여 상기 일련의 쓰기 및 읽기 동작들이 완료되었는 지의 여부를 검출하고, 상기 검출 결과에 따라 펄스 신호를 발생하는 검출기와; 그리고 상기 펄스 신호에 응답하여 상기 행 어드레스를 발생하는 행 어드레스 발생기를 포함한다.
바람직한 실시예에 있어서, 상기 검출기는 상기 열 어드레스 발생기로부터 상기 캐리 신호를 2번 인가받을 때 상기 펄스 신호를 발생하는 1-비트 카운터를 포함한다.
바람직한 실시예에 있어서, 상기 일련의 쓰기 및 읽기 동작들은 쓰기 동작, 프리챠지 동작, 그리고 읽기 동작을 포함한다.
바람직한 실시예에 있어서, 상기 메모리 셀들은 디램 셀을 포함한다.
바람직한 실시예에 있어서, 상기 일련의 쓰기 및 읽기 동작들은 웨이퍼 번-인 테스트 단계에서 수행된다.
바람직한 실시예에 있어서, 상기 감지 증폭 및 열 선택 회로에 의해서 읽혀진 데이터를 통해 반도체 메모리 셀에 오류가 있는지를 판단하는 비교기를 더 포함한다.
상술한 제반 목적을 달성하기 위한 본 발명에 따른 반도체 메모리 장치의 어드레스 생성 방법은: 외부 클록 신호에 응답하여 내부 클록 신호를 발생하는 단계와; 상기 내부 클록 신호에 응답하여 열 어드레스를 순차적으로 발생하는 단계와; 마지막 열을 선택하기 위한 열 어드레스가 생성될 때 캐리 신호를 발생하는 단계와; 상기 캐리 신호에 응답하여 상기 일련의 쓰기 및 읽기 동작들이 완료되었는 지의 여부를 검출하고, 상기 검출 결과에 따라 펄스 신호를 발생하는 단계와; 그리고 상기 펄스 신호에 응답하여 행 어드레스를 순차적으로 발생하는 단계를 포함한다.
이상의 본 발명의 구성 및 방법에 따르면, 반도체 메모리 장치의 테스트에 소요되는 시간을 줄일 수 있어, 테스트 비용을 감소시킬 수 있다.
이하 본 발명에 따른 바람직한 실시 예를 첨부한 도면을 참조하여 상세히 설명할 것이다. 또한, 도면들 중 동일한 구성요소 및 부분들은 가능한 한 어느 곳에서든지 동일한 부호들을 나타내고 있음을 유의하여야 한다.
도 1은 본 발명에 따른 반도체 메모리 장치를 개략적으로 보여주는 블록도이다.
도 1을 참조하면, 본 발명에 따른 반도체 메모리 장치는 셀 어레이 (cell array) (110), 감지 증폭기 (sense amplifier) (111), 로우 디코더 (row decoder) (108), 컬럼 디코더 (column decoder) (109), 로우 카운터 (row counter) (104), 컬럼 카운터 (column counter) (103), 1비트 카운터 (1bit counter) (107), 레지스터 (register) (101), 타이밍 레지스터 (timing register) (102), 비교기 (comparator) (106), 출력 버퍼 (output buffer) (112), 그리고 데이터 입력 레지 스터 (data input register) (105)를 포함한다.
셀 어레이 (110)는 내부에 행과 열의 구조로 배열된 디램 셀들을 포함한다. 도면에 나타나 있지는 않지만 각 디램 셀은 하나의 트랜지스터와 하나의 커패시터로 구성된다. 트랜지스터의 게이트는 셀 어레이 (110)의 행에 해당하는 워드라인에 연결되고 소스는 셀 어레이 (110)의 열에 해당하는 비트라인에 연결된다. 드레인은 커패시터에 연결되며 커패시터는 전하를 축적하여 데이터를 저장한다.
감지 증폭기 (111)는 디램 셀의 비트라인에 연결되어 미세신호를 증폭하는 역할을 한다. 디램 셀의 트랜지스터의 드레인에 연결된 커패시터의 전기용량이 비교적 작기 때문에 읽기 동작 시에 비트라인에서 변화되는 전하량을 증폭하여 전하량의 증감을 구별하는 것이 필요하기 때문이다.
로우 디코더 (108)는 셀 어레이 (110)의 워드라인에 연결되며 로우 카운터 (104)로부터 행 어드레스를 입력받아 지정된 워드라인을 활성화한다. 동일한 행에 연결된 셀의 트랜지스터의 게이트에 스레스홀드 전압 이상의 전압을 인가하여 드레인과 소스를 도통하게 한다. 따라서 셀 어레이 (110)의 여러 행 중 하나의 행을 선택할 수 있다.
컬럼 디코더 (109)는 컬럼 카운터 (103)로부터 열 어드레스를 입력받아 지정된 열을 활성화하는 역할을 한다. 동일한 비트 라인에 연결된 셀의 트랜지스터의 소스에 전압을 인가하여 트랜지스터의 드레인에 연결된 커패시터에 전하를 충전하거나 방전한다. 이에 의해 하나의 워드라인에 연결된 여러 개의 셀 중 하나의 셀을 선택할 수 있다.
로우 카운터 (104)는 행 어드레스를 발생하여 이를 로우 디코더 (108)에 전달함으로써 쓰기 및 읽기 동작시 셀 어레이 내의 모든 행에 대하여 순차적인 접근이 가능하게 한다. 하나의 행에 연결된 모든 셀에 대하여 쓰기 및 읽기 동작이 있은 후에 행 어드레스를 발생하여 다음 행을 검사한다. 이 경우 행 어드레스의 발생은 1비트 카운터 (107)로부터 인가되는 캐리에 응답하여 이루어진다.
컬럼 카운터 (103)는 열 어드레스를 발생하여 이를 컬럼 디코더 (109)에 전달함으로써 모든 열에 대하여 순차로 억세스 할 수 있게 한다. 열 어드레스를 순차로 발생하여 하나의 행에 연결된 모든 셀에 대하여 쓰기 및 읽기 동작을 수행한다. 이 경우 열 어드레스의 발생은 타이밍 레지스터 (102)로부터 인가되는 클록에 응답하여 이루어진다.
1비트 카운터 (107)는 예시적인 실시 예에 있어서, 0과 1의 두 가지 상태를 나타내는 플립플롭으로 구성되며 0의 경우 웨이퍼 번 인 검사가 쓰기 동작에 있음을 나타내고 1의 경우 읽기 동작에 있음을 나타낸다. 컬럼 카운터 (103)에서 발생한 캐리에 의해 상태가 변화하는데 1비트 카운터 (107)가 1의 상태에 있을 때 컬럼 카운터 (103)로부터 클록을 인가받을 경우 0으로 리셋되면서 캐리를 발생하며 상기 캐리는 로우 카운터 (104)로 전달되어 행 어드레스를 발생한다.
레지스터 (101)는 웨이퍼 번 인 장비에서 제공하는 클록을 받아 이를 타이밍 레지스터 (102)에 전달하는 일종의 버퍼 역할을 한다.
타이밍 레지스터 (102)는 웨이퍼 번 인 장비로부터 시작 신호를 받아 웨이퍼 번 인 장비에서 제공하는 외부 클록의 한 주기 동안 복수의 내부 클록을 발생한다. 여기에서 발생한 내부 클록은 컬럼 카운터 (103)로 인가되어 열 어드레스를 발생한다. 예시적인 실시 예에 있어서 타이밍 레지스터 (102)는 웨이퍼 번 인 장비로부터 제공되는 클록의 한 주기(500ns) 동안 주기가 45ns 인 내부 클록 8개를 발생한다. 단, 필요에 따라 타이밍 레지스터 (102)에서 발생하는 내부 클록의 주기와 개수는 변경될 수 있다.
비교기 (106)는 읽기 동작에 의한 출력 데이터와 시험인가된 데이터 패턴을 비교하여 검사된 웨이퍼에 이상이 있는지 여부를 판단한다. 웨이퍼에 이상이 있을 경우 출력 버퍼 (112)에 하이 신호를 전달한다.
출력 버퍼 (112)는 비교기 (106)의 출력을 받아 A5 패드에 전달한다. 비교기 (106)로부터 하이 신호를 받은 경우에는 하이 상태를 지속하기 때문에 웨이퍼에 이상이 있음을 알 수 있다.
데이터 입력 레지스터 (105)는 외부 입력의 조합에 의해 결정된 데이터 패턴을 셀 어레이 (110)에 인가한다.
예컨대, 통상의 웨이퍼 번 인 장비는 웨이퍼 번 인 검사를 위한 외부 클록을 제공하는데 이 외부 클록은 도 1에 도시한 바와 같이 A0 패드를 통해 레지스터 (101)로 전달되고 다시 타이밍 레지스터 (102)로 전달된다. A1 패드를 통해 시작 신호를 받은 타이밍 레지스터 (102)는 외부 클록 하나당 8개의 내부 클록을 발생한다.
계속해서 도 1을 참조하면, 상기 A1 패드를 통하여 인가되는 시작 신호에 응답하여 첫 번째 워드라인이 활성화되고 동일한 워드라인 상에 있는 각 셀 들에 대 한 쓰기 작업이 시작된다. 타이밍 레지스터 (102)에서 발생한 내부 클록은 컬럼 카운터(103)로 전달된다. 컬럼 카운터 (103)는 열 어드레스를 발생하며 열 어드레스는 컬럼 디코더 (109)로 전달되어 동일 행에 있는 모든 셀 들에 대하여 쓰기 작업이 이루어진다. 컬럼 카운터 (103)가 마지막 열까지 증가한 경우에는 캐리를 1비트 카운터 (107)에 전달하고 리셋 된다. 1비트 카운터 (107)는 현재 웨이퍼 번 인 검사가 쓰기 또는 읽기 단계 중 어느 상태에 있는지를 검출하고 컬럼 카운터 (103)로부터 전달된 두 번의 캐리에 의해 자체적으로 발생된 펄스를 로우 카운터 (104)로 전달한다. 로우 카운터 (104)는 1비트 카운터 (107)로부터 발생한 펄스에 의해 행 어드레스를 발생하며 행 어드레스는 로우 디코더 (108)로 전달되어 다음 행에 대한 쓰기 및 읽기 검사를 수행한다. 그리고 쓰기 동작에 쓰이는 패턴 데이터는 A3 패드와 A4 패드의 위상에 따라 결정되며 데이터 입력 레지스터 (105)를 통해 셀 어레이 (110)에 인가된다. 쓰기 및 읽기 검사의 결과 웨이퍼의 Pass 또는 Fail 여부를 판단하기 위해 DPBTx1(Parallel Bit Test x1) 모드를 이용하는데 이는 다수개의 셀을 병렬로 연결하여 하나의 비트로 출력하는 것을 말하며, 다수의 셀에 연결된 비교기 (106)의 출력을 통해 웨이퍼에 이상이 있는지 여부를 판단한다. Fail이 발생하면 그때에는 출력 버퍼 (112)를 통해 A5패드의 출력 신호가 하이가 되는데 상기 Fail이 어느 어드레스에서 발생했는지는 구체적으로 알 수 없지만 웨이퍼의 어딘가에 Fail이 발생했음을 알 수 있다.
도 2는 도 1에 도시된 컬럼 카운터 (103), 1비트 카운터 (107), 로우 카운터 (104)를 이용한 행과 열의 어드레스 운용방법을 구체적으로 보여주는 블록도이다.
도 2를 참조하면 본 발명에 따른 어드레스 운용 부분은 컬럼 카운터 (103), 1비트 카운터 (107), 로우 카운터 (104)를 포함한다.
상기한 바와 같이 컬럼 카운터 (103)는 타이밍 레지스터 (102)로부터 발생한 내부 클록을 인가받아 열 어드레스를 증가한다. 그런데 첫 번째 열 어드레스는 웨이퍼 번 인 장비가 A1 패드를 통해 제공하는 스타트 신호에 의해 구동되며 이 후 타이밍 레지스터 (102)로부터 인가되는 클록에 응답하여 열 어드레스를 발생한다.
1비트 카운터 (107)는 초기값으로 0을 가지며 컬럼 카운터 (103)로부터 인가되는 캐리에 의해 값이 증가한다. 구체적으로는 컬럼 카운터 (103)로부터 첫 번째의 캐리를 인가받은 경우는 1의 값을 가지게 되고 두 번째의 캐리를 인가 받은 경우는 0으로 리셋 되면서 캐리를 로우 카운터 (104)의 최하위 비트에 전달한다.
로우 카운터 (104)는 1비트 카운터 (107)가 전달하는 캐리를 받아서 행 어드레스를 발생한다. 첫 번째 행은 웨이퍼 번 인 장비가 A1 패드를 통해 제공하는 스타트 신호에 의해 구동되며 이후 행 어드레스의 증가는 1비트 카운터 (107)로부터 인가되는 펄스에 의한다.
계속해서 도 2를 참조하면, A1 패드를 통하여 시작 신호가 인가되어 첫 번째 행이 활성화되고 상기 타이밍 레지스터 (102)에 의해 발생한 내부 클록이 컬럼 카운터 (103)에 인가되어 열 어드레스를 발생한다. 열 어드레스가 증가하여 마지막 열에 이를 경우 상기 컬럼 카운터 (103)에서 발생한 캐리에 의해 상기 1Bit 카운터 (107)의 값은 0에서 1의 값으로 증가하며 이는 읽기 검사 단계에 있음을 나타낸다.
참고로 본 발명의 예시적인 실시 예에 있어서 1비트 카운터 (107)가 0의 값 을 갖는 경우는 현재 쓰기 검사 단계에 있음을 나타내고 1의 값을 갖는 경우는 현재 읽기 검사 단계에 있음을 나타낸다. 이는 동일한 행에 연결된 모든 셀에 대하여 풀 페이지(full page) 방식으로 쓰기 및 읽기 동작을 수행하기 위함이다. 이 경우 행 어드레스는 증가하지 않고 상기 컬럼 카운터 (103)는 리셋 되어 다시 동일한 행에 연결된 모든 셀 들에 대하여 읽기 동작이 이루어진다.
상기 컬럼 카운터 (103)가 다시 증가하여 마지막 셀에 이를 경우 캐리를 1비트 카운터 (107)에 전달하는데 이에 의해 상기 1비트 카운터 (107)는 다시 증가하여 자체 발생한 펄스를 상기 로우 카운터 (104)의 최하위 비트(LSB)에 넘겨주고 리셋 되며 다시 쓰기 검사 단계에 있음을 나타낸다. 이로써 행 어드레스가 하나 증가하게 되어 두 번째 행을 지정하게 된다. 이후 로우 프리차지 및 로우 활성화 동작을 거친 뒤 두 번째 행에 대해 쓰기 동작이 이루어진다.
도 3은 본 발명에 따른 반도체 메모리 장치 내부의 각 소자의 동작 타이밍을 보여주는 도면이다.
먼저 웨이퍼 번 인 인에이블(WBE) 신호가 하이인 경우에 웨이퍼 번 인 검사를 수행한다. A1 패드를 통해 인가되는 스타트 신호에 의해 첫 번째 워드라인이 활성화 되고, A0 패드를 통해 웨이퍼 번 인 장비로부터 500ns 주기의 시스템 클록이 인가된다.
웨이퍼 번 인 장비에서 제공하는 외부 클록은 일정한 주기(500ns)로 반복되는데 타이밍 레지스터 (102)는 웨이퍼 번 인 장비에서 제공하는 외부 클록의 상승 에지를 받아 1주기가 45ns인 내부 클록 8개를 발생한다. 상기 내부 클록은 컬럼 카 운터 (103)에 인가되어 열 어드레스를 발생하므로 하나의 외부 클록 주기 동안 열 어드레스는 8회 증가한다. 상기 증가한 열 어드레스는 컬럼 디코더 (109)에 인가되며 동일한 워드라인에 연결된 다수의 셀 들에 대하여 쓰기 동작이 수행된다.
예시적인 실시 예에 있어서, 하나의 워드라인에 512개의 셀이 있다고 할 때, 하나의 외부 클록 주기(500ns) 동안 8회의 열 어드레스 증가가 있으므로 총 512 / 8 = 64 회의 주기를 지나야 하나의 워드라인에 연결된 모든 셀에 대해 쓰기 동작을 하게 된다. 따라서 총 500ns * 64cycle = 32us 의 시간이 쓰기 동작에 소요된다.
하나의 워드라인에 대한 쓰기 동작이 모두 끝난 후에는 동일한 행에 대한 읽기 동작을 하기에 앞서 하나의 외부 클록 사이클(500ns) 동안 로우 프리차지 및 로우 활성화 동작을 수행한다. 이때 내부적으로 발생한 8개의 클록 중 최초의 클록만이 로우 프리차지 오토펄스를 Low하는데 사용되고 나머지 7개의 클록은 무시된다. 로우 프리차지 오토 펄스 상승시에 워드라인은 디세이블된다. 로우 프리차지시에 컬럼 카운터 (103)는 리셋되면서 발생한 캐리를 1비트 카운터(107)에 전달하고 상기 1비트 카운터 (107)는 증가하여 1의 값을 가지게 되며 이는 웨이퍼 번 인 검사가 읽기 동작 상태에 있음을 나타낸다. 이 경우 행 어드레스는 증가하지 않는다.
로우 프리차지 및 로우 활성화 동작을 마친 후에는 동일한 행에 연결된 모든 셀 들에 대하여 읽기 동작이 수행된다. 이 과정도 상기한 쓰기 동작과 유사하다. 동일한 워드라인에 연결된 모든 셀 들에 저장된 정보를 읽기 위해서 열 어드레스를 순차적으로 증가시키는데 한 주기당 8회의 열 어드레스 증가가 있으므로 총 64회의 주기를 지나야 하나의 워드라인에 연결된 512개의 셀 들에 대해 읽기 동작을 할 수 있다. 따라서 총 500ns * 64cycle = 32us 의 시간이 소요된다. 이로써 첫 번째 워드라인에 대한 쓰기 및 읽기 작업이 완료되며 상기 컬럼 카운터 (103)는 리셋 되면서 발생한 캐리를 1비트 카운터 (107)에 전달한다. 따라서 1비트 카운터(107)는 증가하면서 리셋 되고 그에 의해 발생한 캐리에 의해 상기 로우 카운터(104)가 증가하면서 다음행을 지정하게 된다. 이어서 다시 로우 프리차지 및 로우 활성화 동작을 거친 후 다음의 행에 대하여 쓰기 동작이 반복된다. 상기와 같은 방법으로 모든 행에 대한 쓰기 및 읽기 검사가 이루어진다.
비교기 (106)의 출력은 A5 패드로 확인할 수 있는데 검사된 웨이퍼의 어딘가에 Fail이 있을 경우 A5 패드의 출력이 하이로 나타나므로 이를 통해 웨이퍼의 Pass 또는 Fail 여부를 알 수 있다.
도 4는 본 발명에 따른 웨이퍼 번 인 검사에 사용되는 각 패드의 역할을 보여주는 표이다.
기존의 웨이퍼 번 인 장비에서는 제공되는 핀의 개수가 제한되어 있기 때문에 웨이퍼 번 인 장비의 기본 동작에 영향을 주지 않으면서 웨이퍼 번 인 검사 단계에서 쓰기 및 읽기 테스트를 수행하기 위하여 기존의 패드의 역할을 재정의하였다.
우선 본 발명에 의한 검사 모드로의 진입은 WBE(Wafer Burn in Enable) 패드, A8 패드 및 A9 패드의 조합으로 이루어진다. WBE 패드로의 입력신호가 하이이고 A8 패드와 A9 패드로의 입력신호가 로우 일 때 본 발명의 웨이퍼 번 인 검사 모드에 진입한다.
A0 패드는 상기 웨이퍼 번 인 장비에서 제공하는 외부 클록을 받아들이며 일반적으로 번 인 장비에서 제공하는 외부 클록의 주기는 200~500ns 정도이다.
A1 패드는 타이밍 레지스터 (102)에 스타트 신호를 전달하여 타이밍 레지스터 (102)가 웨이퍼 번 인 장비에서 제공하는 외부 클록 하나당 8개의 내부 클록을 발생하도록 한다.
A3 패드 및 A4 패드는 각각 DPBTx1 모드에서의 A9 패드 및 A11 패드를 대치하여 두 패드의 조합에 의해 쓰기 및 읽기 검사에 쓰이는 상기 내부 시험 데이터를 발생한다.
A5 패드는 DPBTx1 모드에서의 DQ9 패드를 대치하여 비교기 (106)에서 출력된 플래그 신호를 출력하는 역할을 한다. A5 패드에 하이 신호가 출력되는 경우 정확한 어드레스는 알 수 없으나 검사된 웨이퍼에 Fail이 발생했음을 알 수 있다.
이로써 본 발명의 바람직한 실시 예를 기술하였다. 본 명세서에서 기술한 본 발명의 범위를 벗어나지 않고 전술한 구성과 방법의 변화를 가할 수 있으므로 전술한 설명 내에 포함되거나 첨부한 도면에 도시한 모든 구성 요소는 설명을 위한 것으로 해석되어야 하며 제한적인 것으로 해석되지 않도록 의도된다. 그러므로 당업자라면 후술하는 청구항에 기술된 바와 같은 본 발명의 사상과 범주를 벗어나지 않고서 다양한 변형과 수정을 할 수 있음은 물론이다.
상술한 바와 같이, 본 발명을 통하여 반도체 메모리 장치의 웨이퍼 단계에 대한 번 인 검사에 있어서 웨이퍼 번 인 장비가 제공하는 하나의 번 인 주기 동안 다수회의 쓰기 및 읽기 동작을 수행함으로써 반도체 디바이스의 신뢰도 향상을 도모할 수 있고, 웨이퍼 번 인 검사 후의 테스트 과정을 생략함으로써 결과적으로 반도체 메모리 장치의 신뢰도 검사에 드는 시간과 비용을 줄일 수 있다.

Claims (8)

  1. 행들과 열들로 배열된 메모리 셀들을 갖는 메모리 셀 어레이와;
    행 어드레스에 응답하여 상기 메모리 셀 어레이의 행을 선택하는 행 선택 회로와;
    외부 제어 신호에 응답하여 쓰기 테스트 데이터를 발생하는 데이터 발생 회로와;
    열 어드레스에 응답하여 상기 테스트 데이터를 입력받고, 상기 입력된 테스트 데이터를 상기 메모리 셀 어레이에 쓰는 감지 증폭 및 열 선택 회로와;
    외부 클록 신호에 응답하여 상기 외부 클록 신호의 주기보다 짧은 주기를 갖는 내부 클록 신호를 발생하는 타이밍 발생 회로와;
    상기 내부 클록 신호에 응답하여 상기 행 및 열 어드레스들을 발생하는 어드레스 발생 회로를 포함하며, 상기 어드레스 발생 회로는 상기 선택된 행의 모든 메모리 셀들에 대해서 일련의 쓰기 및 읽기 동작들이 수행된 후 다음 행을 선택하도록 상기 행 어드레스를 증가시키는 반도체 메모리 장치.
  2. 제 1 항에 있어서,
    상기 어드레스 발생 회로는
    상기 내부 클록 신호에 응답하여 상기 열 어드레스를 순차적으로 발생하는 열 어드레스 발생기와;
    상기 열 어드레스 발생기는 마지막 열을 선택하기 위한 열 어드레스가 생성될 때 캐리 신호를 발생하며;
    상기 캐리 신호에 응답하여 상기 일련의 쓰기 및 읽기 동작들이 완료되었는 지의 여부를 검출하고, 상기 검출 결과에 따라 펄스 신호를 발생하는 검출기와; 그리고
    상기 펄스 신호에 응답하여 상기 행 어드레스를 발생하는 행 어드레스 발생기를 포함하는 반도체 메모리 장치.
  3. 제 2 항에 있어서,
    상기 검출기는 상기 열 어드레스 발생기로부터 상기 캐리 신호를 2번 인가받을 때 상기 펄스 신호를 발생하는 1-비트 카운터를 포함하는 반도체 메모리 장치.
  4. 제 1 항에 있어서,
    상기 일련의 쓰기 및 읽기 동작들은 쓰기 동작, 프리챠지 동작, 그리고 읽기 동작을 포함하는 반도체 메모리 장치.
  5. 제 1 항에 있어서,
    상기 메모리 셀들은 디램 셀을 포함하는 반도체 메모리 장치.
  6. 제 1 항에 있어서,
    상기 일련의 쓰기 및 읽기 동작들은 웨이퍼 번-인 테스트 단계에서 수행되는 반도체 메모리 장치.
  7. 제 1 항에 있어서,
    상기 감지 증폭 및 열 선택 회로에 의해서 읽혀진 데이터를 통해 반도체 메모리 셀에 오류가 있는지를 판단하는 비교기를 더 포함하는 반도체 메모리 장치.
  8. 반도체 메모리 장치의 어드레스 생성 방법에 있어서:
    외부 클록 신호에 응답하여 내부 클록 신호를 발생하는 단계와;
    상기 내부 클록 신호에 응답하여 열 어드레스를 순차적으로 발생하는 단계와;
    마지막 열을 선택하기 위한 열 어드레스가 생성될 때 캐리 신호를 발생하는 단계와;
    상기 캐리 신호에 응답하여 상기 일련의 쓰기 및 읽기 동작들이 완료되었는 지의 여부를 검출하고, 상기 검출 결과에 따라 펄스 신호를 발생하는 단계와; 그리고
    상기 펄스 신호에 응답하여 행 어드레스를 순차적으로 발생하는 단계를 포함하는 반도체 메모리 장치의 어드레스 생성 방법.
KR1020060116495A 2006-11-23 2006-11-23 웨이퍼 번 인 검사에서의 단주기 웨이퍼 검사 장치 및 방법 KR20080046877A (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020060116495A KR20080046877A (ko) 2006-11-23 2006-11-23 웨이퍼 번 인 검사에서의 단주기 웨이퍼 검사 장치 및 방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020060116495A KR20080046877A (ko) 2006-11-23 2006-11-23 웨이퍼 번 인 검사에서의 단주기 웨이퍼 검사 장치 및 방법

Publications (1)

Publication Number Publication Date
KR20080046877A true KR20080046877A (ko) 2008-05-28

Family

ID=39663588

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020060116495A KR20080046877A (ko) 2006-11-23 2006-11-23 웨이퍼 번 인 검사에서의 단주기 웨이퍼 검사 장치 및 방법

Country Status (1)

Country Link
KR (1) KR20080046877A (ko)

Similar Documents

Publication Publication Date Title
US6907555B1 (en) Self-test circuit and memory device incorporating it
US7185243B1 (en) Testing implementation suitable for built-in self-repair (BISR) memories
US7506226B2 (en) System and method for more efficiently using error correction codes to facilitate memory device testing
KR101492667B1 (ko) 반도체 메모리 디바이스 테스트 방법, 반도체 메모리 디바이스 테스트 회로, 집적 회로 및 ａｔｅ 장치
US6681358B1 (en) Parallel testing of a multiport memory
US6182262B1 (en) Multi bank test mode for memory devices
US6226764B1 (en) Integrated circuit memory devices including internal stress voltage generating circuits and methods for built-in self test (BIST)
US5533194A (en) Hardware-assisted high speed memory test apparatus and method
US6671836B1 (en) Method and apparatus for testing memory
JPH07262798A (ja) 半導体メモリのストレス回路及びストレス電圧供給方法
US4800332A (en) Reconfigurable integrated circuit with enhanced testability of memory cell leakage
US7859938B2 (en) Semiconductor memory device and test method thereof
KR100364191B1 (ko) 테스트 기능을 갖는 반도체 기억 장치
US7197678B2 (en) Test circuit and method for testing an integrated memory circuit
US5991213A (en) Short disturb test algorithm for built-in self-test
KR100224958B1 (ko) 반도체 기억장치
JP2002504736A (ja) テスト装置およびデジタル半導体回路装置の検査方法
KR20080057385A (ko) 반도체 메모리 장치의 메모리 셀 불량 테스트 방법
KR0183856B1 (ko) 반도체 메모리 장치의 번인 스트레스 회로
JP3073722B2 (ja) 半導体メモリのリークのあるビット線の検出方法
JP3838932B2 (ja) メモリ装置及びメモリ装置の試験方法
JP3404488B2 (ja) 半導体記憶装置とその試験方法
US6535999B1 (en) Test and observe mode for embedded memory
US6088274A (en) Method and device for testing a semiconductor serial access memory device through a main memory
KR20080046877A (ko) 웨이퍼 번 인 검사에서의 단주기 웨이퍼 검사 장치 및 방법

Legal Events

Date Code Title Description
WITN Withdrawal due to no request for examination