JPH09204365A - メモリ検査符号発生回路 - Google Patents
メモリ検査符号発生回路Info
- Publication number
- JPH09204365A JPH09204365A JP8009698A JP969896A JPH09204365A JP H09204365 A JPH09204365 A JP H09204365A JP 8009698 A JP8009698 A JP 8009698A JP 969896 A JP969896 A JP 969896A JP H09204365 A JPH09204365 A JP H09204365A
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- JP
- Japan
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- output
- exclusive
- gate
- digit
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- For Increasing The Reliability Of Semiconductor Memories (AREA)
- Detection And Correction Of Errors (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
- Test And Diagnosis Of Digital Computers (AREA)
Abstract
(57)【要約】
【課題】 できるだけ少ないゲート数で構成できてハザ
ードを発生させることがないメモリ検査符号発生回路を
実現する。 【解決手段】 グレイコードカウンタＧＣの１桁目の出
力Ｑ０と２桁目の出力Ｑ１とを排他的論理和ゲートＧ１
に入力し、このゲートＧ１の出力Ｐ１からパターン（０
→１→０→１→１→０→１→０）の直列符号を得る。
ードを発生させることがないメモリ検査符号発生回路を
実現する。 【解決手段】 グレイコードカウンタＧＣの１桁目の出
力Ｑ０と２桁目の出力Ｑ１とを排他的論理和ゲートＧ１
に入力し、このゲートＧ１の出力Ｐ１からパターン（０
→１→０→１→１→０→１→０）の直列符号を得る。
Description
【０００１】
【発明の属する技術分野】この発明は集積回路（以下、
「ＩＣ」という。）メモリの欠陥を検査する技術に関
し、とくにデータの書き込み／読み出し試験を行う場合
の書き込み用データ（特定パターンの直列符号）を発生
するメモリ検査符号発生回路に関する。
「ＩＣ」という。）メモリの欠陥を検査する技術に関
し、とくにデータの書き込み／読み出し試験を行う場合
の書き込み用データ（特定パターンの直列符号）を発生
するメモリ検査符号発生回路に関する。
【０００２】
【従来の技術】ＩＣチップに作りこまれたメモリセルア
レイには、（１）あるセルの“０”縮退、（２）あるセ
ルの“１”縮退、（３）あるセルが“０”から“１”に
遷移しない、（４）あるセルが“１”から“０”に遷移
しない、（５）隣接セル間の容量結合故障、（６）隣接
セル間の短絡故障、（７）あるセルのホールド故障、
（８）あるセルのプリチャージ故障、といった欠陥が生
じることがある。そのためＩＣ製造後に欠陥の有無を検
査する。
レイには、（１）あるセルの“０”縮退、（２）あるセ
ルの“１”縮退、（３）あるセルが“０”から“１”に
遷移しない、（４）あるセルが“１”から“０”に遷移
しない、（５）隣接セル間の容量結合故障、（６）隣接
セル間の短絡故障、（７）あるセルのホールド故障、
（８）あるセルのプリチャージ故障、といった欠陥が生
じることがある。そのためＩＣ製造後に欠陥の有無を検
査する。
【０００３】メモリの欠陥検査は、これに特定パターン
のテストデータを書き込んで読み出すことで行う。つま
り、書き込んだデータが正しく読めるかどうかをテスト
する。ある種のＩＣでは、チップ内のメモリセルアレイ
の欠陥検査用のテスト回路を同じチップ内に組み込んで
いる（自己診断タイプのＩＣ）。
のテストデータを書き込んで読み出すことで行う。つま
り、書き込んだデータが正しく読めるかどうかをテスト
する。ある種のＩＣでは、チップ内のメモリセルアレイ
の欠陥検査用のテスト回路を同じチップ内に組み込んで
いる（自己診断タイプのＩＣ）。
【０００４】ところで、メモリセルアレイの構成を図式
的に示すと図３のように表され、そのうちの各ビットに
対応する部分は、そのメモリのワード数だけのメモリセ
ルから構成されている。図４（ａ）は、同じデータ線に
つながるメモリセルが４列に配置された例であり、各セ
ルに左から右に、そして下から上に順番に図４（ａ）の
ようにアドレスが割り当てられる。この構成のメモリに
ついて前述した８種類の欠陥をすべて検査するには、図
５（ｂ）と図５（ｃ）に示すように、各メモリセルに特
定パターンのテストデータを書き込んで読み出す。ここ
でテストデータは、図示したように、上下左右に隣接す
るメモリセル間でそれぞれに書き込まれたデータが互い
に反対論理になるようなデータでなければならない。
的に示すと図３のように表され、そのうちの各ビットに
対応する部分は、そのメモリのワード数だけのメモリセ
ルから構成されている。図４（ａ）は、同じデータ線に
つながるメモリセルが４列に配置された例であり、各セ
ルに左から右に、そして下から上に順番に図４（ａ）の
ようにアドレスが割り当てられる。この構成のメモリに
ついて前述した８種類の欠陥をすべて検査するには、図
５（ｂ）と図５（ｃ）に示すように、各メモリセルに特
定パターンのテストデータを書き込んで読み出す。ここ
でテストデータは、図示したように、上下左右に隣接す
るメモリセル間でそれぞれに書き込まれたデータが互い
に反対論理になるようなデータでなければならない。
【０００５】４列構成のメモリセルアレイに図４（ｂ）
に示すようなテストデータを書き込むには、（０→１→
０→１→１→０→１→０）というパターンの８ビットの
直列符号を繰り返し発生し、アドレス０→１→２→３→
４→５→６→７→８→９→１０→１１→という順番で１
ビットづつ各セルに書き込んでいく。同様に、図４
（ｃ）に示すようなテストデータを書き込むには、前記
のパターンの論理を反転させたパターンの直列符号（１
→０→１→０→０→１→０→１）を繰り返し発生する。
に示すようなテストデータを書き込むには、（０→１→
０→１→１→０→１→０）というパターンの８ビットの
直列符号を繰り返し発生し、アドレス０→１→２→３→
４→５→６→７→８→９→１０→１１→という順番で１
ビットづつ各セルに書き込んでいく。同様に、図４
（ｃ）に示すようなテストデータを書き込むには、前記
のパターンの論理を反転させたパターンの直列符号（１
→０→１→０→０→１→０→１）を繰り返し発生する。
【０００６】この発明の対象である「メモリ検査符号発
生回路」とは、４列構成のメモリセルアレイを一例とし
たときに、前述のテストデータ書き込みのための特定パ
ターンの直列符号（０→１→０→１→１→０→１→０）
を発生する回路のことである。なお、８列構成のメモリ
セルアレイを検査するのであれば、図５に示すようにテ
ストデータを書き込むことになるので、「メモリ検査符
号発生回路」から発生すべき直列符号のパターンは（０
→１→０→１→０→１→０→１→１→０→１→０→１→
０→１→０）である。
生回路」とは、４列構成のメモリセルアレイを一例とし
たときに、前述のテストデータ書き込みのための特定パ
ターンの直列符号（０→１→０→１→１→０→１→０）
を発生する回路のことである。なお、８列構成のメモリ
セルアレイを検査するのであれば、図５に示すようにテ
ストデータを書き込むことになるので、「メモリ検査符
号発生回路」から発生すべき直列符号のパターンは（０
→１→０→１→０→１→０→１→１→０→１→０→１→
０→１→０）である。
【０００７】４列構成のメモリセルアレイを試験するた
めの従来のメモリ検査符号発生回路の構成と動作を図６
に示している。図６において、３ビットのバイナリーカ
ウンタＢＣは例えば３個のＴフリップフロップを縦列接
続して構成され、このバイナリーカウンタＢＣの１桁目
の出力Ｑ０と３桁目の反転出力ｘＱ２とが第１ナンドゲ
ートＮＧ１に入力されている。バイナリーカウンタＢＣ
の１桁目の反転出力ｘＱ０と３桁目の出力Ｑ２とが第２
ナンドゲートＮＧ２に入力されている。そして、第１ナ
ンドゲートＮＧ１と第２ナンドゲートＮＧ２の各出力が
第３ナンドゲートＮＧ３に入力され、この第３ナンドゲ
ートＮＧ３の出力Ｐより前述したパターン（０→１→０
→１→１→０→１→０）の直列符号を得るよう構成され
ている。
めの従来のメモリ検査符号発生回路の構成と動作を図６
に示している。図６において、３ビットのバイナリーカ
ウンタＢＣは例えば３個のＴフリップフロップを縦列接
続して構成され、このバイナリーカウンタＢＣの１桁目
の出力Ｑ０と３桁目の反転出力ｘＱ２とが第１ナンドゲ
ートＮＧ１に入力されている。バイナリーカウンタＢＣ
の１桁目の反転出力ｘＱ０と３桁目の出力Ｑ２とが第２
ナンドゲートＮＧ２に入力されている。そして、第１ナ
ンドゲートＮＧ１と第２ナンドゲートＮＧ２の各出力が
第３ナンドゲートＮＧ３に入力され、この第３ナンドゲ
ートＮＧ３の出力Ｐより前述したパターン（０→１→０
→１→１→０→１→０）の直列符号を得るよう構成され
ている。
【０００８】
【発明が解決しようとする課題】しかしながら、図６
（ａ）に示した従来の回路においては、その動作波形を
図６（ｂ）に示すように、バイナリーカウンタＢＣの１
桁目の出力Ｑ０と３桁目の出力Ｑ２が同時に反転するタ
イミングが存在するため、直列符号出力Ｐは図６（ｂ）
におけるタイミング０と４においてハザードを生じてし
まう。このハザードを防止するためには、直列符号出力
Ｐを保持するためのフリップフロップが必要になる。し
たがって従来のメモリ検査符号発生回路は構成ゲート数
が多くなるという問題があった。ゲート数が多いと、こ
のメモリ検査符号発生回路を検査対象メモリとともに同
一チップに組み込んだ自己診断タイプのＩＣを構成する
場合にいろいろと障害がある。
（ａ）に示した従来の回路においては、その動作波形を
図６（ｂ）に示すように、バイナリーカウンタＢＣの１
桁目の出力Ｑ０と３桁目の出力Ｑ２が同時に反転するタ
イミングが存在するため、直列符号出力Ｐは図６（ｂ）
におけるタイミング０と４においてハザードを生じてし
まう。このハザードを防止するためには、直列符号出力
Ｐを保持するためのフリップフロップが必要になる。し
たがって従来のメモリ検査符号発生回路は構成ゲート数
が多くなるという問題があった。ゲート数が多いと、こ
のメモリ検査符号発生回路を検査対象メモリとともに同
一チップに組み込んだ自己診断タイプのＩＣを構成する
場合にいろいろと障害がある。
【０００９】そこで、この発明は、前述した従来の問題
点に鑑みなされたもので、できるだけ少ないゲート数で
構成でき、且つ、ハザードを発生させることがないメモ
リ検査符号発生回路を提供することにある。
点に鑑みなされたもので、できるだけ少ないゲート数で
構成でき、且つ、ハザードを発生させることがないメモ
リ検査符号発生回路を提供することにある。
【００１０】
【課題を解決するための手段】上記課題を達成するため
の本発明のメモリ符号発生回路は、グレイコードカウン
タのｎ桁目の出力と（ｎ＋１）桁目の出力とを排他的論
理和ゲートに入力し、この排他的論理和ゲートの出力と
前記グレイコードカウンタの（ｎ＋２）桁目の出力とを
他の排他的論理和ゲートに入力し、この接続条件を必要
数だけ繰り返すことによって前記した各排他的論理和ゲ
ートの出力からメモリ検査用の直列符号を得ることを特
徴とする。
の本発明のメモリ符号発生回路は、グレイコードカウン
タのｎ桁目の出力と（ｎ＋１）桁目の出力とを排他的論
理和ゲートに入力し、この排他的論理和ゲートの出力と
前記グレイコードカウンタの（ｎ＋２）桁目の出力とを
他の排他的論理和ゲートに入力し、この接続条件を必要
数だけ繰り返すことによって前記した各排他的論理和ゲ
ートの出力からメモリ検査用の直列符号を得ることを特
徴とする。
【００１１】即ち、グレイコードカウンタの各出力は同
時に変化するタイミングがなく、又、グレイコードカウ
ンタの出力を排他的論理和ゲートに通せば所望の直列符
号を得ることができる。
時に変化するタイミングがなく、又、グレイコードカウ
ンタの出力を排他的論理和ゲートに通せば所望の直列符
号を得ることができる。
【００１２】
【発明の実施の形態】以下、本発明の実施の形態を図面
を用いて説明する。図１（ａ），（ｂ）には本発明の一
実施形態が示され、図１（ａ）にはメモリ検査符号発生
回路の構成図、図１（ｂ）にはその動作波形図がそれぞ
れ示されている。図１（ａ）において、この回路は図４
に示した４列構成のメモリセルアレイ検査用であり、３
ビットのグレイコードカウンタＧＣと１つの排他的論理
和ゲートＧ１とから構成されている。
を用いて説明する。図１（ａ），（ｂ）には本発明の一
実施形態が示され、図１（ａ）にはメモリ検査符号発生
回路の構成図、図１（ｂ）にはその動作波形図がそれぞ
れ示されている。図１（ａ）において、この回路は図４
に示した４列構成のメモリセルアレイ検査用であり、３
ビットのグレイコードカウンタＧＣと１つの排他的論理
和ゲートＧ１とから構成されている。
【００１３】グレイコードカウンタＧＣは例えば３個の
Ｔフリップフロップを有して構成され、入力クロックに
基づきグレイコード出力を順次出力する。このグレイコ
ードカウンタＧＣの１桁目の出力Ｑ０と２桁目の出力Ｑ
１とは排他的論理和ゲート（反一致回路）Ｇ１に入力さ
れ、この排他的論理和ゲートＧ１は双方の入力レベルが
互いに異なるときにのみ「１」を出力し、双方の入力レ
ベルが同じときには「０」を出力する。
Ｔフリップフロップを有して構成され、入力クロックに
基づきグレイコード出力を順次出力する。このグレイコ
ードカウンタＧＣの１桁目の出力Ｑ０と２桁目の出力Ｑ
１とは排他的論理和ゲート（反一致回路）Ｇ１に入力さ
れ、この排他的論理和ゲートＧ１は双方の入力レベルが
互いに異なるときにのみ「１」を出力し、双方の入力レ
ベルが同じときには「０」を出力する。
【００１４】上記構成において、グレイコードカウンタ
ＧＣの出力に応じて排他的論理和ゲートＧ１からは図１
（ｂ）に示すような出力が得られる。この排他的論理和
ゲートＧ１の出力を図１（ｂ）の０〜７のタイミングで
取ることによって、タイミング１を始点としてパターン
（０→１→０→１→１→０→１→０）の直列符号を得る
ことができる。そして、グレイコードカウンタＧＣの各
出力は、同時に変化するタイミングがないため、排他的
論理和ゲートＧ１の出力にはハザードが発生しない。
又、グレイコードカウンタＧＣの出力に対して１つの排
他的論理和ゲートＧ１のみを通すことによって４列構成
のメモリセルアレイ検査用の直列符号を得ることができ
る。
ＧＣの出力に応じて排他的論理和ゲートＧ１からは図１
（ｂ）に示すような出力が得られる。この排他的論理和
ゲートＧ１の出力を図１（ｂ）の０〜７のタイミングで
取ることによって、タイミング１を始点としてパターン
（０→１→０→１→１→０→１→０）の直列符号を得る
ことができる。そして、グレイコードカウンタＧＣの各
出力は、同時に変化するタイミングがないため、排他的
論理和ゲートＧ１の出力にはハザードが発生しない。
又、グレイコードカウンタＧＣの出力に対して１つの排
他的論理和ゲートＧ１のみを通すことによって４列構成
のメモリセルアレイ検査用の直列符号を得ることができ
る。
【００１５】図２には８列構成のメモリセルアレイを検
査対象とするメモリセルアレイ検査符号発生回路の構成
図が示されている。図２において、この回路は４ビット
のグレイコードカウンタＧＣ1と２個の排他的論理和ゲ
ートＧ１，Ｇ２とから構成されている。グレイコードカ
ウンタＧＣ1の１桁目の出力Ｑ０と２桁目の出力Ｑ１と
が第１の排他的論理和ゲートＧ１に入力され、この第１
の排他的論理和ゲートＧ１の出力Ｐ１とグレイコードカ
ウンタＧＣの３桁目の出力Ｑ２とが第２の排他的論理和
ゲートＧ２に入力されている。
査対象とするメモリセルアレイ検査符号発生回路の構成
図が示されている。図２において、この回路は４ビット
のグレイコードカウンタＧＣ1と２個の排他的論理和ゲ
ートＧ１，Ｇ２とから構成されている。グレイコードカ
ウンタＧＣ1の１桁目の出力Ｑ０と２桁目の出力Ｑ１と
が第１の排他的論理和ゲートＧ１に入力され、この第１
の排他的論理和ゲートＧ１の出力Ｐ１とグレイコードカ
ウンタＧＣの３桁目の出力Ｑ２とが第２の排他的論理和
ゲートＧ２に入力されている。
【００１６】上記構成において、第２の排他的論理和ゲ
ートＧ２の出力から前述したパターン（０→１→０→１
→０→１→０→１→１→０→１→０→１→０→１→０）
の直列符号が得られる。この場合も上記と同様の理由に
よりハザードは発生せず、又、２個の排他的論理和ゲー
トＧ１，Ｇ２のみで８列構成のメモリセルアレイ検査用
の直列符号を得ることができる。また、グレイコードカ
ウンタＧＣの１桁目の出力Ｑ０からは２列構成のメモリ
検査用の直列符号が、第１の排他的論理和ゲートＧ１の
出力Ｐ１からは４列構成のメモリセルアレイ検査用の直
列符号がそれぞれ得られる。従って、メモリセル数の変
化に対する拡張が非常に容易にできる。
ートＧ２の出力から前述したパターン（０→１→０→１
→０→１→０→１→１→０→１→０→１→０→１→０）
の直列符号が得られる。この場合も上記と同様の理由に
よりハザードは発生せず、又、２個の排他的論理和ゲー
トＧ１，Ｇ２のみで８列構成のメモリセルアレイ検査用
の直列符号を得ることができる。また、グレイコードカ
ウンタＧＣの１桁目の出力Ｑ０からは２列構成のメモリ
検査用の直列符号が、第１の排他的論理和ゲートＧ１の
出力Ｐ１からは４列構成のメモリセルアレイ検査用の直
列符号がそれぞれ得られる。従って、メモリセル数の変
化に対する拡張が非常に容易にできる。
【００１７】即ち、一般的構成として、グレイコードカ
ウンタのｎ桁目（ｎ≧１）の出力と（ｎ＋１）桁目の出
力とをｍ番目（ｍ≧１）排他的論理和ゲートに入力し、
このｍ番目の排他的論理和ゲートの出力と前記グレイコ
ードカウンタの（ｎ＋２）桁目の出力とを（ｍ＋１）番
目の排他的論理和ゲートに入力し、このような接続を必
要数だけ繰り返すことによって前記した各排他的論理和
ゲートの出力からメモリ検査用の直列符号を得ることが
できる。
ウンタのｎ桁目（ｎ≧１）の出力と（ｎ＋１）桁目の出
力とをｍ番目（ｍ≧１）排他的論理和ゲートに入力し、
このｍ番目の排他的論理和ゲートの出力と前記グレイコ
ードカウンタの（ｎ＋２）桁目の出力とを（ｍ＋１）番
目の排他的論理和ゲートに入力し、このような接続を必
要数だけ繰り返すことによって前記した各排他的論理和
ゲートの出力からメモリ検査用の直列符号を得ることが
できる。
【００１８】
【発明の効果】以上述べたように本発明によれば、グレ
イコードカウンタのｎ桁目の出力と（ｎ＋１）桁目の出
力とを排他的論理和ゲートに入力し、この排他的論理和
ゲートの出力と前記グレイコードカウンタの（ｎ＋２）
桁目の出力とを他の排他的論理和ゲートに入力し、この
接続条件を必要数だけ繰り返すことによって前記した各
排他的論理和ゲートの出力からメモリ検査用の直列符号
を得るよう構成したので、できるだけ少ないゲート数で
回路を構成でき、且つ、ハザードが発生しないという効
果がある。
イコードカウンタのｎ桁目の出力と（ｎ＋１）桁目の出
力とを排他的論理和ゲートに入力し、この排他的論理和
ゲートの出力と前記グレイコードカウンタの（ｎ＋２）
桁目の出力とを他の排他的論理和ゲートに入力し、この
接続条件を必要数だけ繰り返すことによって前記した各
排他的論理和ゲートの出力からメモリ検査用の直列符号
を得るよう構成したので、できるだけ少ないゲート数で
回路を構成でき、且つ、ハザードが発生しないという効
果がある。
【図１】（ａ）は４列構成のメモリセルアレイ用のメモ
リ検査符号発生回路の構成図、（ｂ）はその動作波形図
（実施の形態）。
リ検査符号発生回路の構成図、（ｂ）はその動作波形図
（実施の形態）。
【図２】８列構成のメモリセルアレイ用のメモリ検査符
号発生回路の構成図（他の実施形態）。
号発生回路の構成図（他の実施形態）。
【図３】メモリセルアレイ構成の図式図。
【図４】（ａ）は４列構成のメモリセルアレイの配列
図、（ｂ），（ｃ）はそれぞれそれに書き込むテストデ
ータを示す模式図。
図、（ｂ），（ｃ）はそれぞれそれに書き込むテストデ
ータを示す模式図。
【図５】８列構成のメモリセルアレイにおいて、これに
書き込むテストデータを示す模式図。
書き込むテストデータを示す模式図。
【図６】（ａ）は４列構成のメモリセルアレイ用のメモ
リ検査符号発生回路の構成図、（ｂ）はその動作波形図
（従来例）。
リ検査符号発生回路の構成図、（ｂ）はその動作波形図
（従来例）。
ＧＣ，ＧＣ1…グレイコードカウンタ、Ｇ１，Ｇ２…排
他的論理和ゲート
他的論理和ゲート
Claims (3)
- 【請求項１】 グレイコードカウンタの１桁目の出力と
２桁目の出力とを排他的論理和ゲートに入力し、この排
他的論理和ゲートの出力からメモリ検査用の直列符号を
得ることを特徴とするメモリ検査符号発生回路。 - 【請求項２】 グレイコードカウンタの１桁目の出力と
２桁目の出力とを排他的論理和ゲートに入力し、この排
他的論理和ゲートの出力と前記グレイコードカウンタの
３桁目の出力とを他の排他的論理和ゲートに入力し、こ
の他の排他的論理和ゲートの出力からメモリ検査用の直
列符号を得ることを特徴とするメモリ検査符号発生回
路。 - 【請求項３】 グレイコードカウンタのｎ桁目の出力と
（ｎ＋１）桁目の出力とを排他的論理和ゲートに入力
し、この排他的論理和ゲートの出力と前記グレイコード
カウンタの（ｎ＋２）桁目の出力とを他の排他的論理和
ゲートに入力し、 この接続条件を必要数だけ繰り返すことによって前記し
た各排他的論理和ゲートの出力からメモリ検査用の直列
符号を得ることを特徴とするメモリ検査符号発生回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8009698A JPH09204365A (ja) | 1996-01-24 | 1996-01-24 | メモリ検査符号発生回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8009698A JPH09204365A (ja) | 1996-01-24 | 1996-01-24 | メモリ検査符号発生回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09204365A true JPH09204365A (ja) | 1997-08-05 |
Family
ID=11727458
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8009698A Abandoned JPH09204365A (ja) | 1996-01-24 | 1996-01-24 | メモリ検査符号発生回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH09204365A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100902051B1 (ko) * | 2007-07-12 | 2009-06-15 | 주식회사 하이닉스반도체 | 오류 검사 코드 생성장치 및 방법 |
| JP2010117316A (ja) * | 2008-11-14 | 2010-05-27 | Kyocera Mita Corp | 回路検査装置 |
| JP2014078945A (ja) * | 2012-10-10 | 2014-05-01 | Hgst Netherlands B V | 縮退故障を有するメモリセルに対応するためのデータ符号化及び復号化 |
-
1996
- 1996-01-24 JP JP8009698A patent/JPH09204365A/ja not_active Abandoned
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100902051B1 (ko) * | 2007-07-12 | 2009-06-15 | 주식회사 하이닉스반도체 | 오류 검사 코드 생성장치 및 방법 |
| US8060813B2 (en) | 2007-07-12 | 2011-11-15 | Hynix Semiconductor Inc. | Apparatus and method for generating error detection codes |
| JP2010117316A (ja) * | 2008-11-14 | 2010-05-27 | Kyocera Mita Corp | 回路検査装置 |
| JP2014078945A (ja) * | 2012-10-10 | 2014-05-01 | Hgst Netherlands B V | 縮退故障を有するメモリセルに対応するためのデータ符号化及び復号化 |
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