JPH1116391A - 半導体記憶回路 - Google Patents
半導体記憶回路Info
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- JPH1116391A JPH1116391A JP9162866A JP16286697A JPH1116391A JP H1116391 A JPH1116391 A JP H1116391A JP 9162866 A JP9162866 A JP 9162866A JP 16286697 A JP16286697 A JP 16286697A JP H1116391 A JPH1116391 A JP H1116391A
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Abstract
(57)【要約】
【課題】半導体記憶回路においてテスト効率化とテスト
品質向上を両立させる。 【解決手段】データ入力回路部が、各データ入出力端子
Ｉ／Ｏ１〜４から入力した各ビットのデータを入力し、
通常動作時に各ビットのデータを選択し、テストモード
動作時に、データ入出力端子Ｉ／Ｏ１から入力したテス
トデータまたはその反転データを隣接ビットに交互配置
するか共通配置するかをモード選択信号ＴＥＳＴ２によ
り選択し、メモリセルアレイ部への各ビットの書込デー
タＩＮ１〜４としてそれぞれ出力するデータ選択回路５
を備えている。
品質向上を両立させる。 【解決手段】データ入力回路部が、各データ入出力端子
Ｉ／Ｏ１〜４から入力した各ビットのデータを入力し、
通常動作時に各ビットのデータを選択し、テストモード
動作時に、データ入出力端子Ｉ／Ｏ１から入力したテス
トデータまたはその反転データを隣接ビットに交互配置
するか共通配置するかをモード選択信号ＴＥＳＴ２によ
り選択し、メモリセルアレイ部への各ビットの書込デー
タＩＮ１〜４としてそれぞれ出力するデータ選択回路５
を備えている。
Description
【０００１】
【発明の属する技術分野】本発明は半導体記憶回路に関
し、特に複数ビットのデータ入出力端子を持つ半導体記
憶回路に関する。
し、特に複数ビットのデータ入出力端子を持つ半導体記
憶回路に関する。
【０００２】
【従来の技術】従来、１６ビットなど、複数ビットのデ
ータ入出力端子を持つ半導体記憶回路では、その良品不
良品選別の際、メモリテスタ当たりの並列測定数を増や
して選別効率を上げるため、例えば４ビット分のデータ
を１つのデータ入出力端子から入出力させるビット圧縮
テスト機能が備えられ、テストモード動作時にビット圧
縮テストが実行される。以下に、このテストモード動作
時のビット圧縮テストについて図面を参照して説明す
る。
ータ入出力端子を持つ半導体記憶回路では、その良品不
良品選別の際、メモリテスタ当たりの並列測定数を増や
して選別効率を上げるため、例えば４ビット分のデータ
を１つのデータ入出力端子から入出力させるビット圧縮
テスト機能が備えられ、テストモード動作時にビット圧
縮テストが実行される。以下に、このテストモード動作
時のビット圧縮テストについて図面を参照して説明す
る。
【０００３】このテストモード動作時のビット圧縮テス
トは、半導体記憶回路のデータ入力回路部，データ出力
回路部により実行される。
トは、半導体記憶回路のデータ入力回路部，データ出力
回路部により実行される。
【０００４】図６は、従来の半導体記憶回路におけるデ
ータ入力回路部の構成例を示す回路図である。図６を参
照すると、このデータ入力回路部は、データラッチ回路
部１，データ選択回路２を備える。データラッチ回路部
１は、各データ入出力端子Ｉ／Ｏ１〜４からクロック信
号ＣＬＫに同期してデータ入力する。また、データ選択
回路２は、データラッチ回路部１の各ビットのデータ出
力を入力し、テストモード信号ＴＥＳＴが“Ｌ”レベル
である通常動作時に、データラッチ回路部１の各ビット
のデータを選択出力する。また、テストモード信号ＴＥ
ＳＴが“Ｈ”レベルであるテストモード動作時に、デー
タラッチ回路部１がデータ入出力端子Ｉ／Ｏ１から入力
したデータをテストデータとして隣接ビットに共通配置
し、各データ入出力端子Ｉ／Ｏ１〜４から入力した各ビ
ットのデータに代えて、メモリセルアレイ部への各書込
データＩＮ１〜４としてそれぞれ出力する。
ータ入力回路部の構成例を示す回路図である。図６を参
照すると、このデータ入力回路部は、データラッチ回路
部１，データ選択回路２を備える。データラッチ回路部
１は、各データ入出力端子Ｉ／Ｏ１〜４からクロック信
号ＣＬＫに同期してデータ入力する。また、データ選択
回路２は、データラッチ回路部１の各ビットのデータ出
力を入力し、テストモード信号ＴＥＳＴが“Ｌ”レベル
である通常動作時に、データラッチ回路部１の各ビット
のデータを選択出力する。また、テストモード信号ＴＥ
ＳＴが“Ｈ”レベルであるテストモード動作時に、デー
タラッチ回路部１がデータ入出力端子Ｉ／Ｏ１から入力
したデータをテストデータとして隣接ビットに共通配置
し、各データ入出力端子Ｉ／Ｏ１〜４から入力した各ビ
ットのデータに代えて、メモリセルアレイ部への各書込
データＩＮ１〜４としてそれぞれ出力する。
【０００５】図７は、図６のデータ入力回路部の動作例
を示す波形図であり、図７（Ａ）に、テストモードを用
いない通常動作を示し、図７（Ｂ）に、ビット圧縮テス
トを行うテストモード動作を示す。
を示す波形図であり、図７（Ａ）に、テストモードを用
いない通常動作を示し、図７（Ｂ）に、ビット圧縮テス
トを行うテストモード動作を示す。
【０００６】このデータ入力回路部において、半導体記
憶回路の通常動作時に、図７（Ａ）のように、テストモ
ード信号ＴＥＳＴが“Ｌ”レベルに設定され、各データ
入出力端子Ｉ／Ｏ１〜４から入力された各ビットのデー
タが、データ選択回路２により、メモリセルアレイ部へ
の各書込データＩＮ１〜４として選択出力される。
憶回路の通常動作時に、図７（Ａ）のように、テストモ
ード信号ＴＥＳＴが“Ｌ”レベルに設定され、各データ
入出力端子Ｉ／Ｏ１〜４から入力された各ビットのデー
タが、データ選択回路２により、メモリセルアレイ部へ
の各書込データＩＮ１〜４として選択出力される。
【０００７】また、半導体記憶回路の選別時に、テスト
モード動作によりデータ圧縮テストを行う場合、図７
（Ｂ）のように、テストモード信号ＴＥＳＴが“Ｈ”レ
ベルに設定され、データ選択回路２により、データ入出
力端子Ｉ／Ｏ１から入力したデータのみが、テストデー
タとして入力され、隣接ビットに共通配置され、各デー
タ入出力端子Ｉ／Ｏ１〜４から入力した各ビットのデー
タに代えて、メモリセルアレイ部への各ビットの書込デ
ータＩＮ１〜４としてそれぞれ出力される。例えば、デ
ータ入出力端子Ｉ／Ｏ１から入力したテストデータが１
である場合、メモリセルアレイ部への各書込データＩＮ
１〜４は、それぞれ１，１，１，１となり、テストデー
タが０である場合、メモリセルアレイ部への各書込デー
タＩＮ１〜４は、それぞれ０，０，０，０となる。
モード動作によりデータ圧縮テストを行う場合、図７
（Ｂ）のように、テストモード信号ＴＥＳＴが“Ｈ”レ
ベルに設定され、データ選択回路２により、データ入出
力端子Ｉ／Ｏ１から入力したデータのみが、テストデー
タとして入力され、隣接ビットに共通配置され、各デー
タ入出力端子Ｉ／Ｏ１〜４から入力した各ビットのデー
タに代えて、メモリセルアレイ部への各ビットの書込デ
ータＩＮ１〜４としてそれぞれ出力される。例えば、デ
ータ入出力端子Ｉ／Ｏ１から入力したテストデータが１
である場合、メモリセルアレイ部への各書込データＩＮ
１〜４は、それぞれ１，１，１，１となり、テストデー
タが０である場合、メモリセルアレイ部への各書込デー
タＩＮ１〜４は、それぞれ０，０，０，０となる。
【０００８】図８は、従来の半導体記憶回路におけるデ
ータ出力回路部の構成例を示す回路図である。図８を参
照すると、このデータ出力回路部は、データ比較回路
３，出力駆動回路４を備える。データ比較回路３は、各
ビットの読出データＯＵＴ１〜４を入力および比較し、
その比較結果を出力する。また、出力駆動回路４は、テ
ストモード信号ＴＥＳＴが“Ｌ”レベルである通常動作
時に、出力イネーブル信号ＯＥの“Ｈ”レベルに対応し
て各データ入出力端子Ｉ／Ｏ１〜４を駆動し、各ビット
の読出データＯＵＴ１〜４を出力する。また、テストモ
ード信号ＴＥＳＴが“Ｈ”レベルであるテストモード動
作時に、出力イネーブル信号ＯＥの“Ｈ”レベルに対応
して、データ比較回路３の出力および出力イネーブル信
号ＯＥに対応してデータ入出力端子Ｉ／Ｏ１のみを駆動
し、テストデータを出力する。このとき、他の各データ
入出力端子Ｉ／Ｏ２〜４は、駆動されず、ハイ・インピ
ーダンス状態である。
ータ出力回路部の構成例を示す回路図である。図８を参
照すると、このデータ出力回路部は、データ比較回路
３，出力駆動回路４を備える。データ比較回路３は、各
ビットの読出データＯＵＴ１〜４を入力および比較し、
その比較結果を出力する。また、出力駆動回路４は、テ
ストモード信号ＴＥＳＴが“Ｌ”レベルである通常動作
時に、出力イネーブル信号ＯＥの“Ｈ”レベルに対応し
て各データ入出力端子Ｉ／Ｏ１〜４を駆動し、各ビット
の読出データＯＵＴ１〜４を出力する。また、テストモ
ード信号ＴＥＳＴが“Ｈ”レベルであるテストモード動
作時に、出力イネーブル信号ＯＥの“Ｈ”レベルに対応
して、データ比較回路３の出力および出力イネーブル信
号ＯＥに対応してデータ入出力端子Ｉ／Ｏ１のみを駆動
し、テストデータを出力する。このとき、他の各データ
入出力端子Ｉ／Ｏ２〜４は、駆動されず、ハイ・インピ
ーダンス状態である。
【０００９】図９は、図８のデータ出力回路部の動作例
を示す波形図であり、図９（Ａ）に、テストモードを用
いない通常動作を示し、図９（Ｂ）に、ビット圧縮テス
トを行うテストモード動作を示す。
を示す波形図であり、図９（Ａ）に、テストモードを用
いない通常動作を示し、図９（Ｂ）に、ビット圧縮テス
トを行うテストモード動作を示す。
【００１０】このデータ出力回路部において、半導体記
憶回路の通常動作時に、図９（Ａ）のように、テストモ
ード信号ＴＥＳＴが“Ｌ”レベルに設定され、出力駆動
回路４により、出力イネーブル信号ＯＥの“Ｈ”レベル
に対応して、各データ入出力端子Ｉ／Ｏ１〜４が出力駆
動され、メモリセルアレイ部から読み出された各ビット
の読出データＯＵＴ１〜４が出力される。
憶回路の通常動作時に、図９（Ａ）のように、テストモ
ード信号ＴＥＳＴが“Ｌ”レベルに設定され、出力駆動
回路４により、出力イネーブル信号ＯＥの“Ｈ”レベル
に対応して、各データ入出力端子Ｉ／Ｏ１〜４が出力駆
動され、メモリセルアレイ部から読み出された各ビット
の読出データＯＵＴ１〜４が出力される。
【００１１】また、半導体記憶回路の選別時に、テスト
モード動作によりデータ圧縮テストを行う場合、図９
（Ｂ）のように、テストモード信号ＴＥＳＴが“Ｈ”レ
ベルに設定され、出力駆動回路４により、データ比較回
路４の出力および出力イネーブル信号ＯＥの“Ｈ”レベ
ルに対応して、データ入出力端子Ｉ／Ｏ１のみが駆動さ
れ、テストデータが出力される。このとき、仮に、全ビ
ットのデータが一致しない場合、すなわち、テストモー
ド動作で同一データがメモリセルアレイ部に格納された
にも拘わらず、メモリセルアレイ部内のメモリセル不良
などの理由により誤動作した場合は、データ比較回路３
の出力は“Ｌ”レベルとなり、データ入出力端子Ｉ／Ｏ
１は、他の各データ入出力端子Ｉ／Ｏ２〜４と同様に駆
動されず、ハイ・インピーダンス状態である。
モード動作によりデータ圧縮テストを行う場合、図９
（Ｂ）のように、テストモード信号ＴＥＳＴが“Ｈ”レ
ベルに設定され、出力駆動回路４により、データ比較回
路４の出力および出力イネーブル信号ＯＥの“Ｈ”レベ
ルに対応して、データ入出力端子Ｉ／Ｏ１のみが駆動さ
れ、テストデータが出力される。このとき、仮に、全ビ
ットのデータが一致しない場合、すなわち、テストモー
ド動作で同一データがメモリセルアレイ部に格納された
にも拘わらず、メモリセルアレイ部内のメモリセル不良
などの理由により誤動作した場合は、データ比較回路３
の出力は“Ｌ”レベルとなり、データ入出力端子Ｉ／Ｏ
１は、他の各データ入出力端子Ｉ／Ｏ２〜４と同様に駆
動されず、ハイ・インピーダンス状態である。
【００１２】上述の構成および動作により、複数のデー
タ入出力端子をもつ半導体記憶回路では、選別時に、複
数のデータ入出力端子の１つを介して１ビットのテスト
データを入出力するビット圧縮テストを行い、メモリテ
スタ当たりの並列測定数を増やして、選別効率を上げて
いた。
タ入出力端子をもつ半導体記憶回路では、選別時に、複
数のデータ入出力端子の１つを介して１ビットのテスト
データを入出力するビット圧縮テストを行い、メモリテ
スタ当たりの並列測定数を増やして、選別効率を上げて
いた。
【００１３】
【発明が解決しようとする課題】上述した従来の半導体
記憶回路のビット圧縮テスト機能は、例えば４ビット分
に同一のデータだけしか入出力できない構成になってい
たため、異なるデータをチェックすることができない。
同一のデータだけでは、基本的なメモリのリード／ライ
ト動作はチェックできるが、ビット間ショート及びビッ
ト干渉による誤動作はチェックできない問題点があっ
た。
記憶回路のビット圧縮テスト機能は、例えば４ビット分
に同一のデータだけしか入出力できない構成になってい
たため、異なるデータをチェックすることができない。
同一のデータだけでは、基本的なメモリのリード／ライ
ト動作はチェックできるが、ビット間ショート及びビッ
ト干渉による誤動作はチェックできない問題点があっ
た。
【００１４】この問題について、図面を参照して説明す
る。図１０は、一般によく用いられている、行列配置さ
れたメモリセル並びを示したビットマップ図である。こ
こで、各メモリセルが各ワード線，各ビット線の各交点
に対応して白丸○または黒丸●で示され、白丸○はセル
データが“Ｈ”レベルであることを表し、黒丸●はセル
データが“Ｌ”レベルであることを表す。各ビット線
は、２ビットづつのデータ入出力端子Ｉ／Ｏ１〜２，Ｉ
／Ｏ３〜４に対応して上下に配置され、左からＹアドレ
ス１，２，３，４・・・の順番に並んでいるものとす
る。
る。図１０は、一般によく用いられている、行列配置さ
れたメモリセル並びを示したビットマップ図である。こ
こで、各メモリセルが各ワード線，各ビット線の各交点
に対応して白丸○または黒丸●で示され、白丸○はセル
データが“Ｈ”レベルであることを表し、黒丸●はセル
データが“Ｌ”レベルであることを表す。各ビット線
は、２ビットづつのデータ入出力端子Ｉ／Ｏ１〜２，Ｉ
／Ｏ３〜４に対応して上下に配置され、左からＹアドレ
ス１，２，３，４・・・の順番に並んでいるものとす
る。
【００１５】このビットマップ図において、従来のビッ
ト圧縮テスト機能では、ワード１〜４で示したデータパ
ターンの書込／読出は可能だが、例えばワード５〜８で
示すように、同一ワード内でデータ入出力端子Ｉ／Ｏ１
〜４のデータが異なるデータパターンの書込／読出はで
きない。従って、仮に、ワード１のデータ入出力端子Ｉ
／Ｏ１，Ｉ／Ｏ２に対応したメモリセルがショートして
いた場合、従来のビット圧縮テスト機能では不良を検出
できない。
ト圧縮テスト機能では、ワード１〜４で示したデータパ
ターンの書込／読出は可能だが、例えばワード５〜８で
示すように、同一ワード内でデータ入出力端子Ｉ／Ｏ１
〜４のデータが異なるデータパターンの書込／読出はで
きない。従って、仮に、ワード１のデータ入出力端子Ｉ
／Ｏ１，Ｉ／Ｏ２に対応したメモリセルがショートして
いた場合、従来のビット圧縮テスト機能では不良を検出
できない。
【００１６】また、従来、これらの不良を検出する際
は、ビット圧縮テスト機能を使わず、メモリテスタ当た
り並列測定数の少ない選別行程で検出せざるを得なかっ
た。この場合、テストに要する時間が４倍になり効率が
落ちるという問題点があった。
は、ビット圧縮テスト機能を使わず、メモリテスタ当た
り並列測定数の少ない選別行程で検出せざるを得なかっ
た。この場合、テストに要する時間が４倍になり効率が
落ちるという問題点があった。
【００１７】したがって、本発明の目的は、半導体記憶
回路においてテスト効率化とテスト品質向上を両立させ
ることにある。
回路においてテスト効率化とテスト品質向上を両立させ
ることにある。
【００１８】
【課題を解決するめの手段】そのため、本発明は、複数
ビットのデータを並列に入出力する複数のデータ入出力
端子と、前記各ビットのデータをそれぞれ格納するメモ
リセルアレイ部とを持ち、このメモリセルアレイ部をテ
ストするテストモード動作として、前記複数のデータ入
出力端子の１つを介して１ビットのテストデータを入出
力するビット圧縮テストを行う半導体記憶回路におい
て、前記各データ入出力端子を入力接続し前記テストモ
ード動作時に前記テストデータまたはその反転データを
交互に隣接ビットに配置するか共通配置するかをモード
選択信号により選択し前記メモリセルアレイ部に各ビッ
トの書込データとして出力するデータ入力回路部と、前
記各データ入出力端子を出力イネーブル信号に対応して
出力駆動し前記テストモード動作時に前記メモリセルア
レイ部から読み出された各ビットの読出データを入力し
前記モード選択信号により交互にビット反転するか否か
を選択して比較しその比較結果および前記出力イネーブ
ル信号に対応して前記各データ入出力端子の１つを駆動
し前記テストデータを出力するデータ出力回路部とを備
えている。
ビットのデータを並列に入出力する複数のデータ入出力
端子と、前記各ビットのデータをそれぞれ格納するメモ
リセルアレイ部とを持ち、このメモリセルアレイ部をテ
ストするテストモード動作として、前記複数のデータ入
出力端子の１つを介して１ビットのテストデータを入出
力するビット圧縮テストを行う半導体記憶回路におい
て、前記各データ入出力端子を入力接続し前記テストモ
ード動作時に前記テストデータまたはその反転データを
交互に隣接ビットに配置するか共通配置するかをモード
選択信号により選択し前記メモリセルアレイ部に各ビッ
トの書込データとして出力するデータ入力回路部と、前
記各データ入出力端子を出力イネーブル信号に対応して
出力駆動し前記テストモード動作時に前記メモリセルア
レイ部から読み出された各ビットの読出データを入力し
前記モード選択信号により交互にビット反転するか否か
を選択して比較しその比較結果および前記出力イネーブ
ル信号に対応して前記各データ入出力端子の１つを駆動
し前記テストデータを出力するデータ出力回路部とを備
えている。
【００１９】また、前記データ入力回路部が、前記各デ
ータ入出力端子から入力した各ビットのデータを入力
し、通常動作時に前記各ビットのデータを選択し、前記
テストモード動作時に、前記テストデータまたはその反
転データを隣接ビットに交互配置するか共通配置するか
を前記モード選択信号により選択し前記各ビットの書込
データとしてそれぞれ出力するデータ選択回路を備えて
いる。
ータ入出力端子から入力した各ビットのデータを入力
し、通常動作時に前記各ビットのデータを選択し、前記
テストモード動作時に、前記テストデータまたはその反
転データを隣接ビットに交互配置するか共通配置するか
を前記モード選択信号により選択し前記各ビットの書込
データとしてそれぞれ出力するデータ選択回路を備えて
いる。
【００２０】また、前記データ出力回路部が、前記各ビ
ットの読出データを入力し前記モード選択信号により交
互にビット反転するか否かを選択して各ビットそれぞれ
出力する反転選択回路と、この反転選択回路の各ビット
出力を比較しその比較結果を出力するデータ比較回路
と、前記通常動作時に前記各データ入出力端子を出力イ
ネーブル信号に対応して駆動して前記各ビットの読出デ
ータを出力し前記テストモード動作時に前記データ比較
回路の出力および前記出力イネーブル信号に対応して前
記各データ入出力端子の１つを駆動し前記テストデータ
を出力する出力駆動回路とを備えている。
ットの読出データを入力し前記モード選択信号により交
互にビット反転するか否かを選択して各ビットそれぞれ
出力する反転選択回路と、この反転選択回路の各ビット
出力を比較しその比較結果を出力するデータ比較回路
と、前記通常動作時に前記各データ入出力端子を出力イ
ネーブル信号に対応して駆動して前記各ビットの読出デ
ータを出力し前記テストモード動作時に前記データ比較
回路の出力および前記出力イネーブル信号に対応して前
記各データ入出力端子の１つを駆動し前記テストデータ
を出力する出力駆動回路とを備えている。
【００２１】
【発明の実施の形態】次に、本発明について図面を参照
し説明する。本発明の半導体記憶回路は、従来の半導体
記憶回路と同じく、その良品不良品選別の際、メモリテ
スタ当たりの並列測定数を増やして選別効率を上げるた
め、ビット圧縮テスト機能が備えられ、テストモード動
作時にビット圧縮テストが、半導体記憶回路のデータ入
力回路部，データ出力回路部により実行される。
し説明する。本発明の半導体記憶回路は、従来の半導体
記憶回路と同じく、その良品不良品選別の際、メモリテ
スタ当たりの並列測定数を増やして選別効率を上げるた
め、ビット圧縮テスト機能が備えられ、テストモード動
作時にビット圧縮テストが、半導体記憶回路のデータ入
力回路部，データ出力回路部により実行される。
【００２２】図１は、本発明の半導体記憶回路の実施形
態におけるデータ入力回路部を示す回路図である。図１
を参照すると、本実施形態の半導体記憶回路におけるデ
ータ入力回路部は、データラッチ回路部１，データ選択
回路５，などを備える。ここで、データラッチ回路部１
は、図６の半導体記憶回路のデータ入力回路部と同様で
あるので、重複説明を省略する。
態におけるデータ入力回路部を示す回路図である。図１
を参照すると、本実施形態の半導体記憶回路におけるデ
ータ入力回路部は、データラッチ回路部１，データ選択
回路５，などを備える。ここで、データラッチ回路部１
は、図６の半導体記憶回路のデータ入力回路部と同様で
あるので、重複説明を省略する。
【００２３】データ選択回路５は、図６の半導体記憶回
路におけるデータ選択回路２と同様に、データラッチ回
路部１の各ビットのデータ出力を入力し、テストモード
信号ＴＥＳＴが“Ｌ”レベルである通常動作時に、デー
タラッチ回路部１の各ビットのデータを選択出力する。
図６の従来例との違いは、モード選択信号ＴＥＳＴ２が
追加され、テストモード信号ＴＥＳＴが“Ｈ”レベルで
あるテストモード動作時に、モード選択信号ＴＥＳＴ２
の“Ｌ”または“Ｈ”レベルに対応して、次の２つのテ
ストモード１，２の動作が選択され実行される。
路におけるデータ選択回路２と同様に、データラッチ回
路部１の各ビットのデータ出力を入力し、テストモード
信号ＴＥＳＴが“Ｌ”レベルである通常動作時に、デー
タラッチ回路部１の各ビットのデータを選択出力する。
図６の従来例との違いは、モード選択信号ＴＥＳＴ２が
追加され、テストモード信号ＴＥＳＴが“Ｈ”レベルで
あるテストモード動作時に、モード選択信号ＴＥＳＴ２
の“Ｌ”または“Ｈ”レベルに対応して、次の２つのテ
ストモード１，２の動作が選択され実行される。
【００２４】テストモード１の動作は、モード選択信号
ＴＥＳＴ２の“Ｌ”レベル設定により選択される。この
とき、図６の半導体記憶回路におけるデータ選択回路２
と同様に、データラッチ回路部１がデータ入出力端子Ｉ
／Ｏ１から入力したデータをテストデータとして隣接ビ
ットに共通配置し、各データ入出力端子Ｉ／Ｏ１〜４か
ら入力した各ビットのデータに代えて、メモリセルアレ
イ部への各書込データＩＮ１〜４としてそれぞれ出力す
る。一方、テストモード２の動作は、モード選択信号Ｔ
ＥＳＴ２の“Ｈ”レベル設定により選択される。このと
き、データラッチ回路部１がデータ入出力端子Ｉ／Ｏ１
から入力したテストデータまたはその反転データを交互
に隣接ビットに配置し、各データ入出力端子Ｉ／Ｏ１〜
４から入力した各ビットのデータに代えて、メモリセル
アレイ部への各書込データＩＮ１〜４としてそれぞれ出
力する。
ＴＥＳＴ２の“Ｌ”レベル設定により選択される。この
とき、図６の半導体記憶回路におけるデータ選択回路２
と同様に、データラッチ回路部１がデータ入出力端子Ｉ
／Ｏ１から入力したデータをテストデータとして隣接ビ
ットに共通配置し、各データ入出力端子Ｉ／Ｏ１〜４か
ら入力した各ビットのデータに代えて、メモリセルアレ
イ部への各書込データＩＮ１〜４としてそれぞれ出力す
る。一方、テストモード２の動作は、モード選択信号Ｔ
ＥＳＴ２の“Ｈ”レベル設定により選択される。このと
き、データラッチ回路部１がデータ入出力端子Ｉ／Ｏ１
から入力したテストデータまたはその反転データを交互
に隣接ビットに配置し、各データ入出力端子Ｉ／Ｏ１〜
４から入力した各ビットのデータに代えて、メモリセル
アレイ部への各書込データＩＮ１〜４としてそれぞれ出
力する。
【００２５】このデータ選択回路５は、例えば、図１の
ように、テストモード信号ＴＥＳＴおよびモード選択信
号ＴＥＳＴ２に対応してそれぞれ導通制御されるトラン
スファゲートなどにより構成される。
ように、テストモード信号ＴＥＳＴおよびモード選択信
号ＴＥＳＴ２に対応してそれぞれ導通制御されるトラン
スファゲートなどにより構成される。
【００２６】次に、本実施形態の半導体記憶回路におけ
るデータ入力回路部の動作について説明する。図２は、
図１のデータ入力回路部のテストモード動作例を示す波
形図であり、図２（Ａ）にテストモード１のテストモー
ド動作例を示し、図２（Ｂ）にテストモード２のテスト
モード動作例を示す。ここで、テストモード信号ＴＥＳ
Ｔが“Ｌ”レベルであるときの通常動作は、図６の半導
体記憶回路のデータ入力回路部の通常動作と同様であ
り、各データ入出力端子Ｉ／Ｏ１〜４から入力された各
ビットのデータが、データ選択回路５により、メモリセ
ルアレイ部への各書込データＩＮ１〜４として選択出力
される。
るデータ入力回路部の動作について説明する。図２は、
図１のデータ入力回路部のテストモード動作例を示す波
形図であり、図２（Ａ）にテストモード１のテストモー
ド動作例を示し、図２（Ｂ）にテストモード２のテスト
モード動作例を示す。ここで、テストモード信号ＴＥＳ
Ｔが“Ｌ”レベルであるときの通常動作は、図６の半導
体記憶回路のデータ入力回路部の通常動作と同様であ
り、各データ入出力端子Ｉ／Ｏ１〜４から入力された各
ビットのデータが、データ選択回路５により、メモリセ
ルアレイ部への各書込データＩＮ１〜４として選択出力
される。
【００２７】半導体記憶回路の選別時に、テストモード
動作によりデータ圧縮テストを行うため、テストモード
信号ＴＥＳＴ，モード選択信号ＴＥＳＴ２が“Ｈ”レベ
ル，“Ｌ”レベルに設定されると、図２（Ａ）に示すよ
うに、テストモード１の動作が実行される。このとき、
図６の半導体記憶回路のデータ入力回路部のテストモー
ド動作と同様に、データ選択回路５において、データ入
出力端子Ｉ／Ｏ１から入力したデータのみが、テストデ
ータとして入力され、隣接ビットに共通配置され、各デ
ータ入出力端子Ｉ／Ｏ１〜４から入力した各ビットのデ
ータに代えて、メモリセルアレイ部への各ビットの書込
データＩＮ１〜４としてそれぞれ出力される。
動作によりデータ圧縮テストを行うため、テストモード
信号ＴＥＳＴ，モード選択信号ＴＥＳＴ２が“Ｈ”レベ
ル，“Ｌ”レベルに設定されると、図２（Ａ）に示すよ
うに、テストモード１の動作が実行される。このとき、
図６の半導体記憶回路のデータ入力回路部のテストモー
ド動作と同様に、データ選択回路５において、データ入
出力端子Ｉ／Ｏ１から入力したデータのみが、テストデ
ータとして入力され、隣接ビットに共通配置され、各デ
ータ入出力端子Ｉ／Ｏ１〜４から入力した各ビットのデ
ータに代えて、メモリセルアレイ部への各ビットの書込
データＩＮ１〜４としてそれぞれ出力される。
【００２８】また、テストモード信号ＴＥＳＴ，モード
選択信号ＴＥＳＴ２が共に“Ｈ”レベルに設定される
と、図２（Ｂ）に示すように、テストモード２の動作が
実行される。このとき、データ選択回路５において、デ
ータラッチ回路部１がデータ入出力端子Ｉ／Ｏ１から入
力したデータをテストデータとし、このテストデータま
たはその反転データを交互に隣接ビットに配置し、各デ
ータ入出力端子Ｉ／Ｏ１〜４から入力した各ビットのデ
ータに代えて、メモリセルアレイ部への各書込データＩ
Ｎ１〜４としてそれぞれ出力する。例えば、データ入出
力端子Ｉ／Ｏ１から入力したテストデータが１である場
合、メモリセルアレイ部への各書込データＩＮ１〜４
は、それぞれ１，０，１，０となり、テストデータが０
である場合、メモリセルアレイ部への各書込データＩＮ
１〜４は、それぞれ０，１，０，１となる。
選択信号ＴＥＳＴ２が共に“Ｈ”レベルに設定される
と、図２（Ｂ）に示すように、テストモード２の動作が
実行される。このとき、データ選択回路５において、デ
ータラッチ回路部１がデータ入出力端子Ｉ／Ｏ１から入
力したデータをテストデータとし、このテストデータま
たはその反転データを交互に隣接ビットに配置し、各デ
ータ入出力端子Ｉ／Ｏ１〜４から入力した各ビットのデ
ータに代えて、メモリセルアレイ部への各書込データＩ
Ｎ１〜４としてそれぞれ出力する。例えば、データ入出
力端子Ｉ／Ｏ１から入力したテストデータが１である場
合、メモリセルアレイ部への各書込データＩＮ１〜４
は、それぞれ１，０，１，０となり、テストデータが０
である場合、メモリセルアレイ部への各書込データＩＮ
１〜４は、それぞれ０，１，０，１となる。
【００２９】図３は、本発明の半導体記憶回路の実施形
態におけるデータ出力回路を示す回路図である。図３を
参照すると、本実施形態の半導体記憶回路におけるデー
タ出力回路部は、データ比較回路３，出力駆動回路４，
反転選択回路６とを備える。図８の半導体記憶回路のデ
ータ出力回路との相違は、反転選択回路６の追加構成に
ある。その他の回路３，４は、図８の半導体記憶回路の
データ出力回路と同様であり、重複説明を省略する。
態におけるデータ出力回路を示す回路図である。図３を
参照すると、本実施形態の半導体記憶回路におけるデー
タ出力回路部は、データ比較回路３，出力駆動回路４，
反転選択回路６とを備える。図８の半導体記憶回路のデ
ータ出力回路との相違は、反転選択回路６の追加構成に
ある。その他の回路３，４は、図８の半導体記憶回路の
データ出力回路と同様であり、重複説明を省略する。
【００３０】反転選択回路６は、メモリセルアレイ部か
ら読み出した各ビットの読出データＯＵＴ１〜４を入力
し、モード選択信号ＴＥＳＴ２により、ビットごとに交
互にビット反転するか否かを選択してデータ比較回路３
に各ビットそれぞれ出力する。例えば、モード選択信号
ＴＥＳＴ２が“Ｈ”レベルであるとき、各読出データＯ
ＵＴ２，４がビット反転され、モード選択信号ＴＥＳＴ
２が“Ｌ”レベルであるとき、各読出データＯＵＴ２，
４はビット反転されない。この反転選択回路６は、例え
ば、図３のように、モード選択信号ＴＥＳＴ２に対応し
て導通制御されるトランスファゲートなどにより構成さ
れる。
ら読み出した各ビットの読出データＯＵＴ１〜４を入力
し、モード選択信号ＴＥＳＴ２により、ビットごとに交
互にビット反転するか否かを選択してデータ比較回路３
に各ビットそれぞれ出力する。例えば、モード選択信号
ＴＥＳＴ２が“Ｈ”レベルであるとき、各読出データＯ
ＵＴ２，４がビット反転され、モード選択信号ＴＥＳＴ
２が“Ｌ”レベルであるとき、各読出データＯＵＴ２，
４はビット反転されない。この反転選択回路６は、例え
ば、図３のように、モード選択信号ＴＥＳＴ２に対応し
て導通制御されるトランスファゲートなどにより構成さ
れる。
【００３１】この反転選択回路６の各ビット出力は、図
８の半導体記憶回路のデータ出力回路と同様に、データ
比較回路３により比較される。また、出力駆動回路４に
より、テストモード動作時に、このデータ比較回路３の
出力および出力イネーブル信号ＯＥに対応してデータ入
出力端子Ｉ／Ｏ１のみが駆動され、テストデータが出力
される。
８の半導体記憶回路のデータ出力回路と同様に、データ
比較回路３により比較される。また、出力駆動回路４に
より、テストモード動作時に、このデータ比較回路３の
出力および出力イネーブル信号ＯＥに対応してデータ入
出力端子Ｉ／Ｏ１のみが駆動され、テストデータが出力
される。
【００３２】次に、本実施形態の半導体記憶回路におけ
るデータ入力回路部の動作について説明する。図４は、
図３のデータ出力回路部のテストモード動作例を示す波
形図であり、図４（Ａ）にテストモード１のテストモー
ド動作例を示し、図４（Ｂ）にテストモード２のテスト
モード動作例を示す。ここで、テストモードド信号ＴＥ
ＳＴが“Ｌ”レベルであるときの通常動作は、図８の半
導体記憶回路のデータ出力回路部の通常動作と同様であ
り、出力駆動回路４により、出力イネーブル信号ＯＥの
“Ｈ”レベルに対応して、各データ入出力端子Ｉ／Ｏ１
〜４が出力駆動され、メモリセルアレイ部から読み出さ
れた各ビットの読出データＯＵＴ１〜４が出力される。
るデータ入力回路部の動作について説明する。図４は、
図３のデータ出力回路部のテストモード動作例を示す波
形図であり、図４（Ａ）にテストモード１のテストモー
ド動作例を示し、図４（Ｂ）にテストモード２のテスト
モード動作例を示す。ここで、テストモードド信号ＴＥ
ＳＴが“Ｌ”レベルであるときの通常動作は、図８の半
導体記憶回路のデータ出力回路部の通常動作と同様であ
り、出力駆動回路４により、出力イネーブル信号ＯＥの
“Ｈ”レベルに対応して、各データ入出力端子Ｉ／Ｏ１
〜４が出力駆動され、メモリセルアレイ部から読み出さ
れた各ビットの読出データＯＵＴ１〜４が出力される。
【００３３】半導体記憶回路の選別時に、テストモード
動作によりデータ圧縮テストを行うため、テストモード
信号ＴＥＳＴ，モード選択信号ＴＥＳＴ２が“Ｈ”レベ
ル，“Ｌ”レベルに設定されると、図４（Ａ）に示すよ
うに、テストモード１の動作が実行される。このとき、
メモリセルアレイ部から読み出した各ビットの読出デー
タＯＵＴ１〜４はビット反転されていないので、反転選
択回路６により各ビットの読出データＯＵＴ１〜４はビ
ット反転されず、データ比較回路３に出力される。ま
た、テストモード信号ＴＥＳＴ，モード選択信号ＴＥＳ
Ｔ２が共に“Ｈ”レベルに設定されると、図４（Ｂ）に
示すように、テストモード２の動作が実行される。この
とき、メモリセルアレイ部から読み出した各ビットの読
出データＯＵＴ２，４はビット反転されているので、反
転選択回路６により各読出データＯＵＴ２，４はビット
反転され、データ比較回路３に出力される。
動作によりデータ圧縮テストを行うため、テストモード
信号ＴＥＳＴ，モード選択信号ＴＥＳＴ２が“Ｈ”レベ
ル，“Ｌ”レベルに設定されると、図４（Ａ）に示すよ
うに、テストモード１の動作が実行される。このとき、
メモリセルアレイ部から読み出した各ビットの読出デー
タＯＵＴ１〜４はビット反転されていないので、反転選
択回路６により各ビットの読出データＯＵＴ１〜４はビ
ット反転されず、データ比較回路３に出力される。ま
た、テストモード信号ＴＥＳＴ，モード選択信号ＴＥＳ
Ｔ２が共に“Ｈ”レベルに設定されると、図４（Ｂ）に
示すように、テストモード２の動作が実行される。この
とき、メモリセルアレイ部から読み出した各ビットの読
出データＯＵＴ２，４はビット反転されているので、反
転選択回路６により各読出データＯＵＴ２，４はビット
反転され、データ比較回路３に出力される。
【００３４】データ比較回路３により各ビット比較され
た後は、図８の半導体記憶回路のデータ出力回路と同様
に、出力駆動回路４により、テストモード動作時に、こ
のデータ比較回路３の出力および出力イネーブル信号Ｏ
Ｅに対応してデータ入出力端子Ｉ／Ｏ１のみが駆動さ
れ、テストデータが出力される。このとき、仮に、全ビ
ットのデータが一致しない場合、すなわち、テストモー
ド動作で同一データがメモリセルアレイ部に格納された
にも拘わらず、メモリセルアレイ部内のメモリセル不良
などの理由により誤動作した場合は、データ比較回路３
の出力は“Ｌ”レベルとなり、データ入出力端子Ｉ／Ｏ
１は、他の各データ入出力端子Ｉ／Ｏ２〜４と同様に駆
動されず、ハイ・インピーダンス状態である。
た後は、図８の半導体記憶回路のデータ出力回路と同様
に、出力駆動回路４により、テストモード動作時に、こ
のデータ比較回路３の出力および出力イネーブル信号Ｏ
Ｅに対応してデータ入出力端子Ｉ／Ｏ１のみが駆動さ
れ、テストデータが出力される。このとき、仮に、全ビ
ットのデータが一致しない場合、すなわち、テストモー
ド動作で同一データがメモリセルアレイ部に格納された
にも拘わらず、メモリセルアレイ部内のメモリセル不良
などの理由により誤動作した場合は、データ比較回路３
の出力は“Ｌ”レベルとなり、データ入出力端子Ｉ／Ｏ
１は、他の各データ入出力端子Ｉ／Ｏ２〜４と同様に駆
動されず、ハイ・インピーダンス状態である。
【００３５】図５は、以上のテストモード動作を整理し
た説明図である。図５に示すように、本実施形態の半導
体装置は、ビット圧縮テストを行うテストモード動作時
に、モード選択信号ＴＥＳＴ２に対応したテストモード
１，２およびテストデータ値の組み合わせにより、
（１）〜（４）の４種類の各ビットデータ（００００，
１１１１，０１０１、１０１０）をデータ入出力端子Ｉ
／Ｏ１を介してメモリセルアレイ部に格納しテスト可能
となり、ビット間ショート及びビット干渉による誤動作
を検出できる。
た説明図である。図５に示すように、本実施形態の半導
体装置は、ビット圧縮テストを行うテストモード動作時
に、モード選択信号ＴＥＳＴ２に対応したテストモード
１，２およびテストデータ値の組み合わせにより、
（１）〜（４）の４種類の各ビットデータ（００００，
１１１１，０１０１、１０１０）をデータ入出力端子Ｉ
／Ｏ１を介してメモリセルアレイ部に格納しテスト可能
となり、ビット間ショート及びビット干渉による誤動作
を検出できる。
【００３６】
【発明の効果】以上説明したように、本発明による半導
体記憶装置のビット圧縮テスト機能は、複数ビット分に
同一のデータの他、交互にビット反転したデータも、メ
モリセルアレイ部に格納でき、従来チェックできなかっ
たビット間ショート，ビット干渉による誤動作をチェッ
クできる。
体記憶装置のビット圧縮テスト機能は、複数ビット分に
同一のデータの他、交互にビット反転したデータも、メ
モリセルアレイ部に格納でき、従来チェックできなかっ
たビット間ショート，ビット干渉による誤動作をチェッ
クできる。
【００３７】このため、この種のテストに要する時間が
従来テスト方法に比べて約１／４になり、テスト効率化
およびテスト品質向上を両立できるなどの効果がある。
従来テスト方法に比べて約１／４になり、テスト効率化
およびテスト品質向上を両立できるなどの効果がある。
【図１】本発明の半導体記憶装置の実施形態におけるデ
ータ入力回路部を示す回路図である。
ータ入力回路部を示す回路図である。
【図２】図１のデータ入力回路部の動作例を示す波形図
である。
である。
【図３】本発明の半導体記憶装置の実施形態におけるデ
ータ出力回路部を示す回路図である。
ータ出力回路部を示す回路図である。
【図４】図３のデータ出力回路部の動作例を示す波形図
である。
である。
【図５】図１，２の本発明の半導体記憶装置のデータ入
出力回路部の動作を説明するための説明図である。
出力回路部の動作を説明するための説明図である。
【図６】従来の半導体記憶装置におけるデータ入力回路
部を示す回路図である。
部を示す回路図である。
【図７】図６のデータ入力回路部の動作例を示す波形図
である。
である。
【図８】従来の半導体記憶装置におけるデータ出力回路
部を示す回路図である。
部を示す回路図である。
【図９】図８のデータ出力回路部の動作例を示す波形図
である。
である。
【図１０】半導体記憶装置におけるメモリセルアレイ部
の動作例を示すビットマップ図である。
の動作例を示すビットマップ図である。
１ データラッチ回路部 ２，５ データ選択回路 ３ データ比較回路 ４ 出力駆動回路 ６ 反転選択回路
Claims (3)
- 【請求項１】 複数ビットのデータを並列に入出力する
複数のデータ入出力端子と、前記各ビットのデータをそ
れぞれ格納するメモリセルアレイ部とを持ち、このメモ
リセルアレイ部をテストするテストモード動作として、
前記複数のデータ入出力端子の１つを介して１ビットの
テストデータを入出力するビット圧縮テストを行う半導
体記憶回路において、前記各データ入出力端子を入力接
続し前記テストモード動作時に前記テストデータまたは
その反転データを交互に隣接ビットに配置するか共通配
置するかをモード選択信号により選択し前記メモリセル
アレイ部に各ビットの書込データとして出力するデータ
入力回路部と、前記各データ入出力端子を出力イネーブ
ル信号に対応して出力駆動し前記テストモード動作時に
前記メモリセルアレイ部から読み出された各ビットの読
出データを入力し前記モード選択信号により交互にビッ
ト反転するか否かを選択して比較しその比較結果および
前記出力イネーブル信号に対応して前記各データ入出力
端子の１つを駆動し前記テストデータを出力するデータ
出力回路部とを備える半導体記憶回路。 - 【請求項２】 前記データ入力回路部が、前記各データ
入出力端子から入力した各ビットのデータを入力し、通
常動作時に前記各ビットのデータを選択し、前記テスト
モード動作時に、前記テストデータまたはその反転デー
タを隣接ビットに交互配置するか共通配置するかを前記
モード選択信号により選択し前記各ビットの書込データ
としてそれぞれ出力するデータ選択回路を備える、請求
項１記載の半導体記憶回路。 - 【請求項３】 前記データ出力回路部が、前記各ビット
の読出データを入力し前記モード選択信号により交互に
ビット反転するか否かを選択して各ビットそれぞれ出力
する反転選択回路と、この反転選択回路の各ビット出力
を比較しその比較結果を出力するデータ比較回路と、前
記通常動作時に前記各データ入出力端子を出力イネーブ
ル信号に対応して駆動して前記各ビットの読出データを
出力し前記テストモード動作時に前記データ比較回路の
出力および前記出力イネーブル信号に対応して前記各デ
ータ入出力端子の１つを駆動し前記テストデータを出力
する出力駆動回路とを備える、請求項１または２記載の
半導体記憶回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9162866A JPH1116391A (ja) | 1997-06-19 | 1997-06-19 | 半導体記憶回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9162866A JPH1116391A (ja) | 1997-06-19 | 1997-06-19 | 半導体記憶回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1116391A true JPH1116391A (ja) | 1999-01-22 |
Family
ID=15762759
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9162866A Pending JPH1116391A (ja) | 1997-06-19 | 1997-06-19 | 半導体記憶回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH1116391A (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6301169B1 (en) | 1999-09-14 | 2001-10-09 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor memory device with IO compression test mode |
| US6515921B2 (en) | 1999-12-24 | 2003-02-04 | Nec Corporation | Semiconductor storage device having redundancy circuit for replacement of defect cells under tests |
| US6816422B2 (en) | 2002-05-13 | 2004-11-09 | Renesas Technology Corp. | Semiconductor memory device having multi-bit testing function |
| US6885212B2 (en) | 2002-06-25 | 2005-04-26 | Fujitsu Limited | Semiconductor device and test method for the same |
| JP2008065862A (ja) * | 2006-09-04 | 2008-03-21 | System Fabrication Technologies Inc | 半導体記憶装置 |
| US7552369B2 (en) | 2004-10-21 | 2009-06-23 | Fujitsu Microelectronics Limited | Semiconductor device and method for testing semiconductor device |
-
1997
- 1997-06-19 JP JP9162866A patent/JPH1116391A/ja active Pending
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6301169B1 (en) | 1999-09-14 | 2001-10-09 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor memory device with IO compression test mode |
| US6515921B2 (en) | 1999-12-24 | 2003-02-04 | Nec Corporation | Semiconductor storage device having redundancy circuit for replacement of defect cells under tests |
| US6816422B2 (en) | 2002-05-13 | 2004-11-09 | Renesas Technology Corp. | Semiconductor memory device having multi-bit testing function |
| US6885212B2 (en) | 2002-06-25 | 2005-04-26 | Fujitsu Limited | Semiconductor device and test method for the same |
| US7330043B2 (en) | 2002-06-25 | 2008-02-12 | Fujitsu Limited | Semiconductor device and test method for the same |
| CN100390995C (zh) * | 2002-06-25 | 2008-05-28 | 富士通株式会社 | 半导体器件 |
| US7552369B2 (en) | 2004-10-21 | 2009-06-23 | Fujitsu Microelectronics Limited | Semiconductor device and method for testing semiconductor device |
| JP2008065862A (ja) * | 2006-09-04 | 2008-03-21 | System Fabrication Technologies Inc | 半導体記憶装置 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19991026 |