JPH1186594A - 半導体メモリ試験装置 - Google Patents

Abstract

(57)【要約】 【課題】 被試験半導体メモリの各セル毎のフェイル情
報を保持しておく従来の意味の不良解析メモリは使用せ
ず、被試験半導体メモリの行アドレス毎のフェイル数を
格納する行フェイル数格納メモリおよび列アドレス毎の
フェイル数を格納する列フェイル数格納メモリを使用し
て、ハードウェアを簡素に構成することができ、廉価な
不良救済解析装置を有する半導体メモリ試験装置を提供
する。 【解決手段】 被試験半導体メモリＭの行アドレス毎の
フェイル数を直接に格納する行フェイル数格納メモリ３
および列アドレス毎のフェイル数を直接に格納する列フ
ェイル数格納メモリ４を有する不良救済解析装置を具備
する半導体メモリ試験装置。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、半導体メモリ試
験装置に関し、特に、リダンダンシイ構造を有する半導
体メモリの不良救済解析装置を有する半導体メモリ試験
装置に関する。

【０００２】

【従来の技術】不良救済解析装置を有する半導体試験装
置による被試験半導体メモリの不良解析の従来例を図３
を参照して極く一般的に説明しておく。パターン発生器
２はタイミング発生器１の発生する基準クロックに従っ
て動作し、アドレス信号、試験パターンデータ、制御信
号を発生する。これらの信号データは波形整形器３に供
給され、ここにおいて波形整形されてから被試験半導体
メモリＭに入力される。ここで、被試験半導体メモリＭ
の波形整形されたアドレス信号により指定されたメモリ
セルに試験データが書き込まれる。次に、この被試験半
導体メモリＭの出力である論理値を読み出し、この読み
出された論理値とパターン発生器２から発生供給される
期待値データとを論理比較器４において比較し、良不良
を判定する。被試験半導体メモリＭから読み出された論
理値とパターン発生器２から発生供給される期待値デー
タとが不一致の場合、フェイルデータが出力され、これ
が不良救済解析装置５に入力される。

【０００３】ここで、半導体メモリの不良は、デコーダ
その他の不良によりデコーダに接続するメモリセルの１
行或いは１列において多数のメモリセルに不良が発生す
るライン不良と、不良のメモリセルが単独に分散して発
生するセル不良に大別することができる。そして、リダ
ンダンシイ構造を有する半導体メモリとは、不良メモリ
セルが存在する場合、この不良メモリセルと置換される
べき予備メモリセルを有すると共に不良メモリセルのア
ドレスを予備メモリセルのアドレスに変換する構成を有
する半導体メモリをいう。予備メモリセルは、行或いは
列のライン単位で置換されるので、スペアラインと称
す。不良救済とは、被試験半導体メモリの本来のメモリ
セルに不良が発生した場合、その不良メモリセルのアド
レスを捜索し、その不良メモリセルをスペアラインで置
き換えることにより当該被試験半導体メモリを良品とし
て使用することができるか否かを調べて、使用可の場合
は行或いは列の内の何れのスペアラインで置換すべきか
を解析することをいう。

【０００４】次に、図４を参照して不良救済解析装置に
よる不良救済解析のアルゴリズムを説明する。不良救済
解析装置により被試験半導体メモリＭの不良救済解析を
実施するには、メモリセルの行および列の各アドレスラ
イン上のフェイル数を知る必要がある。スペア行数は２
本あり、スペア列数は４本あるものとする。スペア行は
行側のスペアライン、スペア列は列側のスペアラインで
ある。ここで、行アドレスＲＡ１上においてｘにより示
されるフェイルが５個発生しているものとした場合、ス
ペア列により救済しようとすると、スペア列は４本しか
準備されていないので１本不足することとなり、スペア
列によっては５個のフェイルを救済することはできな
い。依って、この行アドレスラインＲＡ１はスペア行で
救済する。ライン不良とは、換言すれば、一方のスペア
ラインでしか救済することができないメモリ不良であ
る。

【０００５】図５を参照するに、列アドレスラインＣＡ
１上においてフェイルが３個発生しているものとした場
合、スペア行は２本であるのでスペア行により救済する
ことはできない。依って、この列アドレスラインＣＡ１
はスペア列により救済する。以上の通り、一方のスペア
ラインに依っては救済することはできないが、他方のス
ペアラインに依って救済することができる不良の救済を
先ず実施する。この救済は、主としてライン不良につい
て実施する。ライン不良の救済を実施してから残存した
フェイル、即ち、セル不良について救済を実施するが、
この場合はスペア行或いはスペア列の何れをも使用して
も救済することができる。この場合、考えられるすべて
の救済の組み合わせを求めるか、或いは、条件を設定し
て最適な救済解を求めることが行われる。例えば、スペ
ア行から使いきるという条件を設定して救済を実施す
る。

【０００６】ところで、従来の不良救済解析装置は不良
解析メモリを使用して不良解析を実施するが、この不良
救済解析装置は以下の２種類に大別することができる。
第１の種類の不良救済解析装置は、不良解析メモリの他
に行アドレスおよび列アドレス毎のフェイル数を格納す
るメモリを有し、被試験半導体メモリの試験中にフェイ
ル数を計数するというものである。不良解析メモリの或
るアドレスにフェイルを格納する場合、そのアドレスの
データが"０"であれば計数し、"１"であれば計数しない
という処理を行う。これは、通常のメモリ試験において
は、同一アドレスに対して数回の読み出しを行い、同一
アドレスで発生したフェイルは１回と計数する上におい
て必要な機能である。

【０００７】第１の種類の不良救済解析装置を図６を参
照して具体的に説明する。行フェイル数格納メモリ３は
行アドレス毎のライン上のフェイル数を格納するメモリ
であり、列フェイル数格納メモリ４は列アドレス毎のラ
イン上のフェイル数を格納するメモリである。行フェイ
ル数加算器３１および列フェイル数加算器４１は、フェ
イルがあった時にフェイル数をカウントアップする加算
器である。第１のＡＮＤゲート１１はフェイルがあった
時のみ不良解析メモリｍに書き込みを行うゲートであ
る。第２のＡＮＤゲート２１は不良解析メモリｍのデー
タが"０"の時のみ行フェイル数格納メモリ３、列フェイ
ル数格納メモリ４に書き込みを行うゲートである。ここ
で、ライトイネーブル信号ＷＥ１はライトイネーブル信
号ＷＥ２より遅れて印加される。

【０００８】第２の種類の不良救済解析装置は、被試験
半導体メモリの試験結果を一旦不良解析メモリに格納
し、試験終了後、不良解析メモリに格納された不良情報
を読み出して行および列毎のフェイル数を計数するもの
である。計数値はＣＰＵのメインメモリに格納され、不
良救済解析に使用される。

【０００９】

【発明が解決しようとする課題】以上の第１の種類の不
良救済解析装置は、被試験半導体メモリの試験終了後に
おいて不良解析メモリの全領域の読み出しは不要である
が、フェイル数格納メモリを２個必要とするものであ
り、それだけ不良救済解析装置のコストアップにつなが
る。

【００１０】そして、第２の種類の不良救済解析装置
は、不良解析メモリ以外の特別なハードウェアを必要と
しない利点を有する反面、不良解析メモリからデータを
読み出すのに長時間を要するという欠点を有する。これ
は、被試験半導体メモリのメモリ容量が大きくなるほど
顕著になる。また、以上の不良救済解析装置は何れも不
良解析メモリを必要とするものである。この場合、被試
験半導体メモリのメモリ容量が増大すると、それに対応
する大きなメモリ容量の不良解析メモリを準備する必要
に迫られ、これも不良救済解析装置のコストの上昇をも
たらす。

【００１１】この発明は、ハードウェアを簡素に構成し
て上述の問題を解消した廉価な不良救済解析装置を有す
る半導体メモリ試験装置を提供するものである。

【００１２】

【課題を解決するための手段】

請求項１：被試験半導体メモリＭの行アドレス毎のフェ
イル数を直接に格納する行フェイル数格納メモリ３およ
び列アドレス毎のフェイル数を直接に格納する列フェイ
ル数格納メモリ４を有する不良救済解析装置を具備する
半導体メモリ試験装置を構成した。

【００１３】そして、請求項２：請求項１に記載される
半導体メモリ試験装置において、パターン発生器から供
給されるアドレスの内から行アドレスを選択して行フェ
イル数格納メモリ３に供給する行アドレスセレクタ５お
よび列アドレスを選択してこれを列フェイル数格納メモ
リ４に供給する列アドレスセレクタ６を具備し、行フェ
イル数格納メモリ３から読み出した行フェイル数に＋１
した加算結果を出力する行フェイル数加算器３１および
列フェイル数格納メモリ４から読み出した列フェイル数
に＋１した加算結果を出力する列フェイル数加算器４１
を具備し、行フェイル数のリミット値を格納する行リミ
ット値レジスタ３２および列フェイル数のリミット値を
格納する列リミット値レジスタ４２を具備し、行フェイ
ル数加算器３１の出力と行リミット値レジスタ３２の行
リミット値を比較する行フェイル数比較器３３および列
フェイル数加算器４１の出力と列リミット値レジスタ４
２の列リミット値を比較するフェイル数比較器４３を具
備し、行フェイル数加算器３１の出力および行フェイル
数比較器３３の出力を行フェイル数格納メモリ３に入力
し、列フェイル数加算器４１の出力および列フェイル数
比較器４３の出力を列フェイル数格納メモリ４に入力す
る半導体メモリ試験装置を構成した。

【００１４】また、請求項３：請求項２に記載される半
導体メモリ試験装置において、フェイル数のリミット値
を（スペア列の本数）×（１アドレスの読み出し回数）
に設定した半導体メモリ試験装置を構成した。

【００１５】

【発明の実施の形態】この発明の実施の形態を図１およ
び図２を参照して、特に、行側の回路について説明す
る。なお、列側の回路については、行側の回路と対比し
て同様に説明することができるのでその説明を省略す
る。図１および図２において、行アドレスセレクタ５
は、パターン発生器から供給されるアドレス信号の内か
ら被試験半導体メモリＭの行アドレスを選択するセレク
タである。

【００１６】行フェイル数格納メモリ３は行アドレス毎
のフェイル数を格納するメモリである。この行フェイル
数格納メモリ３は、フェイル信号が入力ＡＮＤゲート７
を介して入力される度び毎に、読み出しデータを行フェ
イル数加算器３１に出力すると共に、行フェイル数加算
器３１の出力データと行フェイル数比較器３３の出力デ
ータとが書き込まれる動作が実行される。行フェイル数
格納メモリ３は（ｍ＋ｌ）ビットのデータ幅を有してお
り、被試験半導体メモリＭの行アドレス範囲と同等か或
いはそれ以上のアドレス範囲を有する。アドレス範囲ｍ
は、１行のフェイル数を何個まで計数するかにより決定
される。また、＋１ビットは、行フェイル数比較器３３
の出力データであるフラグを書き込むビットである。

【００１７】行フェイル数加算器３１は、行フェイル数
格納メモリ３から入力された読みだしデータに＋１した
データを出力する。この加算器３１は、行フェイル数格
納メモリ３に書き込みが行われたか否かに関わりなくメ
モリ３の現在のデータを読み出してこのデータに"１"を
加算し、加算結果をメモリ３に帰還入力する。なお、こ
れら行フェイル数格納メモリ３および行フェイル数加算
器３１の動作については後で具体的に説明される。

【００１８】行フェイル数リミット値レジスタ３２は、
行フェイルのリミット値を格納するレジスタである。後
で図２を参照して具体的数値的に説明されるが、ここに
おいては「（スペア列の本数）×（１アドレスの読み出
し回数）」を設定する。これは、従来例の説明における
一方のスペアラインでしか救済することができないライ
ン不良の検出をすることに対応する。この発明において
は、被試験半導体メモリＭのビット毎の不良情報を保持
することはできないので、同一のアドレスで２回フェイ
ルするとフェイル２と計数することになる。そこで、リ
ミット値として（スペア列の本数）×（１アドレスの読
み出し回数）を設定する。

【００１９】行フェイル数比較器３３は、行フェイル数
加算器３１の出力と行フェイル数リミット値レジスタ３
２のリミット値を比較して、行フェイル数加算器３１の
出力の方が大きくなった時、"１"を出力してフラグ１を
立て、それ以降は"０"を出力する。被試験半導体メモリ
Ｍは複数ビットのデータ数を有するのが普通であるの
で、以上の回路を被試験半導体メモリＭのデータ数分有
することになる。

【００２０】図２に示される被試験半導体メモリＭは８
行×８列のメモリセルを有する例である。被試験半導体
メモリＭのデータ読み出しは１アドレスについて２回と
し、スペア行２本、スペア列２本とする。この場合、行
フェイル数リミット値レジスタ３２に（２本×２回）＝
４を設定し、列フェイル数リミット値レジスタ４２にも
（２本×２回）＝４を設定する。行アドレス１において
は、フェイル数が１６であり、リミット値４を超えてい
るのでフラグビットに"１"がセットされる。また、列ア
ドレス５においては、フェイル数が１６であり、リミッ
ト値４を超えているので、フラグビットに"１"がセット
される。その他のアドレスにおいては、フェイル数がリ
ミット値を超えないのでフラグビットは"０"のままであ
る。

【００２１】試験終了後、行フェイル数格納メモリ３お
よび列フェイル数格納メモリ４のフラグビットを読み出
すことにより、ライン不良のアドレスを知ることができ
る。ここで、図１の不良救済解析装置の動作を図２のフ
ェイル発生状況を参照して具体的に説明する。先ず、行
フェイル数格納メモリ３は試験開始に先だって全アドレ
スのメモリセルをクリアしておく。

【００２２】１回目の０行アドレスの試験を開始する。 被試験半導体メモリＭのアドレスを行、列の順に表
記するものとして、アドレス（０、０）を指定した時、
試験結果はパスであるのでフェイルは"０"であり、入力
ＡＮＤゲート７のフェイル入力は"０"であるので、入力
ＡＮＤゲート７の出力は"０"である。従って、行フェイ
ル数格納メモリ３はＷＥ入力端子の入力が"０"であると
ころからライトイネーブルとされていない。次に、行フ
ェイル数加算器３１は、クリアされたデータである"０"
を行フェイル数格納メモリ３から読み出してこれを入力
する。行フェイル数加算器３１はこの読みだしデータ"
０"に"１"を加算し、加算結果である"１"を行フェイル
数格納メモリ３に入力データとし帰還供給する。しか
し、上述した通り、行フェイル数格納メモリ３はライト
イネーブルとされてはいないので、この入力データ"１"
を格納しない。従って、行フェイル数格納メモリ３の記
憶内容は"０"のまま変化しない。

【００２３】次いで、アドレス（０、１）を指定した時
は、フェイルは"０"であるので、アドレス（０、０）の
場合と同様に、行フェイル数格納メモリ３の記憶内容
は"０"のまま変化しない。引き続いて、アドレス（０、
２）、アドレス（０、３）、アドレス（０、４）を順次
に指定した時も、フェイル入力は"０"であるので行フェ
イル数格納メモリ３の記憶内容は"０"のまま変化しな
い。

【００２４】 アドレス（０、５）を指定した時、試
験結果はフェイルであるのでフェイルは"１"である。フ
ェイルが"１"である場合、図１において入力ＡＮＤゲー
ト７は行フェイル数格納メモリ３のＷＥ入力端子に"１"
を出力し、行フェイル数格納メモリ３はライトイネーブ
ルとされる。この時、行フェイル数加算器３１が行フェ
イル数格納メモリから読み出した出力は"０"であり、こ
れに"１"を加算した結果である"１"を行フェイル数格納
メモリ３に入力データとし帰還供給する。ところで、行
フェイル数格納メモリ３はライトイネーブルとされてい
るので、帰還供給された入力データ"１"を格納する。従
って、行フェイル数格納メモリ３の記憶内容は"０"か
ら"１"に書き換えられることになる。

【００２５】アドレス（０、６）、アドレス（０、７）
を指定した時、行フェイル数格納メモリ３の記憶内容
は"１"であり、フェイル入力は"０"であるので行フェイ
ル数格納メモリ３の記憶内容は"１"から"２"に書き換え
られない。ここから、０行アドレスの２回目の試験を開
始する。アドレス（０、０）ないしアドレス（０、４）
を指定した時、何れもフェイルは"０"、行フェイル数格
納メモリ３の記憶内容は"１"であり、行フェイル数格納
メモリ３の記憶内容は"２"のまま書き換えられない。

【００２６】 アドレス（０、５）を２回目に指定し
た時、このときも再びフェイルが発生するので、行フェ
イル数格納メモリ３の記憶内容の書き換えが行われる。
行フェイル数加算器３１が行フェイル数格納メモリ３か
ら読み出した出力は"１"であり、これに"１"を加算した
結果である"２"を行フェイル数格納メモリ３に入力デー
タとし帰還供給し、行フェイル数格納メモリ３にはこ
の"２"が格納される。結局、行フェイル数格納メモリ３
の記憶内容は"１"から"２"に書き換えられるに到る。

【００２７】引き続いて、アドレス（０、６）、アドレ
ス（０、７）を指定した時、フェイル入力は"０"である
ので行フェイル数格納メモリ３の記憶内容は"２"のまま
書き換えられない。以上の通り、０行アドレスの２回の
試験の終了後、行フェイル数格納メモリ３のフェイル数
格納ｍビット領域には"２"というデータが書き込まれ記
憶されていることになる。ここで、行フェイル数加算器
３１から出力される"２"は行フェイル数リミット値レジ
スタ３２のリミット値４と比較して大きくないので、行
フェイル数比較器３３はフラグ１を立てず、"０"を出力
する。行フェイル数比較器３３の出力する"０"はフェイ
ル数格納領域に格納される行フェイル数加算器３１から
出力される"２"に対応して格納される。

【００２８】

【発明の効果】以上の通りであって、この発明に依れ
ば、被試験半導体メモリの各セル毎のフェイル情報を保
持しておく従来の意味の不良解析メモリは使用しない。
その代わりに、被試験半導体メモリの行アドレス毎のフ
ェイル数を格納する行フェイル数格納メモリおよび列ア
ドレス毎のフェイル数を格納する列フェイル数格納メモ
リを使用するが、これらのメモリ容量は極く小さく、そ
して、被試験半導体メモリのメモリ容量に応じてメモリ
容量を増加する必要はない。それだけ、ハードウェアを
簡素に構成することができ、廉価な不良救済解析装置を
有する半導体メモリ試験装置を提供することができる。

【００２９】そして、フェイル数のリミット値を（スペ
ア列の本数）×（１アドレスの読み出し回数）に設定す
ることによりライン不良の判別を容易にし、不良救済解
析を効率的に実施することができる。

【図面の簡単な説明】

【図１】実施例を説明するブロック図。

【図２】実施例の動作を説明する図。

【図３】不良解析の従来例を説明する図。

【図４】不良救済解析のアルゴリズムを説明する図。

【図５】不良救済解析のアルゴリズムを説明する図。

【図６】不良救済解析装置の従来例を説明する図。

【符号の説明】

３ 行フェイル数格納メモリ ３１ 行フェイル数加算器 ３２ 行フェイル数リミット値レジスタ ３３ 行フェイル数比較器 ４ 列フェイル数格納メモリ ４１ 列フェイル数加算器 ４２ 列フェイル数リミット値レジスタ ４３ 列フェイル数比較器 ５ 行アドレスセレクタ ６ 列アドレスセレクタ ７ 入力ＡＮＤゲート Ｍ 被試験半導体メモリ

Claims (3)

【特許請求の範囲】
1. 【請求項１】 被試験半導体メモリの行アドレス毎のフ
   ェイル数を直接に格納する行フェイル数格納メモリおよ
   び列アドレス毎のフェイル数を直接に格納する列フェイ
   ル数格納メモリを有する不良救済解析装置を具備するこ
   とを特徴とする半導体メモリ試験装置。
2. 【請求項２】 請求項１に記載される半導体メモリ試験
   装置において、 パターン発生器から供給されるアドレスの内から行アド
   レスを選択してこれを行フェイル数格納メモリに供給す
   る行アドレスセレクタおよび列アドレスを選択してこれ
   を列フェイル数格納メモリに供給する列アドレスセレク
   タを具備し、 行フェイル数格納メモリから読み出した行フェイル数に
   ＋１した加算結果を出力する行フェイル数加算器および
   列フェイル数格納メモリから読み出した列フェイル数に
   ＋１した加算結果を出力する列フェイル数加算器を具備
   し、 行フェイル数のリミット値を格納する行リミット値レジ
   スタおよび列フェイル数のリミット値を格納する列リミ
   ット値レジスタを具備し、 行フェイル数加算器の出力と行リミット値レジスタの行
   リミット値を比較する行フェイル数比較器および列フェ
   イル数加算器の出力と列リミット値レジスタの列リミッ
   ト値を比較するフェイル数比較器を具備し、 行フェイル数加算器の出力および行フェイル数比較器の
   出力を行フェイル数格納メモリに入力し、列フェイル数
   加算器の出力および列フェイル数比較器の出力を列フェ
   イル数格納メモリに入力することを特徴とする半導体メ
   モリ試験装置。
3. 【請求項３】 請求項２に記載される半導体メモリ試験
   装置において、 フェイル数のリミット値を、（スペア列の本数）×（１
   アドレスの読み出し回数）に設定したことを特徴とする
   半導体メモリ試験装置。