JPS588005B2 - 自己検査読み出し・書き込み回路 - Google Patents

Description

【発明の詳細な説明】 本発明は制御回路を複数個の周辺回路に相互接続する自
己検査読み出し・書き込み回路に関する。

該回路は、制御回路に接続された入力と、周辺回路に接
続された出力を有し、制御回路からのアドレス信号に応
動して駆動信号を発生して複数個の周辺回路を作動させ
るデマルチプレクサと、アドレス信号に応動してハリテ
イ信号を発生するパリテイ検査回路と、複数個の入力と
１つの出力を有する読み出しマルチプレクサとを含み、
上記周辺回路は、各周辺回路の状態を表示する端子を含
んでいる。

多くの実時間システムでは、多数の周辺回路が中央制御
回路（これはしばしば蓄積プログラム処理装置である。

）の制御下で動作する必要がある。周辺回路を制御する
１つの方法は各周辺回路を中央制御装置に直接接続する
方法である。

周辺回路の数か多くなると、この直接接続法はしばしば
非現実的なものとなり、中央制御装置の能力を有効に使
用するために出て行くコマンド信号と到来するデータを
時分割多重化する必要が出てくる。

到来するデータと出て行く制御信号を多重化するジョブ
はインタフェース用読み出し・書き込み回路によって実
行できる。

中央制御装置は、周辺回路の１つをユニークに指定する
インタフェース回路を提供する。

制御回路が周辺回路に対し何らかの操作をしたい場合に
は、データ・コマンドがまたインタフエース回路に送出
される。

インタフェース回路はアドレスと提供されたデータとを
用いて信号を形成し、次にこの信号は指定された周辺装
置に送出される。

同様に、中央制御装置か周辺装置の状態を知りたい場合
には、中央制御装置はアドレス・コードと読み出しコマ
ンドをインタフェース回路に提供し、それによって指定
された周辺装置が中央制御装置情報母線に一時的に接続
される。

上述の如きインタフェース装置はコンピュータおよび通
信交換技術にあっては周知である。

しかし、インタフェース装置か制御装置と周辺回路の間
に設置されると、システムの信頼性は低下する。

何故ならば、インタフェース装置自体が内部障害を生ず
る可能性があるからである。

信頼性を向上させるため、内部障害を検出すべくインタ
フェース装置に保守動作を実行させることが一般に行な
われるようになった。

従来技術にあっては、例えば周辺装置の状態を読み出し
て制御回路に送出する読み出しマルチプレクサに対し保
守検査を実行するため、マルチプレクサに対する入力は
周辺装置から切り離され、既知の状態のデータ源に接続
される。

次にマルチブレクサはすべての状態をとるよう変化せら
れ、出力を既知のデータ入力と比較して内部障害を検出
する。

このような回路障害の検査法は、マルチプレクサの内部
回路すべてを検査できるという点で効果的である。

しかし、回路の通常動作を停止して、保守動作を実行す
る必要がある。

したがって、回路を動作状態にしたまま内部回路の障害
を検査し得る読み出し・書き込み回路が望まれる。

この問題は次のような本発明により解決される。

すなわち本発明の自己検査読み出し・書き込み回路にお
いて、マルチプレクサの各入力は復号器の出力および周
辺回路端子に選択的に接続可能であり、該マルチプレク
サはアドレス信号および入力からの信号に応動して出力
信号を発生し、読み出し・書き込み回路は更に、マルチ
プレクサの出力およびパリテイ検査回路および制御回路
に接続された誤り制御回路を含み、該誤り制御回路はパ
リテイ信号の１つおよびマルチプレクサの出力信号およ
び制御回路からの信号に応動して制御回路に障害表示信
号を発生し、それによって読み出し・書き込み回路の障
害を検査する。

上述および他の目的は本発明の原理によれば、自己検査
読み出し・書き込み回路が中央制御回路と複数涸の周辺
装置のインタフェースを行なう図示の実施例により達成
される。

読み出し・書き込み回路は、中央制御装置からアドレス
およびデータ・コマンドを受信し、駆動信号を発生して
周辺回路のリレーを動作させる駆動信号復号アドレス・
デマルチプレクサを含んでいる。

該読み出し・書き込み回路はまた、周辺回路の走査点か
ら入力を受信し、これら入力をアドレス信号の制御の下
で制御回路に送出する読み出し−ルチプレクサを含んで
いる。

自己検査機能は、偶数パリティ番号に相応するマルチプ
レクサ入力を駆動信号復号器の出力から接続することに
より実現される。

奇数パリテイ番号に相応するマルチプレクサ入力は周辺
装置からの被走査入力に接続されている。

駆動復号器の出力は「既知」である。

何故ならば、それらは中央制御装置から受信されたアド
レスおよびデータ信号により決定されるからである。

それに対し被走査点の状態は「未知」である。

何故ならば、それらは周辺装置の状態に依存するからで
ある。

このようにして、偶数パリテイを有するアドレスかマル
チプレクサに提供されるとき、駆動信号復号器からの入
力、すなわち「既知」の入力はマルチプレクサの出力に
接続される。

「既知」信号は周辺回路を制御すべく書き込み動作時
に使用された駆動信号を用いることができる。

奇数パリテイ・アドレスがマルチプレクサに提供される
とき、走査点からの入力、すなわち「未知」入力はマル
チプレクサ内の動作によりマルチプレクサの出力に接続
される。

マルチプレクサ・アドレス導線上のハリテイ検査回路は
、受信したアドレスが，奇数パリテイを有するか、偶数
パリテイを有するかを検出する。

検出されたパリテイが偶数であると、マルチプレクサの
出力は「既知」のデータ入力と比較され、それによって
保守検査を遂行する。

マルチプレクサ・アドレス回路に単一のハードウエア障
害が生じると３つの障害モードの内のいずれかが生じる
。

すなわち可能なアドレス・コードのあるものがマルチプ
レクサ・アドレス入力に現われるとき、（ａ）偶数パリ
テイおよび奇数パリテイ入力が同時に出力に接続される
か、（ｂ奇数パリテイ入力が偶数パリティ入力の代りに
接続されるか、（ｃ）出力には信号が現われないかのい
ずれかとなる。

マルチプレクサの出力を「既知」のデータ入力と継続的
に比較すると、もし回路に３つの障害モードの内の１つ
が生じている場合には不一致が生じることになる。

この不一致はマルチプレクサ回路の障害を表示すること
になる。

アドレス導線上のパリテイ検査回路が奇数パリテイ・ア
ドレスを検出すると、マルチプレクサ出力は正常モード
の動作を行なうべく制御回路に送出される。

このようにして、回路の正常動作時にマルチプレクサが
すべてのアドレス状態を経過すると、保守検査は平常走
査動作とインタリーブしながら実行され、回路を動作状
態にしたままでその回路自体に対して誤り検査を行なう
ことができる。

特に、保守検査は回路が書き込み動作を実行する毎に実
行され得る。

第１図は典型的な制御回路を示すものであり、制御回路
１は複数個の周辺回路（但し周辺回路３のみを示してあ
る）を制御し、それらから情報を受信する。

制御回路１は読み出し・書き込み回路２によって周辺回
路３とインターフエイスされており、該読み出し・書き
込み回路は、例えばリレー３１の如き周辺回路３中のリ
レーによって周辺回路３を制御する。

リレー３１は制御回路１の制御の下で動作する読み出し
・書き込み回路２の発生するコマンドにより動作する。

詳細に述べると、制御回路１はデータおよびアドレス信
号をデータおよびアドレス復号ユニット又はデマルチブ
レクサ２１に提供する。

この到来信号に応動して、デマルチプレクサ２１はその
出力導線２１１のうちの１本に信号を発生する。

各出力導線２１１はドライバ２４の如きドライバを介し
てリレー３１の如き単一のリレーに接続されている。

更に、制御回路１は接点３２（これは回路３中の図示し
ない監視回路の制御の下で開閉する）により周辺回路３
から状態情報を受信する。

接点３２の状態は制御回路１によって提供されるアドレ
スおよび読み出しコマンド信号の制御の下で読み出し回
路２３により走査される。

周辺回路の接点の状態は制御回路情報母線１０上に多重
化され、制御回路１に送られる。

読み出し・書き込み回路２はアドレスデマルチプレクサ
２１および読み出し回路２３中の回路内素子の障害を自
己検査するように設計すると有利である。

自己検査機能は以下に述べる仕方でデマルチプレクサ２
１の出力２１１を複数本の導線（ここでは２１２のみを
示す）によって読み出し回路２３の入力に接続すること
により実現される。

更に、ハリテイ・チェック回路２２が設げられており、
アドレス導線２１３Ａ上のパリテイを決定し、以下で述
べる如く誤り制御回路２２１および母線１０を介して制
御回路１に情報を送信することを制御する。

第２図は読み出し・書き込み回路２を更に詳細に示すも
のである。

読み出し・書き込み回路２は導線２１３Ａ，２１３Ｂお
よび２１３Ｃにより制御回路１からコマンドを受信する
。

これらコマンドはアドレス・デマルチプレクサ２１およ
び読み出しマルチプレクサ２３を制御するのに用いられ
る。

デマルチプレクサ２１は、１つのデータ入力とアドレス
入力に現われるアドレス信号の制御の下で選択可能な複
数個の出力を有する周知の回路である。

デマルチプレクサ２１のアドレス入力に２進アドレス信
号か現われるとき、相応する１０進数の番号を付された
出力が選択される。

読み出しマルチプレクサ２３はデマルチプレクサ２１と
類似の周如の回路である。

マルチプレクサ２３はアドレス入力２１３に現われるア
ドレス信号の制御の下で単一の出力２３２に選択的に接
続可能な複数個の入力０〜１５を有している。

アドレス入力２１３上に２進数か現われるとき、相応す
る１０進数の付された入力Ｏ〜１５の１つが選択される
。

選択された入力信号は、高レベル信号が読み出し作動導
線上に加えられているとき、反転された出力信号を発生
する。

デマルチプレクサ２１はラツチ２１Ａの状態を制御する
。

ラツチ２１Ａの出力は、上述の如くドライバ２４によつ
て周辺回路（第２図には示してない）中のリレーを動作
させる。

ラツチ２１Ａの出力はまた、読み出しマルチプレクサ２
３の入力にも接続されている。

以下で詳細に述べる如く、この接続により、回路が動作
している間、読み出しマルチプレクサ２３のアドレス回
路をチェックするのに用いられている「既知の」入力の
組を提供することにより、回路の自己検査を可能とする
。

詳細に述べると、ラツチ２１Ａの出力２１１は偶数パリ
テイを有する２進数に相応するマルチプレクサ２３の入
力に接続されている。

このようにして、ラツチ２１Ａの出力はマルチプレクサ
入力０，３，５，６，９，１０．１２および１５に接続
されている。

マルチプレクサ２３の他の入力は以下で述べる如く導線
２１４により走査点（第２図には示さない）に接続され
ている。

詳細に述べると、第２図に示す読み出し・書き込み回路
は走査導線２１４およびドライバ２４の出力２１５によ
って周辺回路とのインタフェースを行なっている。

走査導線２１４は周辺回路（例えば第１図の回路３）か
ら読み出しマルチプレクサ２３への情報を担っており、
アドレス導線２１３Ａ上に現われるアドレス信号の制御
の下で中央制御装置に該情報を送出する。

導線２１４は奇数パリテイを有する２進数、すなわち１
，２，４，７，８，ＩＬ １３および１４に相応する
マルチプレクサ入力に接続されている。

この接続は、以下で述べる如く走査導線を切り離すこと
なく読み出し・書き込み回路の自己検査機能を実行させ
るために必要である。

読み出し・書き込み回路２はまた、誤り制御回路２２１
により、制御回路１に誤り検査情報および周辺回路の状
態に関する情報を提供する。

詳細に述べると、読み出しマルチプレクサ２３の出力は
回路２２１中のＡＮＤゲート２６および２７に接続され
ている。

これらＡＮＤゲートはパリテイ検査回路２２およびイン
バータ２５によって制御され、その出力を母線１０を介
して中央制御装置中の誤り検査回路（図示せず）に送る
か、または中央制御装置１に接続されて情報母線１０に
送出する。

ゲート２６および２７の出力に現われる信号は一時的に
フリツプフロツプ２８および２９Ｋそれぞれ記憶される
。

フリツプフロツプ２８の出力は排他的ＮＯＲゲート２１
０によってデータ入力２１３Ｂと比較される。

排他的ＮＯＲゲート２１０の発生した比較信号は、以下
で説明するように読み出しおよび書き込み回路の内部に
障害が生じたことを指示するのに使用される。

このようにして、排他的ＮＯＲゲート２１０の出力は通
常中央制御装置中にある誤り検査モニタ回路（図示せず
）に送出される。

同様に、ＡＮＤゲート２７の出力に現われる信号は、中
央制御装置１に信号を送出するのに備えるべくフリツプ
フロツプ２９中に記憶される。

第２図に示す本発明の読み出し・書き込み回路の動作は
３つの基本モード、すなわち書き込みモード、読み出し
モードおよび誤り検査モードの各各における回路の動作
を述べることにより完全に理解されよう。

まず、書き込みモードについて述べる。

書き込み動作を開始するために、制御回路１は制御され
るべき周辺回路のアドレスをアドレス導線２１３Ａ上に
加える。

第２図には８つの回路しか存在しないから、アドレス信
号は導線２１３ＡのＢ，Ｃ，Ｄ上に加えられる。

誤り検査および読み出しモードに対して用いられる導線
Ａは、書き込みモードには用いられない。

更に制御回路１は周辺回路に書き込むべきデータを導線
２１３Ｂ上に加える。

導線２１３Ｂおよび２１３Ａ上に現われるデータおよび
アドレス信号に応動して、アドレス・デマルチプレクサ
２１はデータ信号に相応する信号をその出力導線Ｏ〜７
０１本に加える。

信号はラツノチ２１Ａ中に記憶されており、適当なドラ
イバノ２４０１つを介して導線２１５により周辺回路の
うちの１つの回路中の選択されたリレーに送出される。

次に読み出しモードについて述べる。

読み出し動作を開始させるため、制御回路１は適当なア
ドレス信号をアドレス導線２１３Ａ上に加える。

読み出すべき適当な接点を選択するアドレスはアドレス
導線２１３Ａの導線Ｂ，ＣおよびＤ上に加えられる。

導線Ａ上の信号は制御回路１によって選択制御され、ア
ドレス導線２１３Ａ全体に対するパリテイは奇数パリテ
イとなる。

以下で述べるように、奇数パリテイ・アドレス信号は読
み出し動作を生じさせ、走査された信号は制御回路に送
出されるのに対し、偶数パリテイ信号は回路を誤り検査
モードとする。

更に、制御回路１は高レベル信号を読み出し動作導線
２１３Ｃに加え、この高レベル信号によって読み出しマ
ルチプレクサ２３はその入力の（反転された）１つをそ
の出力に接続する。

導線 ２１３Ａ上に現われるアドレス信号は読み出し
動作時には奇数パリティを有しているから、読み出しマ
ルチプレクサ２３の入力０〜１５のうちの選択された入
力は奇数パリテイを有する２進数に相応する。

従って、番号１，２，４，７，８，１１、１３または１
４を有する入力導線の１本が導線２１３Ａ上のアドレス
信号により選択される。

これらマルチプレクサ入力は導線２１４により周辺回路
中の（例えば第１図の接点３２の如き）接点に接続され
ている。

このようにして、選択された走査接点の状態を表示する
信号は読み出しマルチプレクサ２３の出力に現われる。

この信号はＮＡＮＤゲート２６およびＡＮＤゲート２７
の入力に加えられる。

ＮＡＮＤゲート２６およびＡＮＤゲート２７はパリテイ
検査回路２２によって制御されている。

パリテイ検査回路２２はアドレス導線２１３Ａ上の奇数
パリテイ信号に応動じｅり出力に低レベル信号を提供す
る。

パリテイ検査回路２２の出力の低レベル信号はＮＡＮＤ
ゲート２６を禁止し、誤り検査比較を行なわないように
する。

更に、パリティ検査回路２２により発生された低レベル
信号はインバータ２５により反転され、高レベル信号と
してＡＮＤゲート２７に加えられ、該ゲートを作動させ
る。

作動せられたＡＮＤゲート２７は読み出しマルチプレク
サ２３の出力に現われる信号をフリツプフロツプ２９に
加える。

フリツプフロツプ２９は読み出しマルチプレクサ２３の
出力信号を記憶し、情報母線１０（第１図）を介して該
信号を制御回路１に送出する準備を整える。

次に誤り検査モードについて述べる。

誤り検査モード時の読み出し・書き込み回路２の動作は
、読み出しモードの動作と類似している。

しかし、回路を誤り検査モードとするため、制御回路１
はアドレス信号を導１２１ ３Ａに加えるが、アドレス
信号のパリテイが偶数となるよう導線Ａを制御する。

制御回路１はまた読み出し作動導線２１３ｃに高レベル
信号を加え、読み出し動作時と同様にマルチプレクサ２
３を作動させる。

アドレス入力に現われる偶数パリティ・アドレス信号に
応動して、読み出しマルチプレクサ２３は偶数パリテイ
番号（入力０，３，５，６，９，１０，１２および１５
）に相応する入力の１つをその出力に接続する。

第２図に示すごとく、読み出しマルチプレクサ２３の偶
数パリテイ入力は、ラッチ２１Ａの出力に接続されてい
る。

ラッチ２１Ａは同時にまたアドレス・デマルチプレクサ
２１（これは導線２１３Ａ上のアドレス信号により制御
されている）５から信号を受信する。

その入力におけるデータおよびアドレス信号に応動して
、デマルチプレクサ２１はその出力の１つを選択し、導
線２１３Ｂ上に現われるデータ信号に従ってその選択さ
れた出力上に信号を発生する。

デマルチプレクサ２１の出力はラツチ２１Ａを介して読
み出しマルチプレクサ２３の入力に接続されているから
、デマルチプレクサ２１によりアドレスおよびデータ信
号に応動して発生される信号は、導線２１３Ａ上に現わ
れるアドレス信号によって選択される読み出しマルチプ
レクサ２３の入力に接続されている。

詳細に述べると、アドレス導線２１３Ａの導線Ｂ，Ｃお
よびＤはアドレス・デマルチプレクサ２１に接続されて
おり、アドレス導線２１３Ａの導線Ａ，Ｂ，ＣおよびＤ
は読み出しマルチプレク５サ２３に接続されている。

更に、読み出しマルチプレクサ２３の内部アドレス回路
は、導線２１ ３Ａの導線Ａが２進アドレスの最下位桁
に相応し、導線Ｄか最下位桁に相応するように作られて
いる。

これにより、デマルチプレクサ２１の選択された出力が
マルチプレクサ２３の選択された入力に相応することが
保証される。

例えば、２進アドレス０１０が制御回路１により導線Ｄ
，Ｃ，Ｂ上にそれぞれ加えられるものと仮定する これ
は１０進数の２に相応し、従ってデマルチプレクサ２１
はその出力導線２を選択し、その上に導線２１３Ｂ上に
現われるデータ信号を加える。

読み出し・書き込み回路を誤り検査モードとするため、
導線Ａ，Ｂ，ＣおよびＤのパリテイは上述のごとく偶数
でなければならない。

このようにして、制御回路１は導線Ａに１を与えねばな
らない。

２進アドレス０１０１が導線２１３ＡのＤ，Ｃ，Ｂおよ
びＡによりマルチプレクサ２３に加えられるとき、マル
チプレクサはその入力５（これは０１０１の１０進表現
に相応）を選択する。

デマルチプレクサ ２１の出力２はマルチプレクサ２３
の入力５に接続される。

従って、導線２１３Ｂ上に現われるデータ信号はデマル
チプレクサ２１、ラッチ２１Ａおよび読み出しマルチプ
レクサ２３を通し読み出しマルチプレクサ２３の出力に
加えられる。

同様な接続かすべての他の２進アドレスに対して形成さ
れている。

マルチプレクサ２３の出力に現われるデータ信号はゲー
ト２６および２７に加えられる。

これらのゲートはパリテイ検査回路２２により制御され
る。

パリテイ検査回路２２は、導線２１３Ａ上に現われる偶
数パリテイ・アドレス信号に応動してその出力に高レベ
ルを発生する。

この高レベル信号はインバータ２５により反転され、低
レベル信号としてＡＮＤゲート２７に加えられ、該ゲー
トを禁止し、読み出しマルチプレクサ２３の出力が制御
回路１に送出されないようにする。

パリテイ検査回路２２の出力における高レベル信号は、
ＮＡＮＤゲート２６を作動させ、該ゲートは読み出しマ
ルチプレクサ２３の出力をフリツプ・フロツプ２８に送
出する。

フリツプ・フロツプ２８は読み出しマルチプレクサ２３
の出力の信号を記憶し、該信号を排他的ＮＯＲゲート２
１０の１つの入力に信号を加える。

排他的ＮＯＲゲート２１０の他の入力はデータ入力導線
２１３Ｂに接続されている。

このようにして 読み出し回路、特に読み出しマルチプ
レクサ２３が正しく動作しているならば、排他的ＮＯＲ
ゲート２１０の入力の２つの信号は同じはずである。

その入力の各々の信号が同じであることに応動して、排
他的ＮＯＲゲート２１０は高レベル信号を発生し、該高
レベル信号は制御回路１に送られ一読み出し・書き込み
回路２の回路動作が適正であることを表示する。

しかし、デマルチプレクサ２１またはラッチ２１Ａに回
路障害が生じると、読み出しマルチプレクサ２３の出力
に不適正な信号が現われ、その結果排他的ＮＯＲゲート
２１０の入力は異なることになる。

その結果排他的ＮＯＲゲート２１０は低レベル信号を発
生し、該信号は誤り状態を指示するべく制御回路１に送
出される。

デマルチプレクサ２１およびラツチ２１Ａの内部回路を
検査することに加えて本発明の読み出し・書き込み回路
は、回路の書き込み動作期間中における読み出しマルチ
プレクサ２３の内部回路の単一素子障害の誤り検査も行
なうことができるようになっている。

詳細に述べると、以下で述べるように、読み出しマルチ
プレクサ２３のアドレス回路に障害が生じるとマルチプ
レクサ回路は次の３つの障害モードのいずれかのモード
をとる。

（ａ） 特定のアドレスかアドレス入力に現われると
き、偶数および奇数パリテイ番号に相応する２つの入力
導線のＯＲをとり出力に現われる。

（ｂ） 特定のアドレスがアドレス入力に現われると
き、出力に信号か現われない。

（Ｃ） 特定のアドレスがアドレス入力に現われると
き、一万のパリテイの番号に相応する入力が他方のパリ
テイの番号に相応する入力の代りに選択される。

例えば、本発明に従い有利に用いられている図示の特定
の一ルチプレクサ回路は複数個の信号ゲート（その各々
はマルチプレクサの各入力に相応する）より成る。

各信号ゲートは読み出し作動導線からの入力と、相応す
るマルチプレクサ入力からの入力を受信する。

信号ゲートは更に、アドレス復号回路（これはアドレス
信号に対して作用するインバータおよびバツファより成
る）から入力を受信するアドレス復号回路は復号回路中
の信号ゲートに接続されている。

従って、アドレス信号および読み出し作動信号が存在す
るとき、１つの信号ゲートの入力はすべて開かれ、相応
するマルチプレクサ入力の信号は開かれたゲートを通過
する。

すべての信号ゲートの出力のＯＲをとり、開かれた信号
ゲートの出力はマルチプレクサの出力に加えられる。

直接回路を解析するか、または当業者に周知の他の手法
により、アドレス復号回路中のインバータの１つか障害
を起すと、その結果としてマルチプレクサ回路が正しく
動作しているときには作動されない信号ゲートが作動さ
れることが示される。

詳細に述べると、可能なアドレス・コードのあるものが
アドレス入力に現われるとき、２つの信号ゲートが作動
されるか、またはどの信号ゲートも作動されないか、ま
たは正常なゲートとは異なるゲートが作動される。

更に直接的な回路解析により、逆のパリテイを有する入
力に相応するゲートが存在することが示され、それによ
り上述の３つの障害モードか生じる。

図示の実施例では、偶数パリティ入力はラッチ２１Ａを
介してデマルチプレクサ２１の出力に接続されており、
従ってこれら入力に現われる信号は「既知」である。

何故なら、これら信号は導線２１３Ａおよび２１３Ｂ上
の信号により決定され、該導線上の信号は書き込み動作
期間中に制御回路１によって発生されるものだからであ
る。

読み出しマルチプレクサ２３の奇数パリティ入力に現わ
れる信号は「未知」である。

何故なら、これら信号は周辺回路中の走査接点の状態に
よって決定されるからである。

このようにして、読み出しマルチプレクサ２３のアドレ
ス回路の障害は、既知および未知信号のＯＲをとって読
み出しマルチプレクサ２３の出力に発生するか、既知信
号の代りに未知信号を代入するか、または読み出しマル
チプレクサ２３の出力に信号を全く発生させないかのい
ずれかの事象を生じさせる。

誤り検査モードの所で既に述べたように、読み出しマル
チプレクサ２３の出力か導線２１３Ｂ上のデータ入力と
比較されるとき、障害状態の間未知信号が存在すること
によりあるアドレス・コードに対し排他的ＮＯＲゲート
２１０で不一致か生じ、誤りが検出されることは明らか
である。

すべての可能な回路障害の検出を保証するため、すべて
の可能なアドレス・コードに対して調べる必要かある。

これは制御回路１に１つのカウンタを設けることにより
実行される。

この場合、読み出し動作はアドレスのパリティに従い誤
り検査インターリーブされている。

もちろん、誤り検査をより多く、またはより少なく実行
するような他のアドレス・コード・パターンは当業者に
より容易に考案されよう。

本発明の他の修正は当業者により本発明の精神と範囲内
において実行し得る。

例えば、パリティ検査回路２２、インバータ２５、ゲー
ト２６および２７、フリップ・フロップ２８および２９
およびＮＯＲゲート２１０より成る誤り検査制御回路を
制御回路１中に設けることも可能である。

パリテイ検査回路２２を制御回路１中のアドレス発生回
路と組合わせることも考えられるし、他の修正法も考え
られる。

また、本発明の範囲から逸脱することなく走査点接続お
よび誤り検査制御回路に適当な変更を行なうことにより
、ラッチ２１Ａの出力は読み出しマルチプレクサ２３の
奇数入力に接続し得る。

本発明の範囲内における更なる修正として回路動作の順
序を修正することが考えられる。

例えば、上述の如く、書き込みおよび誤り検査の動作は
同時に実行される。

しかし、誤り検査動作はまた先の書き込み動作によりラ
ッチ２１Ａ中に記憶されている既知データの誤り検査「
読み出し」を行なうことによって実行し得ることは当業
者にとっては自明である。

ある種の回路を用いる場合、このような逐次的動作が望
ましい。

何故なら、逐次的動作によれば２つの出力を同時に選択
するようなデマルチプレクサ２１の障害が検出されるか
らである。

以上要約すると次の通りである。

（１）マルチプレクサ中の障害を検出する装置であって
、該マルチプレクサは出力と、偶数パリテイを有する２
進数に相応する入力を含む偶数パリテイ群と奇数パリテ
イを有する２進数に相応する入力を含む奇数パリテイ群
に分割可能な複数個の入力と、更に、受信したアドレス
信号と上記複数個の入力に現われる信号に応動して上記
出力に信号を発生する手段を含み、上記障害を検出する
装置は： 上記パリテイ群の一方に接続された既知のデータ入力を
発生する信号源と： 上記受信されたアドレス信号のパリテイを検出する手段
と： 該パリテイ検出手段と共同動作し、上記信号源によって
発生されたデータ入力に応動して、上記アドレス信号が
上記一方のパリテイ群と同じパリテイを有するとき、上
記発生されたデータ入力を上記マルチプレクサ出力上の
信号と比較する手段を含んでいる。

（２）第（１）項記載のマルチプレクサ中の障害を検出
する装置において、上記信号源はデータ信号を受信する
入力と上記一方のパリテイ群のマルチプレクサ入力に接
続された複数個の出力を有している。

（３）複数個の走査可能な素子の状態を読み出し、制御
回路からのデータおよびアドレス信号の受信に応動して
複数個の被制御装置を作動させる自己検査回路であって
、該回路は： 偶数パリテイを有する２進数に相応する入力を含む偶数
パリテイ群と、奇数パリティを有する２進数に相応する
入力を含む奇数パリティ群に分割可能な複数個の入力（
これら入力は上記アドレス信号に応動して出力に選択的
に接続可能である）を有するマルチプレクサと： 上記マルチプレクサの入力群の一方に接続され、上記受
信したデータおよびアドレス信号に応動して駆動信号を
発生して上記複数涸の装置の内の１つを作動させる手段
と： 上記マルチプレクサの入力群の他方を上記走査可能な素
子に接続する手段と； 上記受信したアドレス信号に応動してそのパリテイを検
出するパリテイ検査回路と： 該パリテイ検査回路と共同動作し、上記受信したデータ
信号に応動して、上記受信アドレス信号か上記一方のマ
ルチプレクサ入力群と同じパリテイを有しているとき、
上記マルチプレクサの出力を上記受信したデータ信号と
比較する手段とより成る。

（４）上記第（３）項記載の自己検査回路は更に上記パ
リテイ検査回路と共同動作し、上記受信したアドレス信
号が上記他方のマルチプレクサ入力群と同じパリテイを
有するとき上記マルチプレクサ出力上の信号を上記制御
回路に読み出す手段を含んでいる。

（５）土記第（４）項記載の自己検査回路において、上
記駆動信号発生手段は上記データ信号を受信する入力と
上記マルチプレクサ入力に接続された複数個の出力を有
するデマルチプレクサを含み上記デマルテプレクサ出力
は上記受信されたアドレス信号の制御の下で上記デマル
チプレクサ入力に選択的に接続可能である。

（６）複数個の走査可能な接点の状態を読み出し、制御
システムから受信された２進アドレスおよびデータ信号
に応動して複数餉の制御装置を作動させる自己検査回路
であって、該回路は：上記受信したデータおよびアドレ
ス信号に応動して，駆動信号を発生して上記複数個の装
置を作動させる手段と： 複数個の入力と１つの出力を有する読み出しマルチプレ
クサを含み、上記入力の各々は上記受信されたアドレス
信号の制御の下で上記出力に選択的に接続可能であり、
奇数パリテイを有する受信されたアドレス信号に相応す
る上記入力は上記走査可能な接点に接続されており、偶
数パリテイを有する受信されたアドレス信号に相応する
上記入力は上記発生手段に接続されて上記駆動信号を受
信し： 更に上記受信されたアドレス信号に応動してそのパリテ
イを検出するパリテイ検査回路と：比較器と： 上記検査回路による偶数パリテイ・アドレス信号の検出
に応動して上記マルチプレクサ出力上の信号を上記比較
器に加える手段と： 上記検出器による奇数パリテイ・アドレス信号の検出に
応動して上記マルチプレクサ出力上の信号を上記制御シ
ステムに加える手段とを含む。

（７）第１および第２の機能を実行することが可能で、
入力および出力導線を有する複数個の周辺回路と： アドレスおよび制御信号を供給して上記周辺回路の内特
定の１つおよび上記機能の一方を選択する制御手段と： 上記周辺回路入力導線に接続された複数個の出力導線を
有するアドレス指定可能なデマルチプレクサと； 偶数パリテイを有する２進数に相応する入力を含む偶数
パリテイ群と、奇数パリテイを有する２進数に相応する
入力を含む奇数パリテイ群に分割可能な複数個の入力を
有する読み出し−ルチプレクサを含み、上記ハリテイ群
入力の一方は上記アドレス・デマルチプレクサ出力導線
に接続されており、上記パリテイ群入力の他方は上記周
辺回路出力導線に接続されており二更に特定の周辺回路
のアドレスを指示し、上記特定の周辺回路で実行される
べき機能に依存するパリテイを有する制御信号を上記制
御回路から上記マルチプレクサに加える手段とを組合わ
せて有する。

（８）上記第（７）項記載の装置は更に上記制御回路か
らの上記アドレスおよび制御信号に応動してそのパリテ
イを決定するパリテイ検査回路と；上記パリテイ検査回
路の出力および上記マルチプレクサの出力に接続された
比較手段を含む。

（９）各ｈの被制御装置かその状態を表示する情報を発
生するような複数個の被制御装置を有する自動制御シス
テムで用いられる装置であって、アドレスおよびデータ
・コマンドを発生し、上記情報を受信する制御回路と、
該回路と上記被制御装置の間に接続されたインタフェー
ス装置を有し、該インタフェース装置は駆動信号を発生
して上記装置の１つを制御すべく上記コマンドによって
選択的に制御されたデマルチプレクサと、偶数および奇
数パリティを有する２進数に相応する複数個の入力と１
つの出力を有するマルチプレクサと、上記データ・コマ
ンドを受信すべく上記制御回路に接続された誤り検査比
較器を有し； 上記装置の動作状態を確認するモニタ回路を含み、該モ
ニタ回路は： 一方のパリテイの２進数に相応する複数個のマルチプレ
クサ入力の第１の群を上記駆動信号を受信するべく上記
デマルチプレクサに接続する手段と： 他方のパリテイの２進数に相応する複数個のマルチプレ
クサ入力の第２の群を上記情報を受信するべく上記装置
に接続する手段と： 上記アドレス・コマンドに応動してその２進パリテイを
決定する手段と、 上記アドレス・コマンド・パリテイか上記第１の群中の
マルチプレクサ入力のパリテイと同一の場合、上記マル
チプレクサ出力を上記比較器に加える手段とより成る。

（１０） 上記第（９）項記載のモニタ回路は、更に上
記アドレス・コマンド・パリテイが上記第２の群中のマ
ルチプレクサ入力のパリテイと同一の場合、上記マルチ
プレクサの出力を上記制御回路に加える手段を含む。

【図面の簡単な説明】

第１図は制御回路と図示の周辺回路の間のインタフエイ
スを行なう自己検査読み出し・書き込み回路のブロック
図、牟２図は第１図のブロック図に示すインターフエイ
ス回路の概略図である。 主要部分の符号の説明

Claims (1)

1. 【特許請求の範囲】 １ 制御回路を複数個の周辺回路に相互接続する自己検
   査読み出し・書き込み回路であって、該制御回路に接続
   された入力と該周辺回路に接続された出力とを有し、該
   制御回路からのアドレス信号に応動して該複数の周辺回
   路を作動する駆動信号を発生するデマルチプレクサ（例
   えば２１）アドレス信号に応動してパリテイ信号を発生
   するパリテイ検査回路、及び複数の入力と１つの出力と
   を有する読み出しマルチプレクサ（例えば２３）とから
   なり、 該周辺回路各々は周辺回路の状態を表示する端子を含む
   ものである自己検査読み出し・書き込み回路において： 該マルチプレクサの入力は該デマルチプレクサの出力と
   該周辺回路の状態表示端子とに接続され、該マルチプレ
   クサはアドレス信号に応動して出力信号（例えば２３２
   ）を発生しており、 該マルチブレクサ、該パリテイ検査回路及び該制御回路
   の出力に接続された誤り制御回路を更に含み、 該マルチプレクサは、該アドレス信号の偶数一奇数バリ
   テイが一万のタイプであるときには該デマルチブレクサ
   の出力線の１つを受け込れ、該偶数一奇数パリテイが他
   方のタイプであるときには周辺回路端子を受け入れてお
   り、 該誤り制御回路は、誤り信号を発生するパリテイ信号の
   一方のタイプに従って該制御回路からのデータ入力を該
   マルチプレクサの出力と比較し、パリテイ信号の他方の
   タイプに従って該マルチプレクサの出力を該制御回路へ
   と送出しているものであることを特徴とする自己検査読
   み出し・書き込み回路。 ２ 特許請求の範囲第１項記載の自己検査読み出し・書
   き込み回路において： 該マルチプレクサ入力は、偶数パリテイを有する２進数
   に相応する入力を含む偶数パリティ群と、奇数パリテイ
   を有する２進数に相応する入力を含む奇数パリテイ群と
   に分離可能であり、一方のパリテイ群に対する入力は該
   周辺回路端子に接続され、他方のパリテイ群に対する入
   力は該デマルチプレクサの出力に接続されることを特徴
   とする自己検査読み出し・書き込み回路。 ３ 特許請求の範囲第２項記載の自己検査読み出し・書
   き込み回路において： 該誤り制御回路は、パリテイ信号が該周辺回路端子に接
   続された入力群と同じパリテイであることを表示するこ
   とに応動して該マルチプレクサ出力信号を該制御回路に
   送出することを特徴とする自己検査読み出し・書き込み
   回路。