JPH05241875A - 冗長化ｃｐｕユニットの切り替え制御装置 - Google Patents
冗長化ｃｐｕユニットの切り替え制御装置Info
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- JPH05241875A JPH05241875A JP4039849A JP3984992A JPH05241875A JP H05241875 A JPH05241875 A JP H05241875A JP 4039849 A JP4039849 A JP 4039849A JP 3984992 A JP3984992 A JP 3984992A JP H05241875 A JPH05241875 A JP H05241875A
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Abstract
(57)【要約】
【目的】 多重障害の場合でもシステム全体の動作を保
証する。 【構成】 冗長化制御ユニット１の障害検出回路１２が
障害発生を検出した場合、冗長化制御回路１１は、ハイ
レベルの冗長化制御信号７を出力する。すなわち、冗長
化制御回路１１はその出力を高インピーダンスとする。
その結果、冗長化制御ユニット８の冗長化制御回路８１
が出力する冗長化制御信号７がＣＰＵユニット２，３に
供給されることになり、ＣＰＵユニット２，３のＣＰＵ
２１，３１は、正常に動作している冗長化制御回路８１
からの冗長化制御信号７により、自ユニットを動作状態
にするか停止状態にするかを決める。逆に、冗長化制御
ユニット８で障害が発生した場合には、冗長化制御回路
８１はその出力を高インピーダンスとし、その結果、冗
長化制御ユニット１の冗長化制御回路１１が出力する冗
長化制御信号７がＣＰＵユニット２，３に供給されるこ
とになる。
証する。 【構成】 冗長化制御ユニット１の障害検出回路１２が
障害発生を検出した場合、冗長化制御回路１１は、ハイ
レベルの冗長化制御信号７を出力する。すなわち、冗長
化制御回路１１はその出力を高インピーダンスとする。
その結果、冗長化制御ユニット８の冗長化制御回路８１
が出力する冗長化制御信号７がＣＰＵユニット２，３に
供給されることになり、ＣＰＵユニット２，３のＣＰＵ
２１，３１は、正常に動作している冗長化制御回路８１
からの冗長化制御信号７により、自ユニットを動作状態
にするか停止状態にするかを決める。逆に、冗長化制御
ユニット８で障害が発生した場合には、冗長化制御回路
８１はその出力を高インピーダンスとし、その結果、冗
長化制御ユニット１の冗長化制御回路１１が出力する冗
長化制御信号７がＣＰＵユニット２，３に供給されるこ
とになる。
Description
【０００１】
【産業上の利用分野】本発明は、二重化されたＣＰＵユ
ニットを切り替え制御する装置に関するものである。
ニットを切り替え制御する装置に関するものである。
【０００２】
【従来の技術】例えば、基幹系伝送装置のように特に高
い信頼性を要求される装置では、障害が発生してもその
装置が提供するサービスが中断されないようにするた
め、ユニットが二重化、すなわち冗長化されている。こ
のような装置の一例を図２に示す。この装置は第１ＣＰ
Ｕユニット２および第２ＣＰＵユニット３を備え、シス
テムバス９により接続された複数の被制御ユニット４
は、これらＣＰＵユニット２，３のいずれかによって制
御される。
い信頼性を要求される装置では、障害が発生してもその
装置が提供するサービスが中断されないようにするた
め、ユニットが二重化、すなわち冗長化されている。こ
のような装置の一例を図２に示す。この装置は第１ＣＰ
Ｕユニット２および第２ＣＰＵユニット３を備え、シス
テムバス９により接続された複数の被制御ユニット４
は、これらＣＰＵユニット２，３のいずれかによって制
御される。
【０００３】ＣＰＵユニット２，３はそれぞれＣＰＵ２
１，３１の他にステータス検出回路２２，２３を備え、
これら検出回路２２，２３はそれぞれＣＰＵユニット
２，３の状態を検出し、その検出結果を表すステータス
信号５，６を出力する。ＣＰＵユニット２，３はさら
に、Ｉ／Ｏインターフェース２３，３３を備え、ＣＰＵ
２１，３１はそれぞれインターフェース２３，３３を通
じて後述する冗長化制御ユニット１より冗長化制御信号
７を受け取る。そして、冗長化制御信号７がハイレベル
のときは、ＣＰＵ２１は自ユニットを動作状態とし、一
方、ＣＰＵ３１は自ユニットを停止状態とする。逆に、
冗長化制御信号７がローレベルのときは、ＣＰＵ２１は
自ユニットを停止状態とし、一方、ＣＰＵ３１は自ユニ
ットを動作状態とする。
１，３１の他にステータス検出回路２２，２３を備え、
これら検出回路２２，２３はそれぞれＣＰＵユニット
２，３の状態を検出し、その検出結果を表すステータス
信号５，６を出力する。ＣＰＵユニット２，３はさら
に、Ｉ／Ｏインターフェース２３，３３を備え、ＣＰＵ
２１，３１はそれぞれインターフェース２３，３３を通
じて後述する冗長化制御ユニット１より冗長化制御信号
７を受け取る。そして、冗長化制御信号７がハイレベル
のときは、ＣＰＵ２１は自ユニットを動作状態とし、一
方、ＣＰＵ３１は自ユニットを停止状態とする。逆に、
冗長化制御信号７がローレベルのときは、ＣＰＵ２１は
自ユニットを停止状態とし、一方、ＣＰＵ３１は自ユニ
ットを動作状態とする。
【０００４】冗長化制御ユニット１は、冗長化制御回路
１１、障害検出回路１２、ならびにＩ／Ｏインターフェ
ース１３を備えている。障害検出回路１２は冗長化制御
ユニット１の障害を検出し、検出結果を制御回路１１に
通知する。冗長化制御回路１１は、ＣＰＵユニット２，
３のステータス検出回路２２，３２よりステータス信号
５，６を受け取り、ステータス信号５がＣＰＵユニット
２における障害発生を表している場合には、ローレベル
の冗長化制御信号を出力し、一方、ステータス信号６が
ＣＰＵユニット３における障害発生を表している場合に
は、ハイレベルの冗長化制御信号を出力する。その結
果、ＣＰＵユニット２で障害が発生した場合には、ＣＰ
Ｕユニット３が動作し、一方、ＣＰＵユニット３で障害
が発生した場合にはＣＰＵユニット２が動作する。従っ
て、ＣＰＵユニット２，３の一方で障害が発生しても、
被制御ユニット４はもう一方のＣＰＵユニットによって
制御され、システム全体の動作が保証される。
１１、障害検出回路１２、ならびにＩ／Ｏインターフェ
ース１３を備えている。障害検出回路１２は冗長化制御
ユニット１の障害を検出し、検出結果を制御回路１１に
通知する。冗長化制御回路１１は、ＣＰＵユニット２，
３のステータス検出回路２２，３２よりステータス信号
５，６を受け取り、ステータス信号５がＣＰＵユニット
２における障害発生を表している場合には、ローレベル
の冗長化制御信号を出力し、一方、ステータス信号６が
ＣＰＵユニット３における障害発生を表している場合に
は、ハイレベルの冗長化制御信号を出力する。その結
果、ＣＰＵユニット２で障害が発生した場合には、ＣＰ
Ｕユニット３が動作し、一方、ＣＰＵユニット３で障害
が発生した場合にはＣＰＵユニット２が動作する。従っ
て、ＣＰＵユニット２，３の一方で障害が発生しても、
被制御ユニット４はもう一方のＣＰＵユニットによって
制御され、システム全体の動作が保証される。
【０００５】なお、冗長化制御ユニット１で障害が発生
し、障害検出回路１２が障害を検出した場合には、冗長
化制御回路１１はハイレベルの冗長化制御信号を出力す
る。従って、この場合には必ずＣＰＵユニット２が動作
状態となる。また、冗長化制御ユニット１がスロットに
挿入されていない場合には、インターフェース２３，３
３の入力はハイレベルになる構成となっており、従っ
て、この場合にも必ずＣＰＵユニット２が動作する。
し、障害検出回路１２が障害を検出した場合には、冗長
化制御回路１１はハイレベルの冗長化制御信号を出力す
る。従って、この場合には必ずＣＰＵユニット２が動作
状態となる。また、冗長化制御ユニット１がスロットに
挿入されていない場合には、インターフェース２３，３
３の入力はハイレベルになる構成となっており、従っ
て、この場合にも必ずＣＰＵユニット２が動作する。
【０００６】また、冗長化制御ユニット１のインターフ
ェース１３は、必要に応じてＣＰＵユニット２，３のＣ
ＰＵ２１，３１より、冗長化制御回路１１にデータバス
９を通じてデータを入力するために設けられている。
ェース１３は、必要に応じてＣＰＵユニット２，３のＣ
ＰＵ２１，３１より、冗長化制御回路１１にデータバス
９を通じてデータを入力するために設けられている。
【０００７】
【発明が解決しようとする課題】このように、従来の冗
長化構成のシステムでは、一方のＣＰＵユニットで障害
が発生しても、もう一方のＣＰＵユニットが動作して、
システム全体の動作が保証されるようになっている。し
かし、上述のように冗長化制御ユニット１で障害が発生
した場合、あるいは冗長化制御ユニット１が未挿入の場
合には、予め決められた一方のＣＰＵユニットだけが動
作するようになっているので、さらにそのＣＰＵユニッ
トにも障害が発生するという多重障害となった場合に
は、もう一方のＣＰＵユニットが正常であるにもかかわ
らず、システム全体の動作が停止してしまうことにな
る。
長化構成のシステムでは、一方のＣＰＵユニットで障害
が発生しても、もう一方のＣＰＵユニットが動作して、
システム全体の動作が保証されるようになっている。し
かし、上述のように冗長化制御ユニット１で障害が発生
した場合、あるいは冗長化制御ユニット１が未挿入の場
合には、予め決められた一方のＣＰＵユニットだけが動
作するようになっているので、さらにそのＣＰＵユニッ
トにも障害が発生するという多重障害となった場合に
は、もう一方のＣＰＵユニットが正常であるにもかかわ
らず、システム全体の動作が停止してしまうことにな
る。
【０００８】本発明の目的は、このような問題を解決
し、多重障害の場合でもシステム全体の動作を保証する
冗長化ＣＰＵユニットの切り替え制御装置を提供するこ
とにある。
し、多重障害の場合でもシステム全体の動作を保証する
冗長化ＣＰＵユニットの切り替え制御装置を提供するこ
とにある。
【０００９】
【課題を解決するための手段】本発明は、冗長化制御信
号の論理レベルに応じて動作状態あるいは停止状態とな
る第１および第２のＣＰＵユニットを切り替え制御する
冗長化ＣＰＵユニットの切り替え制御装置において、第
１および第２の冗長化制御ユニットを備え、前記第１の
冗長化制御ユニットは、自ユニットの障害を検出する第
１の障害検出手段と、前記第１および第２のＣＰＵユニ
ットよりそれぞれの状態を表すステータス信号を受け取
って、前記第１あるいは第２のＣＰＵユニットを動作さ
せるための第１の制御信号を、第１の端子より出力し、
前記第１の障害検出手段が障害を検出したときは、前記
第１の端子を高インピーダンスとする第１の冗長化制御
手段とを備え、前記第２の冗長化制御ユニットは、自ユ
ニットの障害を検出する第２の障害検出手段と、前記第
１および第２のＣＰＵユニットよりそれぞれの状態を表
すステータス信号を受け取って、前記第１あるいは第２
のＣＰＵユニットを動作させるための第２の制御信号
を、第２の端子より出力し、前記第２の障害検出手段が
障害を検出したときは、前記第２の端子を高インピーダ
ンスとする第２の冗長化制御手段とを備え、前記第１お
よび第２の端子を接続し、前記第１および第２の制御信
号を前記冗長化制御信号として前記第１および第２のＣ
ＰＵユニットに供給する信号線を備えたことを特徴とす
る。
号の論理レベルに応じて動作状態あるいは停止状態とな
る第１および第２のＣＰＵユニットを切り替え制御する
冗長化ＣＰＵユニットの切り替え制御装置において、第
１および第２の冗長化制御ユニットを備え、前記第１の
冗長化制御ユニットは、自ユニットの障害を検出する第
１の障害検出手段と、前記第１および第２のＣＰＵユニ
ットよりそれぞれの状態を表すステータス信号を受け取
って、前記第１あるいは第２のＣＰＵユニットを動作さ
せるための第１の制御信号を、第１の端子より出力し、
前記第１の障害検出手段が障害を検出したときは、前記
第１の端子を高インピーダンスとする第１の冗長化制御
手段とを備え、前記第２の冗長化制御ユニットは、自ユ
ニットの障害を検出する第２の障害検出手段と、前記第
１および第２のＣＰＵユニットよりそれぞれの状態を表
すステータス信号を受け取って、前記第１あるいは第２
のＣＰＵユニットを動作させるための第２の制御信号
を、第２の端子より出力し、前記第２の障害検出手段が
障害を検出したときは、前記第２の端子を高インピーダ
ンスとする第２の冗長化制御手段とを備え、前記第１お
よび第２の端子を接続し、前記第１および第２の制御信
号を前記冗長化制御信号として前記第１および第２のＣ
ＰＵユニットに供給する信号線を備えたことを特徴とす
る。
【００１０】
【実施例】次に本発明の実施例について図面を参照して
説明する。図１に本発明による冗長化ＣＰＵユニットの
切り替え制御装置の一例を示す。この装置は、被制御ユ
ニット４をＣＰＵバス９を通じて制御する第１ＣＰＵユ
ニット２および第２ＣＰＵユニット３を切り替えて動作
させるものであり、冗長制御ユニット１，８により構成
されている。
説明する。図１に本発明による冗長化ＣＰＵユニットの
切り替え制御装置の一例を示す。この装置は、被制御ユ
ニット４をＣＰＵバス９を通じて制御する第１ＣＰＵユ
ニット２および第２ＣＰＵユニット３を切り替えて動作
させるものであり、冗長制御ユニット１，８により構成
されている。
【００１１】まず、ＣＰＵユニットについて説明する
と、ＣＰＵユニット２，３はそれぞれＣＰＵ２１，３１
の他にステータス検出回路２２，２３を備え、これら検
出回路２２，２３はそれぞれＣＰＵユニット２，３の状
態を検出し、その検出結果を表すステータス信号５，６
を出力する。ＣＰＵユニット２，３はさらに、Ｉ／Ｏイ
ンターフェース２３，３３を備え、ＣＰＵ２１，３１は
それぞれインターフェース２３，３３を通じて後述する
冗長化制御ユニット１，８より冗長化制御信号７を受け
取る。そして、冗長化制御信号７がハイレベルのとき
は、ＣＰＵ２１は自ユニットを動作状態とし、一方、Ｃ
ＰＵ３１は自ユニットを停止状態とする。逆に、冗長化
制御信号７がローレベルのときは、ＣＰＵ２１は自ユニ
ットを停止状態とし、一方、ＣＰＵ３１は自ユニットを
動作状態とする。インターフェース２３，３３の入力端
子にはそれぞれプルアップ抵抗（図示せず）が接続され
ており、従って、冗長化制御ユニット１，８が未挿入の
とき、あるいは出力が高インピーダンスの場合には、イ
ンターフェース２３，３３にはハイレベルの冗長化制御
信号が入力されることになる。
と、ＣＰＵユニット２，３はそれぞれＣＰＵ２１，３１
の他にステータス検出回路２２，２３を備え、これら検
出回路２２，２３はそれぞれＣＰＵユニット２，３の状
態を検出し、その検出結果を表すステータス信号５，６
を出力する。ＣＰＵユニット２，３はさらに、Ｉ／Ｏイ
ンターフェース２３，３３を備え、ＣＰＵ２１，３１は
それぞれインターフェース２３，３３を通じて後述する
冗長化制御ユニット１，８より冗長化制御信号７を受け
取る。そして、冗長化制御信号７がハイレベルのとき
は、ＣＰＵ２１は自ユニットを動作状態とし、一方、Ｃ
ＰＵ３１は自ユニットを停止状態とする。逆に、冗長化
制御信号７がローレベルのときは、ＣＰＵ２１は自ユニ
ットを停止状態とし、一方、ＣＰＵ３１は自ユニットを
動作状態とする。インターフェース２３，３３の入力端
子にはそれぞれプルアップ抵抗（図示せず）が接続され
ており、従って、冗長化制御ユニット１，８が未挿入の
とき、あるいは出力が高インピーダンスの場合には、イ
ンターフェース２３，３３にはハイレベルの冗長化制御
信号が入力されることになる。
【００１２】冗長化制御ユニット１は、冗長化制御回路
１１、障害検出回路１２、ならびにＩ／Ｏインターフェ
ース１３を備えている。障害検出回路１２は冗長化制御
ユニット１の障害を検出し、検出結果を制御回路１１に
通知する。冗長化制御回路１１は、ＣＰＵユニット２，
３のステータス検出回路２２，３２よりステータス信号
５，６を受け取り、ステータス信号５がＣＰＵユニット
２における障害発生を表している場合には、ローレベル
の冗長化制御信号７を出力し、一方、ステータス信号６
がＣＰＵユニット３における障害発生を表している場合
には、ハイレベルの冗長化制御信号７を出力する。そし
て、障害検出回路１２が障害発生を検出した場合には、
冗長化制御回路１１は、ハイレベルの冗長化制御信号７
を出力する。
１１、障害検出回路１２、ならびにＩ／Ｏインターフェ
ース１３を備えている。障害検出回路１２は冗長化制御
ユニット１の障害を検出し、検出結果を制御回路１１に
通知する。冗長化制御回路１１は、ＣＰＵユニット２，
３のステータス検出回路２２，３２よりステータス信号
５，６を受け取り、ステータス信号５がＣＰＵユニット
２における障害発生を表している場合には、ローレベル
の冗長化制御信号７を出力し、一方、ステータス信号６
がＣＰＵユニット３における障害発生を表している場合
には、ハイレベルの冗長化制御信号７を出力する。そし
て、障害検出回路１２が障害発生を検出した場合には、
冗長化制御回路１１は、ハイレベルの冗長化制御信号７
を出力する。
【００１３】なお、冗長化制御ユニット１のインターフ
ェース１３は、必要に応じてＣＰＵユニット２，３のＣ
ＰＵ２１，３１より、冗長化制御回路１１にデータバス
９を通じてデータを入力するために設けられている。
ェース１３は、必要に応じてＣＰＵユニット２，３のＣ
ＰＵ２１，３１より、冗長化制御回路１１にデータバス
９を通じてデータを入力するために設けられている。
【００１４】また、冗長化制御ユニット８は、冗長化制
御回路８１、障害検出回路８２、ならびにＩ／Ｏインタ
ーフェース８３を備えている。障害検出回路８２は冗長
化制御ユニット８の障害を検出し、検出結果を制御回路
８１に通知する。冗長化制御回路８１は、ＣＰＵユニッ
ト２，３のステータス検出回路２２，３２よりステータ
ス信号５，６を受け取り、ステータス信号５がＣＰＵユ
ニット２における障害発生を表している場合には、ロー
レベルの冗長化制御信号７を出力し、一方、ステータス
信号６がＣＰＵユニット３における障害発生を表してい
る場合には、ハイレベルの冗長化制御信号７を出力す
る。そして、障害検出回路８２が障害発生を検出した場
合には、冗長化制御回路８１は、ハイレベルの冗長化制
御信号７を出力する。
御回路８１、障害検出回路８２、ならびにＩ／Ｏインタ
ーフェース８３を備えている。障害検出回路８２は冗長
化制御ユニット８の障害を検出し、検出結果を制御回路
８１に通知する。冗長化制御回路８１は、ＣＰＵユニッ
ト２，３のステータス検出回路２２，３２よりステータ
ス信号５，６を受け取り、ステータス信号５がＣＰＵユ
ニット２における障害発生を表している場合には、ロー
レベルの冗長化制御信号７を出力し、一方、ステータス
信号６がＣＰＵユニット３における障害発生を表してい
る場合には、ハイレベルの冗長化制御信号７を出力す
る。そして、障害検出回路８２が障害発生を検出した場
合には、冗長化制御回路８１は、ハイレベルの冗長化制
御信号７を出力する。
【００１５】なお、冗長化制御ユニット８のインターフ
ェース８３は、必要に応じてＣＰＵユニット２，３のＣ
ＰＵ２１，３１より、冗長化制御回路８１にデータバス
９を通じてデータを入力するために設けられている。
ェース８３は、必要に応じてＣＰＵユニット２，３のＣ
ＰＵ２１，３１より、冗長化制御回路８１にデータバス
９を通じてデータを入力するために設けられている。
【００１６】冗長化制御回路１１，８１の出力段はオー
プンコレクタまたはオープンドレインとなっており、従
って、制御回路１１，８１がハイレベルの信号を出力す
る場合には制御回路１１，８１の出力は高インピーダン
スとなる。また、制御回路１１，８１の出力は直接接続
され、ワイヤードオア構成となっている。
プンコレクタまたはオープンドレインとなっており、従
って、制御回路１１，８１がハイレベルの信号を出力す
る場合には制御回路１１，８１の出力は高インピーダン
スとなる。また、制御回路１１，８１の出力は直接接続
され、ワイヤードオア構成となっている。
【００１７】次に動作を説明する。ＣＰＵユニット２，
３および冗長化制御ユニット１，８がすべて正常である
場合には、冗長化制御ユニット１，８の冗長化制御回路
１１，８１は共にハイレベルの冗長化制御信号７を出力
するので、ＣＰＵユニット２が動作状態となり、被制御
ユニット４を制御する。
３および冗長化制御ユニット１，８がすべて正常である
場合には、冗長化制御ユニット１，８の冗長化制御回路
１１，８１は共にハイレベルの冗長化制御信号７を出力
するので、ＣＰＵユニット２が動作状態となり、被制御
ユニット４を制御する。
【００１８】ＣＰＵユニット２で障害が発生した場合に
は、ステータス検出回路２２が障害発生を表すステータ
ス信号５を出力し、その結果、冗長制御回路１１，８１
は共にローレベルの冗長化制御信号７を出力する。従っ
て、ＣＰＵユニット２のＣＰＵ２１はインターフェース
２３を通じてローレベルの冗長化制御信号７を受け取
り、ＣＰＵユニット２を停止状態とする。一方、ＣＰＵ
ユニット３のＣＰＵ３１はインターフェース３３を通じ
てローレベルの冗長化制御信号７を受け取るので、ＣＰ
Ｕユニット３を動作状態とする。
は、ステータス検出回路２２が障害発生を表すステータ
ス信号５を出力し、その結果、冗長制御回路１１，８１
は共にローレベルの冗長化制御信号７を出力する。従っ
て、ＣＰＵユニット２のＣＰＵ２１はインターフェース
２３を通じてローレベルの冗長化制御信号７を受け取
り、ＣＰＵユニット２を停止状態とする。一方、ＣＰＵ
ユニット３のＣＰＵ３１はインターフェース３３を通じ
てローレベルの冗長化制御信号７を受け取るので、ＣＰ
Ｕユニット３を動作状態とする。
【００１９】一方、ＣＰＵユニット３で障害が発生した
場合には、ステータス検出回路３２が障害発生を表すス
テータス信号６を出力し、その結果、冗長制御回路１
１，８１は共にハイレベルの冗長化制御信号７を出力す
る。従って、ＣＰＵユニット２のＣＰＵ２１はインター
フェース２３を通じてハイレベルの冗長化制御信号７を
受け取り、ＣＰＵユニット２を動作状態とする。一方、
ＣＰＵユニット３のＣＰＵ３１はインターフェース３３
を通じてハイレベルの冗長化制御信号７を受け取るの
で、ＣＰＵユニット３を停止状態とする。
場合には、ステータス検出回路３２が障害発生を表すス
テータス信号６を出力し、その結果、冗長制御回路１
１，８１は共にハイレベルの冗長化制御信号７を出力す
る。従って、ＣＰＵユニット２のＣＰＵ２１はインター
フェース２３を通じてハイレベルの冗長化制御信号７を
受け取り、ＣＰＵユニット２を動作状態とする。一方、
ＣＰＵユニット３のＣＰＵ３１はインターフェース３３
を通じてハイレベルの冗長化制御信号７を受け取るの
で、ＣＰＵユニット３を停止状態とする。
【００２０】次に、冗長化制御ユニット１の障害検出回
路１２が障害を検出した場合には、冗長化制御回路１１
は、ハイレベルの冗長化制御信号７を出力する。すなわ
ち、冗長化制御回路１１はその出力を高インピーダンス
とする。その結果、冗長化制御ユニット８の冗長化制御
回路８１が出力する冗長化制御信号７がＣＰＵユニット
２，３に供給されることになり、ＣＰＵユニット２，３
のＣＰＵ２１，３１は、正常に動作している冗長化制御
回路８１からの冗長化制御信号７により、自ユニットを
動作状態にするか停止状態にするかを決める。
路１２が障害を検出した場合には、冗長化制御回路１１
は、ハイレベルの冗長化制御信号７を出力する。すなわ
ち、冗長化制御回路１１はその出力を高インピーダンス
とする。その結果、冗長化制御ユニット８の冗長化制御
回路８１が出力する冗長化制御信号７がＣＰＵユニット
２，３に供給されることになり、ＣＰＵユニット２，３
のＣＰＵ２１，３１は、正常に動作している冗長化制御
回路８１からの冗長化制御信号７により、自ユニットを
動作状態にするか停止状態にするかを決める。
【００２１】一方、冗長化制御ユニット８の障害検出回
路８２が障害発生を検出した場合には、冗長化制御回路
８１は、ハイレベルの冗長化制御信号７を出力する。す
なわち、冗長化制御回路８１はその出力を高インピーダ
ンスとする。その結果、冗長化制御ユニット１の冗長化
制御回路１１が出力する冗長化制御信号７がＣＰＵユニ
ット２，３に供給されることになり、ＣＰＵユニット
２，３のＣＰＵ２１，３１は、正常に動作している冗長
化制御回路１１からの冗長化制御信号７により、自ユニ
ットを動作状態にするか停止状態にするかを決める。
路８２が障害発生を検出した場合には、冗長化制御回路
８１は、ハイレベルの冗長化制御信号７を出力する。す
なわち、冗長化制御回路８１はその出力を高インピーダ
ンスとする。その結果、冗長化制御ユニット１の冗長化
制御回路１１が出力する冗長化制御信号７がＣＰＵユニ
ット２，３に供給されることになり、ＣＰＵユニット
２，３のＣＰＵ２１，３１は、正常に動作している冗長
化制御回路１１からの冗長化制御信号７により、自ユニ
ットを動作状態にするか停止状態にするかを決める。
【００２２】また、冗長化制御ユニット１，８のいずれ
か一方がスロットに挿入されていない場合には、ＣＰＵ
ユニット２，３のＣＰＵ２１，３１は、挿入されている
冗長化制御ユニットの冗長化制御回路からの冗長化制御
信号７により、自ユニットを動作状態にするか停止状態
にするかを決める。
か一方がスロットに挿入されていない場合には、ＣＰＵ
ユニット２，３のＣＰＵ２１，３１は、挿入されている
冗長化制御ユニットの冗長化制御回路からの冗長化制御
信号７により、自ユニットを動作状態にするか停止状態
にするかを決める。
【００２３】
【発明の効果】以上説明したように本発明は、冗長化制
御信号の論理レベルに応じて動作状態あるいは停止状態
となる第１および第２のＣＰＵユニットを制御する装置
において、第１および第２の冗長化制御ユニットを備
え、第１の冗長化制御ユニットは、自ユニットの障害を
検出する第１の障害検出手段と、第１および第２のＣＰ
Ｕユニットよりそれぞれの状態を表すステータス信号を
受け取って、第１あるいは第２のＣＰＵユニットを動作
させるための第１の制御信号を、第１の端子より出力
し、第１の障害検出手段が障害を検出したときは、第１
の端子を高インピーダンスとする第１の冗長化制御手段
とを備え、第２の冗長化制御ユニットは、自ユニットの
障害を検出する第２の障害検出手段と、第２および第２
のＣＰＵユニットよりそれぞれの状態を表すステータス
信号を受け取って、第１あるいは第２のＣＰＵユニット
を動作させるための第２の制御信号を、第２の端子より
出力し、第２の障害検出手段が障害を検出したときは、
第２の端子を高インピーダンスとする第２の冗長化制御
手段とを備え、第１および第２の端子を接続し、第１お
よび第２の制御信号を冗長化制御信号として第１および
第２のＣＰＵユニットに供給する信号線を備えたことを
特徴とする。
御信号の論理レベルに応じて動作状態あるいは停止状態
となる第１および第２のＣＰＵユニットを制御する装置
において、第１および第２の冗長化制御ユニットを備
え、第１の冗長化制御ユニットは、自ユニットの障害を
検出する第１の障害検出手段と、第１および第２のＣＰ
Ｕユニットよりそれぞれの状態を表すステータス信号を
受け取って、第１あるいは第２のＣＰＵユニットを動作
させるための第１の制御信号を、第１の端子より出力
し、第１の障害検出手段が障害を検出したときは、第１
の端子を高インピーダンスとする第１の冗長化制御手段
とを備え、第２の冗長化制御ユニットは、自ユニットの
障害を検出する第２の障害検出手段と、第２および第２
のＣＰＵユニットよりそれぞれの状態を表すステータス
信号を受け取って、第１あるいは第２のＣＰＵユニット
を動作させるための第２の制御信号を、第２の端子より
出力し、第２の障害検出手段が障害を検出したときは、
第２の端子を高インピーダンスとする第２の冗長化制御
手段とを備え、第１および第２の端子を接続し、第１お
よび第２の制御信号を冗長化制御信号として第１および
第２のＣＰＵユニットに供給する信号線を備えたことを
特徴とする。
【００２４】従って、本発明の冗長化ＣＰＵユニットの
切り替え制御装置では、一方の冗長化制御ユニットで障
害が発生した場合には、もう一方の冗長化制御ユニット
から冗長化制御信号がＣＰＵユニットに供給される。そ
のため、ＣＰＵユニットと共に冗長化制御ユニットで障
害が発生した場合でも、ＣＰＵユニットを正しく切り替
えることができ、システム全体の動作を保証することが
可能となる。
切り替え制御装置では、一方の冗長化制御ユニットで障
害が発生した場合には、もう一方の冗長化制御ユニット
から冗長化制御信号がＣＰＵユニットに供給される。そ
のため、ＣＰＵユニットと共に冗長化制御ユニットで障
害が発生した場合でも、ＣＰＵユニットを正しく切り替
えることができ、システム全体の動作を保証することが
可能となる。
【図１】本発明による冗長化ＣＰＵユニットの切り替え
制御装置の一例を示すブロック図である。
制御装置の一例を示すブロック図である。
【図２】従来の冗長化ＣＰＵユニットの切り替え制御装
置の一例を示すブロック図である。
置の一例を示すブロック図である。
１，８ 冗長化制御ユニット ２ 第１ＣＰＵユニット ３ 第２ＣＰＵユニット ４ 被制御ユニット １１，８１ 冗長化制御回路 １２，８２ 障害検出回路 ２１，３１ ＣＰＵ ２２，３２ ステータス検出回路 １３，２３，３３，８３ Ｉ／Ｏインターフェース
Claims (1)
- 【請求項１】冗長化制御信号の論理レベルに応じて動作
状態あるいは停止状態となる第１および第２のＣＰＵユ
ニットを切り替え制御する冗長化ＣＰＵユニットの切り
替え制御装置において、 第１および第２の冗長化制御ユニットを備え、 前記第１の冗長化制御ユニットは、 自ユニットの障害を検出する第１の障害検出手段と、 前記第１および第２のＣＰＵユニットよりそれぞれの状
態を表すステータス信号を受け取って、前記第１あるい
は第２のＣＰＵユニットを動作させるための第１の制御
信号を、第１の端子より出力し、前記第１の障害検出手
段が障害を検出したときは、前記第１の端子を高インピ
ーダンスとする第１の冗長化制御手段とを備え、 前記第２の冗長化制御ユニットは、 自ユニットの障害を検出する第２の障害検出手段と、 前記第１および第２のＣＰＵユニットよりそれぞれの状
態を表すステータス信号を受け取って、前記第１あるい
は第２のＣＰＵユニットを動作させるための第２の制御
信号を、第２の端子より出力し、前記第２の障害検出手
段が障害を検出したときは、前記第２の端子を高インピ
ーダンスとする第２の冗長化制御手段とを備え、 前記第１および第２の端子を接続し、前記第１および第
２の制御信号を前記冗長化制御信号として前記第１およ
び第２のＣＰＵユニットに供給する信号線を備えたこと
を特徴とする冗長化ＣＰＵユニットの切り替え制御装
置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4039849A JP2861595B2 (ja) | 1992-02-26 | 1992-02-26 | 冗長化ｃｐｕユニットの切り替え制御装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4039849A JP2861595B2 (ja) | 1992-02-26 | 1992-02-26 | 冗長化ｃｐｕユニットの切り替え制御装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05241875A true JPH05241875A (ja) | 1993-09-21 |
| JP2861595B2 JP2861595B2 (ja) | 1999-02-24 |
Family
ID=12564415
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4039849A Expired - Lifetime JP2861595B2 (ja) | 1992-02-26 | 1992-02-26 | 冗長化ｃｐｕユニットの切り替え制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2861595B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001501761A (ja) * | 1996-10-04 | 2001-02-06 | フィッシャー コントロールズ インターナショナル，インコーポレイテッド | 冗長フィールドデバイスおよびバス付きプロセス制御ネットワーク |
| WO2014054349A1 (ja) * | 2012-10-02 | 2014-04-10 | 富士電機株式会社 | 冗長化演算処理システム |
-
1992
- 1992-02-26 JP JP4039849A patent/JP2861595B2/ja not_active Expired - Lifetime
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001501761A (ja) * | 1996-10-04 | 2001-02-06 | フィッシャー コントロールズ インターナショナル，インコーポレイテッド | 冗長フィールドデバイスおよびバス付きプロセス制御ネットワーク |
| WO2014054349A1 (ja) * | 2012-10-02 | 2014-04-10 | 富士電機株式会社 | 冗長化演算処理システム |
| JP5924510B2 (ja) * | 2012-10-02 | 2016-05-25 | 富士電機株式会社 | 冗長化演算処理システム |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2861595B2 (ja) | 1999-02-24 |
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