JPS58114145A - 主マイクロプロセツサ障害監視方式 - Google Patents
主マイクロプロセツサ障害監視方式Info
- Publication number
- JPS58114145A JPS58114145A JP56210243A JP21024381A JPS58114145A JP S58114145 A JPS58114145 A JP S58114145A JP 56210243 A JP56210243 A JP 56210243A JP 21024381 A JP21024381 A JP 21024381A JP S58114145 A JPS58114145 A JP S58114145A
- Authority
- JP
- Japan
- Prior art keywords
- microprocessor
- circuit
- master microprocessor
- main
- fault
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
- G06F11/0703—Error or fault processing not based on redundancy, i.e. by taking additional measures to deal with the error or fault not making use of redundancy in operation, in hardware, or in data representation
- G06F11/0751—Error or fault detection not based on redundancy
- G06F11/0754—Error or fault detection not based on redundancy by exceeding limits
- G06F11/0757—Error or fault detection not based on redundancy by exceeding limits by exceeding a time limit, i.e. time-out, e.g. watchdogs
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Quality & Reliability (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Debugging And Monitoring (AREA)
- Multi Processors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明はマルチマイクロプロセッサシステムにおける障
害監視方式（こ関し、特に゛電子交換機に適応しうる障
害監視方式に関する。
害監視方式（こ関し、特に゛電子交換機に適応しうる障
害監視方式に関する。
従来、この種のマルチマイクロプロセッサの障害監視方
式は各マイクロプロセッサの障害検出回路により検出さ
ｎた・１害情報を共通制御部に通却し、もし主マイクロ
プロセッサが障害であｎば新たな主マイクロプロセッサ
を決定するか、共−ｍ制御部に各マイクロプロセッサ毎
の障害検出Ｉｏｌ路をおき、該障害検出−，醋により検
出さｎた障害により、もし主マイクロプロセッサが障害
でるｎは、新たな主マイクロプロセッサを決定するとい
うように４成さｎていた、そのため該各マイクロプロセ
ッサとその障害検出回路が障害であったり、未実装であ
ると動作し・ないという欠点やマイクロプロセッサの数
が増えるにつｎ共通制御部の障害検出回路が増加すると
いう欠点があった。
式は各マイクロプロセッサの障害検出回路により検出さ
ｎた・１害情報を共通制御部に通却し、もし主マイクロ
プロセッサが障害であｎば新たな主マイクロプロセッサ
を決定するか、共−ｍ制御部に各マイクロプロセッサ毎
の障害検出Ｉｏｌ路をおき、該障害検出−，醋により検
出さｎた障害により、もし主マイクロプロセッサが障害
でるｎは、新たな主マイクロプロセッサを決定するとい
うように４成さｎていた、そのため該各マイクロプロセ
ッサとその障害検出回路が障害であったり、未実装であ
ると動作し・ないという欠点やマイクロプロセッサの数
が増えるにつｎ共通制御部の障害検出回路が増加すると
いう欠点があった。
本発明の目的は、共通制御部に主マイクロプロセッサか
ら制御可能なタイマー回路を設けることにより上記欠点
を除去し、新生マイクロプロセッサとその障害検出回路
が障害であってもさらに新たな主マイクロプロ七、？の
決定ができ、共通制御の障害検出回路をなくすことがで
きるようにするマルチマイクロプロセッサにおける主マ
イクロプロセッサ障害監視方式を提供するものである。
ら制御可能なタイマー回路を設けることにより上記欠点
を除去し、新生マイクロプロセッサとその障害検出回路
が障害であってもさらに新たな主マイクロプロ七、？の
決定ができ、共通制御の障害検出回路をなくすことがで
きるようにするマルチマイクロプロセッサにおける主マ
イクロプロセッサ障害監視方式を提供するものである。
本元明の主マイクロプロ七、す障害監視方式は複数個の
マイクロプロセッサからなり、該複数個のマイクロプロ
セ、すの１つで、固定さｎずにどのマイクロプロセ、す
にも移行でき系の状態制御および該マイクロプロセッサ
群の障害監視を行なう権利を持った主マイクロプロセッ
サを有するマイクロプロセッサ群における該マイクロプ
ロセッサ群の主マイクロプロセッサを決定する回路と、
主マイクロプロ七、すから制御可能なタイマー回路を含
み構成さｎる共通制御部とを有し、主マイクロプロセッ
サ決定後の一定時間内に主マイクロプロセッサからの制
御指示がない場合にタイマー回路の起動に工９主マイク
ロプロセッサを再び決定することを特徴としている。
マイクロプロセッサからなり、該複数個のマイクロプロ
セ、すの１つで、固定さｎずにどのマイクロプロセ、す
にも移行でき系の状態制御および該マイクロプロセッサ
群の障害監視を行なう権利を持った主マイクロプロセッ
サを有するマイクロプロセッサ群における該マイクロプ
ロセッサ群の主マイクロプロセッサを決定する回路と、
主マイクロプロ七、すから制御可能なタイマー回路を含
み構成さｎる共通制御部とを有し、主マイクロプロセッ
サ決定後の一定時間内に主マイクロプロセッサからの制
御指示がない場合にタイマー回路の起動に工９主マイク
ロプロセッサを再び決定することを特徴としている。
次に図ｒＭを参照して本発明Ｏ寮施例について説明する
。
。
第１図は本発明の一実施例を示すブロック回路図である
。複数個のマイクロブロセ、す１１＋１２＋Ｉｎは、障
害検出口１！＠２１ｔ２２ｅ２ｎ＊共通母線インターフ
ェース回路３１＋３２ｒ３ｎを含み構成さｎる。一方共
通制御部１は障害情報果状回路２、タイマー（ロ）路３
、主マイクロ１ｅｒセツサ犬定回路４とマイクロプロセ
ッサインターフェース回路５とを含み構成さｎ各マイク
ロプロセッサ１１゜１２１１ｎとは、障害通報線４１＋
４２＋４ｎと共通母線６とで結ばｎている。
。複数個のマイクロブロセ、す１１＋１２＋Ｉｎは、障
害検出口１！＠２１ｔ２２ｅ２ｎ＊共通母線インターフ
ェース回路３１＋３２ｒ３ｎを含み構成さｎる。一方共
通制御部１は障害情報果状回路２、タイマー（ロ）路３
、主マイクロ１ｅｒセツサ犬定回路４とマイクロプロセ
ッサインターフェース回路５とを含み構成さｎ各マイク
ロプロセッサ１１゜１２１１ｎとは、障害通報線４１＋
４２＋４ｎと共通母線６とで結ばｎている。
次にこの回路動作を頓を追って説明する。今、主マイク
ロプロセッサであるマイクロプロセッサ１１が障害にな
ると障害検出回路２１で検出さｎた障害情報は障害通０
４４１によって共通制御部ｌｌ／）ｌｌｉｉ害情報集収
回果状に通報さｎる。障害情報果状回路２はタイマー回
路３と主マイクロプロセッサ決定回路４ｔ−起動する。
ロプロセッサであるマイクロプロセッサ１１が障害にな
ると障害検出回路２１で検出さｎた障害情報は障害通０
４４１によって共通制御部ｌｌ／）ｌｌｉｉ害情報集収
回果状に通報さｎる。障害情報果状回路２はタイマー回
路３と主マイクロプロセッサ決定回路４ｔ−起動する。
主マイクロプロセッサ決定回路４は新生マイクロプロセ
ッサにマイクｏ ７ ｏ セラ？１２を決定し、マイク
ロプロセッサインク７エース回路５および共通母線６全
通して各マイクロプロセ、す１１ｙ１２＋１ｎに通知す
る。各マイクロプロセッサ１１＊１２ｔｌｎは、各々共
通母庫インタフェース回路３１＊３２＋３ｎを通して新
生マイクロプロセッサがマイクロプロセッサ１２に変っ
たことを知る。主マイクロプロセッサとなったマイクロ
プロセッサ１２が正常に動作している場合は、共通母線
インタフェース回路３２と共通母ａ６およびマイクロプ
ロセッサインタフェース回路５ｔ−通してタイマー回路
３を停止させて新生マイクロ１０セッサが正常であるこ
とを共通制御部ｌへ知らせる。
ッサにマイクｏ ７ ｏ セラ？１２を決定し、マイク
ロプロセッサインク７エース回路５および共通母線６全
通して各マイクロプロセ、す１１ｙ１２＋１ｎに通知す
る。各マイクロプロセッサ１１＊１２ｔｌｎは、各々共
通母庫インタフェース回路３１＊３２＋３ｎを通して新
生マイクロプロセッサがマイクロプロセッサ１２に変っ
たことを知る。主マイクロプロセッサとなったマイクロ
プロセッサ１２が正常に動作している場合は、共通母線
インタフェース回路３２と共通母ａ６およびマイクロプ
ロセッサインタフェース回路５ｔ−通してタイマー回路
３を停止させて新生マイクロ１０セッサが正常であるこ
とを共通制御部ｌへ知らせる。
一方４’Ｌマイクロプロセッサ１２が障害であった。ジ
禾実装であると、タイマー回路３の停止指示がないため
タイマー回路３はタイムアウトとなり、主マイクロプロ
七、す決定回路４を起動し再び新生マイクロプロセッサ
を決定するように指示する。
禾実装であると、タイマー回路３の停止指示がないため
タイマー回路３はタイムアウトとなり、主マイクロプロ
七、す決定回路４を起動し再び新生マイクロプロセッサ
を決定するように指示する。
新生マイクロプロセッサを決定すると前述と同様の手順
をくり返し正常な主マイクロプロ七、すが見つかるまで
動作を行なう。
をくり返し正常な主マイクロプロ七、すが見つかるまで
動作を行なう。
本＠明は以上説明したように、新生マイクロプロセッサ
の正常性ｆｆ％Ｌ祝するためのタイマーＬｌ！ｌ路を設
けることにより、新生マイクロプロセッサとその嘩Ｖｉ
Ｉ慎出回路が障害であっても、また新生マイクロプロセ
ッサが未実装であっても系の再構成が可能となる効果と
、共通制御部の障害検出回路をなくす効果がある。
の正常性ｆｆ％Ｌ祝するためのタイマーＬｌ！ｌ路を設
けることにより、新生マイクロプロセッサとその嘩Ｖｉ
Ｉ慎出回路が障害であっても、また新生マイクロプロセ
ッサが未実装であっても系の再構成が可能となる効果と
、共通制御部の障害検出回路をなくす効果がある。
第１図は本発明のマルチマイクロプロセッサにおける主
マイクロプロ七、す障害監視方式の一実施例を示すブロ
ック回路図である。
マイクロプロ七、す障害監視方式の一実施例を示すブロ
ック回路図である。
Claims (1)
- 複数個のマイクロプロセッサのうち１つに固定さｎずに
どのマイクロプロセッサにも移行でき系の状態制御およ
び該マイクロプロセッサ群の障害監視を行なう権利を持
った主マイクロプロセッサを有するマイクロプロセッサ
群において、該マイクロプロセッサ群の主マイクロプロ
セッサを決定スル回路と主マイクロプロセッサから制御
可能なタイマー回路を含み構成さｎる共通制御とを有し
、主マイクロプロセッサ決定後の一定時間内に主マイタ
ロプロセッサからの制御指示がない場合にタイマー回路
の起動により主マイクロプロセッサを再び決定すること
を特徴とする主マイクロプロセッサ障害監視方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56210243A JPS58114145A (ja) | 1981-12-28 | 1981-12-28 | 主マイクロプロセツサ障害監視方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56210243A JPS58114145A (ja) | 1981-12-28 | 1981-12-28 | 主マイクロプロセツサ障害監視方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS58114145A true JPS58114145A (ja) | 1983-07-07 |
Family
ID=16586149
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56210243A Pending JPS58114145A (ja) | 1981-12-28 | 1981-12-28 | 主マイクロプロセツサ障害監視方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58114145A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| GB2401694A (en) * | 2003-05-14 | 2004-11-17 | Hewlett Packard Development Co | Detecting a malfunctioning host coupled to a communications bus |
| US7676621B2 (en) | 2003-09-12 | 2010-03-09 | Hewlett-Packard Development Company, L.P. | Communications bus transceiver |
-
1981
- 1981-12-28 JP JP56210243A patent/JPS58114145A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| GB2401694A (en) * | 2003-05-14 | 2004-11-17 | Hewlett Packard Development Co | Detecting a malfunctioning host coupled to a communications bus |
| GB2401694B (en) * | 2003-05-14 | 2007-02-21 | Hewlett Packard Development Co | Detecting and diagnosing malfunctioning host coupled to a communications bus |
| US7200781B2 (en) | 2003-05-14 | 2007-04-03 | Hewlett-Packard Development Company, L.P. | Detecting and diagnosing a malfunctioning host coupled to a communications bus |
| US7676621B2 (en) | 2003-09-12 | 2010-03-09 | Hewlett-Packard Development Company, L.P. | Communications bus transceiver |
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