JPS5827249A - 多重化論理演算器制御回路 - Google Patents
多重化論理演算器制御回路Info
- Publication number
- JPS5827249A JPS5827249A JP56124584A JP12458481A JPS5827249A JP S5827249 A JPS5827249 A JP S5827249A JP 56124584 A JP56124584 A JP 56124584A JP 12458481 A JP12458481 A JP 12458481A JP S5827249 A JPS5827249 A JP S5827249A
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- JP
- Japan
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- circuit
- output
- normal
- control circuit
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- Pending
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Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
- G06F11/16—Error detection or correction of the data by redundancy in hardware
- G06F11/1629—Error detection by comparing the output of redundant processing systems
- G06F11/165—Error detection by comparing the output of redundant processing systems with continued operation after detection of the error
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Quality & Reliability (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Hardware Redundancy (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
にマイクロプロフナ；内の並列に複数設けた論理演算器
からの異常出力を切分は診断し、正常出力のみを出力す
る制御回路に関する。
からの異常出力を切分は診断し、正常出力のみを出力す
る制御回路に関する。
従来、マイクロプロセッサにおける演算結果の保証方式
としては、複数個の論理演算器（以降はＡＬＵと称する
）を並列に配置し、同種のデータを各々のＡＬＵに入力
して、互いに独立して演算し、その出力結果を比較回路
に入力判定し、正常彦時のみ出力を採用する方式であっ
た。従って、個々のＡＬＵからの出力が全て一致しなけ
れば、いずれか又は全てのＡＬＵに障害が発生した事は
明らかとなるが、全ＡＬＵが同時に障害となる事はまれ
であって、正常に動作したＡＬＵからの出力が含まれて
いる筈である。しかるに、従来方式では正常なＡＬＵの
切分は手段が無く、比較異常を検出した時はマイクロプ
ロセッサの処理を停止せざるを得ない欠点があった。Ａ
ＬＵ自身は交換可能な構造であシ、修復作業は当該ＡＬ
Ｕの一部又は全部を交換した後に、上位装置又は保守パ
ネル等からの操作でマイクロプロセッサを再スタートさ
せる方式であシ、障害診断と実行再開に手間取ると云う
欠点があった。本発明の目的はＡＬＵＶＣ暗実≠ヌ登４
：１−たらば、マイクロプロセツサを停止する事なくし
て、ＡＬＵの障害切分けを行い、正常な出力のみを採用
し、且つ迅速な修復を可能とする事にある。
としては、複数個の論理演算器（以降はＡＬＵと称する
）を並列に配置し、同種のデータを各々のＡＬＵに入力
して、互いに独立して演算し、その出力結果を比較回路
に入力判定し、正常彦時のみ出力を採用する方式であっ
た。従って、個々のＡＬＵからの出力が全て一致しなけ
れば、いずれか又は全てのＡＬＵに障害が発生した事は
明らかとなるが、全ＡＬＵが同時に障害となる事はまれ
であって、正常に動作したＡＬＵからの出力が含まれて
いる筈である。しかるに、従来方式では正常なＡＬＵの
切分は手段が無く、比較異常を検出した時はマイクロプ
ロセッサの処理を停止せざるを得ない欠点があった。Ａ
ＬＵ自身は交換可能な構造であシ、修復作業は当該ＡＬ
Ｕの一部又は全部を交換した後に、上位装置又は保守パ
ネル等からの操作でマイクロプロセッサを再スタートさ
せる方式であシ、障害診断と実行再開に手間取ると云う
欠点があった。本発明の目的はＡＬＵＶＣ暗実≠ヌ登４
：１−たらば、マイクロプロセツサを停止する事なくし
て、ＡＬＵの障害切分けを行い、正常な出力のみを採用
し、且つ迅速な修復を可能とする事にある。
この目的を達成する為の本発明になる多重化論理演算器
制御回路は、並列接続した複数の論理演算器と該論理演
算器の出力を比較し、正常と認めた時の該出力を出力さ
せる比較回路を有するプロセッサにおいて、該論理演算
器の正常出力を選択出力する出力切替回路と該出力切替
回路を作動する制御回路と、該論理演算器の異常出力を
切分けする診断手段を起動する起動回路とを設け、該比
較回路の出力を該起動回路に入力して該診断手段での診
断結果を該制御回路に入力することで、該出力切替回路
を作動させる回路構成になる事を特徴とするものであっ
て、本発明の詳細は以下の図を用いた説明で明らかにす
る。
制御回路は、並列接続した複数の論理演算器と該論理演
算器の出力を比較し、正常と認めた時の該出力を出力さ
せる比較回路を有するプロセッサにおいて、該論理演算
器の正常出力を選択出力する出力切替回路と該出力切替
回路を作動する制御回路と、該論理演算器の異常出力を
切分けする診断手段を起動する起動回路とを設け、該比
較回路の出力を該起動回路に入力して該診断手段での診
断結果を該制御回路に入力することで、該出力切替回路
を作動させる回路構成になる事を特徴とするものであっ
て、本発明の詳細は以下の図を用いた説明で明らかにす
る。
第１図は本発明の一実施例であって、制御方式を説明す
るブロック回路図である。図において、１と２はレジス
タ、３１と３２は論理演算器（以降ＡＬＵと称す）で、
４は排他的論理和で構成した比較回路、５は論理積回路
５１と１論理和回路５３とｉｊ）理否定回路５２からな
る出力切替回路、６は論理オロ回路６１とフリップフロ
ップ６２からなる制御回路、７はフリップフロップ７１
と７２更に論理積回路７３からなる起動回路である。
るブロック回路図である。図において、１と２はレジス
タ、３１と３２は論理演算器（以降ＡＬＵと称す）で、
４は排他的論理和で構成した比較回路、５は論理積回路
５１と１論理和回路５３とｉｊ）理否定回路５２からな
る出力切替回路、６は論理オロ回路６１とフリップフロ
ップ６２からなる制御回路、７はフリップフロップ７１
と７２更に論理積回路７３からなる起動回路である。
レジスタ１と２からデータを２つのＡＬＵ３１゜３２に
入力し、各々からの出力を比較回路４と出力切替回路５
に入力する。この時点では出力切替回路５は制御回路６
からの信号が未着なので作動しない。比較回路４からは
照合結果が出力され、正常ならば制御回路６が作動して
出力切替回路５はあらかじめ定めた一方のＡＬＵ３１又
はＡＬＵ３２からの出力を採用し、Ｄ−ＢＵＳへ送出す
る。
入力し、各々からの出力を比較回路４と出力切替回路５
に入力する。この時点では出力切替回路５は制御回路６
からの信号が未着なので作動しない。比較回路４からは
照合結果が出力され、正常ならば制御回路６が作動して
出力切替回路５はあらかじめ定めた一方のＡＬＵ３１又
はＡＬＵ３２からの出力を採用し、Ｄ−ＢＵＳへ送出す
る。
一方異常が比較回路４で検出されると、その出力信号が
起動回路７に入力され、起動回路７からの出力信号（７
ｙ（Ｐ−ＴＲＡＰ）が現われて診断手段傷２図参照）が
実行され、正常なＡＬＵ３１又はＡＬＵ３２のいずれか
が識別され、その識別信号が制御３− 正常な一方のＡＬＵ３１又はＡＬＵ３２からの出力結果
を採用しＤ−ＢＵＳへ送出する。
起動回路７に入力され、起動回路７からの出力信号（７
ｙ（Ｐ−ＴＲＡＰ）が現われて診断手段傷２図参照）が
実行され、正常なＡＬＵ３１又はＡＬＵ３２のいずれか
が識別され、その識別信号が制御３− 正常な一方のＡＬＵ３１又はＡＬＵ３２からの出力結果
を採用しＤ−ＢＵＳへ送出する。
第２図は、第１図における起動回路７からの出力（＊Ｐ
−ＴＲＡＰ）で実行される診断手段を説明する手順ブロ
ック図である。
−ＴＲＡＰ）で実行される診断手段を説明する手順ブロ
ック図である。
！
図において、ＭＰ−ＴＲＡＰ（第１図）が入力されると
、ブロック１０１〜１０４でＡＬＵ３１．３２をテスト
し、正常または異常のフラグ（図示せず）をセットする
。診断ブロック１０５，１０６，１１０でセントされた
フラグ（図示せず）を調べ、フラグ（図示せず）のセッ
ト、リセット状態によって、ＡＬＵ３１，３２における
障害の切分けを行い、ＡＬＵ３１，３２が共に障害なら
ば実行停止とし、いずれか一方のみが障害ならば、正常
な方を指示する識別信号を制御回路６（第１図）に送出
する。
、ブロック１０１〜１０４でＡＬＵ３１．３２をテスト
し、正常または異常のフラグ（図示せず）をセットする
。診断ブロック１０５，１０６，１１０でセントされた
フラグ（図示せず）を調べ、フラグ（図示せず）のセッ
ト、リセット状態によって、ＡＬＵ３１，３２における
障害の切分けを行い、ＡＬＵ３１，３２が共に障害なら
ば実行停止とし、いずれか一方のみが障害ならば、正常
な方を指示する識別信号を制御回路６（第１図）に送出
する。
栄覧施例によれば、２重化した論理演算器を設ケタマイ
クロプロセッサにおける論理演算結果の正常性が容易に
確定できる効果と、いずれか一方が正常表らばマイクロ
プロセッサの実行を継続できる効果がある。
クロプロセッサにおける論理演算結果の正常性が容易に
確定できる効果と、いずれか一方が正常表らばマイクロ
プロセッサの実行を継続できる効果がある。
４−
更に、本発明になる他の実施例は、２重化のみでなく論
理演算器の３重化以上の構成である。３重化構成におい
ては、比較回路の構成を多数決論理で行う事も可能であ
シ、且つ、出力選択回路構成も、３重化に見合う回路構
成とする事もできる。
理演算器の３重化以上の構成である。３重化構成におい
ては、比較回路の構成を多数決論理で行う事も可能であ
シ、且つ、出力選択回路構成も、３重化に見合う回路構
成とする事もできる。
更に本発明の他の実施例は前記の論理演算器への適用の
みならず、マイクロプロセッサの動作信頼度を高度に必
要とする構成要素部への適用可能な事は勿論である。
みならず、マイクロプロセッサの動作信頼度を高度に必
要とする構成要素部への適用可能な事は勿論である。
本発明によれば、多重化装置における出力の比較によっ
て、障害の切分けができるので、正常な装置の出力を用
いてマイクロプロセッサの実行を継続できる効果と、エ
ラーの再発を防止し、障害を起した装置の交換又は修復
が迅速にできる効果がある。
て、障害の切分けができるので、正常な装置の出力を用
いてマイクロプロセッサの実行を継続できる効果と、エ
ラーの再発を防止し、障害を起した装置の交換又は修復
が迅速にできる効果がある。
第１図はブロック回路図、第２図は診断手順図であって
、図において、１と２はレジスタ、３１と３２は論理演
算器、４は比較回路、５は出力切替回路、６は制御回路
、７は起動回路、５２は論理否定、５１と７３は論理積
、５３と６１は論理又 和、６／）！、７１．７２はフリップフロップである。
、図において、１と２はレジスタ、３１と３２は論理演
算器、４は比較回路、５は出力切替回路、６は制御回路
、７は起動回路、５２は論理否定、５１と７３は論理積
、５３と６１は論理又 和、６／）！、７１．７２はフリップフロップである。
Claims (1)
- 並列接続した複数の論理演算器と該論理演算器の出力を
比較し、正常と認めた時の該出力を出力させる比較回路
を有するプロセッサにおいて、該論理演算器の正常出力
を選択出力する出力切替回路と該出力切替回路を作動す
る制御回路と、該論理演算器の異常出力を切分けする診
断手段を起動御回路に入力することで、該出力切替回路
を作動させる回路構成になることを特徴とする多重化論
理演算器制御回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56124584A JPS5827249A (ja) | 1981-08-08 | 1981-08-08 | 多重化論理演算器制御回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56124584A JPS5827249A (ja) | 1981-08-08 | 1981-08-08 | 多重化論理演算器制御回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5827249A true JPS5827249A (ja) | 1983-02-17 |
Family
ID=14889077
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56124584A Pending JPS5827249A (ja) | 1981-08-08 | 1981-08-08 | 多重化論理演算器制御回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5827249A (ja) |
-
1981
- 1981-08-08 JP JP56124584A patent/JPS5827249A/ja active Pending
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