JPS6139138A - 多重化システム - Google Patents
多重化システムInfo
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- JPS6139138A JPS6139138A JP16046984A JP16046984A JPS6139138A JP S6139138 A JPS6139138 A JP S6139138A JP 16046984 A JP16046984 A JP 16046984A JP 16046984 A JP16046984 A JP 16046984A JP S6139138 A JPS6139138 A JP S6139138A
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- Japan
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- processor
- processors
- main
- monitoring
- signal
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-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
- G06F11/16—Error detection or correction of the data by redundancy in hardware
- G06F11/20—Error detection or correction of the data by redundancy in hardware using active fault-masking, e.g. by switching out faulty elements or by switching in spare elements
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- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Quality & Reliability (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Hardware Redundancy (AREA)
- Debugging And Monitoring (AREA)
- Multi Processors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（１） 発明め属する技術分野
本発明は情報処理装置に関し、特に複数のプロセッサで
構成するマルチプロセッサシステムに関する。
構成するマルチプロセッサシステムに関する。
（２）従来技術の説明
マイクロプロセッサはその高性能化に伴い様々な分野で
応用されている。中でも銀行のオンライン端末、通信網
制御器、医療電子機器といった分野では非常に高い信頼
性が要求される。
応用されている。中でも銀行のオンライン端末、通信網
制御器、医療電子機器といった分野では非常に高い信頼
性が要求される。
従来のマイクロプロセッサで高信頼性の要求されるシス
テムを構成する場合、誤シ訂正コードをつけてデータ転
送する方法や同一のマイクロプロセッサを数ケ用いてこ
れらに対して同時に同じ処理をさせ、得られた出力を比
較し誤動作（障害）を検知する方法等が提案されている
。
テムを構成する場合、誤シ訂正コードをつけてデータ転
送する方法や同一のマイクロプロセッサを数ケ用いてこ
れらに対して同時に同じ処理をさせ、得られた出力を比
較し誤動作（障害）を検知する方法等が提案されている
。
Ｊ−１ｒｆｉ４’ｎ”’ｊ；辻Ｉｆ Ｆ −ｈ ｋＪＰ
宜１＾層１ｍｆ Ｍ４ｖ −Ａｔ ４１１ ｒれるが、
同時に同一処理を実行させる複数のマイクロプロセッサ
の各出力毎の一致・不一致を検出する回路が出力ビン毎
に必要である。
宜１＾層１ｍｆ Ｍ４ｖ −Ａｔ ４１１ ｒれるが、
同時に同一処理を実行させる複数のマイクロプロセッサ
の各出力毎の一致・不一致を検出する回路が出力ビン毎
に必要である。
また多重化を考慮したマイクロプロセッサシステムとし
て、主モード用プロセッサと監視モード用プロセッサと
を用いて監視モード用プロセッサで主モードのプロセッ
サの動作状態を監視し、誤動作が検出されると誤動作信
号を出力するものもある。
て、主モード用プロセッサと監視モード用プロセッサと
を用いて監視モード用プロセッサで主モードのプロセッ
サの動作状態を監視し、誤動作が検出されると誤動作信
号を出力するものもある。
しかしながらかかる多重化システムでは誤動作が検出さ
れた後、誤動作を起こした故障プロセッサの切はなしを
行ない、かつＩＪ ４ット信号を発注してシステムの再
起動処理がなされなければならない。
れた後、誤動作を起こした故障プロセッサの切はなしを
行ない、かつＩＪ ４ット信号を発注してシステムの再
起動処理がなされなければならない。
すなわち、システムにおいて誤動作が検出された場合、
システムの破壊を防ぐために可能な限シすみやかにシス
テムを停止させる必要があるためリセット信号が用いら
れている。しかしながらリセット信号によればシステム
全体が初期化されてしまう。誤動作前の処理を続行させ
るためには、誤動作前のシステムの処理状態を記憶して
おくだめのハードウェアが必要となる。
システムの破壊を防ぐために可能な限シすみやかにシス
テムを停止させる必要があるためリセット信号が用いら
れている。しかしながらリセット信号によればシステム
全体が初期化されてしまう。誤動作前の処理を続行させ
るためには、誤動作前のシステムの処理状態を記憶して
おくだめのハードウェアが必要となる。
さらにリセット直後の処理として、そのリセット信号が
システムの本来の初期化のためなのか、それとも誤動作
によるものかを判定する必要がある。従来、この処理は
ソフトウェアによって実行されていたためソフトウェア
の負担が大きく、実行速度が遅いという欠点を有してい
た。
システムの本来の初期化のためなのか、それとも誤動作
によるものかを判定する必要がある。従来、この処理は
ソフトウェアによって実行されていたためソフトウェア
の負担が大きく、実行速度が遅いという欠点を有してい
た。
（３）発明の詳細な説明
本発明は高信頼性が要求される多重化システムにおいて
、誤動作検出後の処理をソフトウェアの負担表しに高速
に実行するシステムを提供することを目的とする。
、誤動作検出後の処理をソフトウェアの負担表しに高速
に実行するシステムを提供することを目的とする。
（４）発明の構成
本発明によれば複数台のプロセッサを用い、そのうちの
少なくとも１つを主プロセッサとし、他のプロセッサを
監視プロセッサとして有する多重化プロセッサと、監視
プロセッサからの誤動作信号を受け、誤動作の判定を行
なう判定回路と、誤動作プロセッサの停止とシステムの
再構成、再起動を行なうシーケンスプロセッサとを含む
多重化システムを得る。
少なくとも１つを主プロセッサとし、他のプロセッサを
監視プロセッサとして有する多重化プロセッサと、監視
プロセッサからの誤動作信号を受け、誤動作の判定を行
なう判定回路と、誤動作プロセッサの停止とシステムの
再構成、再起動を行なうシーケンスプロセッサとを含む
多重化システムを得る。
ここで主プロセッサとは与えられたプログラムを実行す
るプロセッサを意味し、監視プロセッサとは主プロセッ
サの動作状態を監視し異常が生じた場合に誤動作検出信
号を発生する機能を有するプロセッサを意味する。本発
明の好適な実施態様によれば、監視プロセッサは主プロ
セッサと同等の機能、すなわち主プロセッサが実行する
プログラムを実行すべき機能と主プロセッサの実行状態
を監視する機能との両方を有するものとして提供されて
いる。監視機能は主プロセッサの処理と監視プロセッサ
自身の処理（これらは同一内容の処理）と遂次比較し、
途中不一致処理が検出された場合、その時点で誤動作検
出信号を発生することによって実現される。シーケンス
プロセッサはこの信号をうけて全プロセッサを停止させ
る。判定回路は誤動作検出信号をうけて異常を認識する
。しかしこの異常が主プロセッサで起きたか、監視プロ
セッサで起きたものかを調べる必要がある。本発明の好
適な実施例によればこれは以下のようにして調べられる
。すなわち、システムの中に監視プロセッサが少なくと
も２つ用意される。かかる２つの監視プロセッサは夫々
主プロセッサと同一の処理を実行し、かつ主プロセッサ
の処理との比較を実行する。このようになれば、誤動作
検出信号が２つの監視プロセッサから共に発生された場
合、異常は主プロセッサで生じたことがわかる。一方、
いずれか一方の監視プロセッサからのみ誤動作検出信号
が発生された場合は、それを発生した監視プロセッサ自
身に異常が生じたことがわかる。従って、判定回路は前
者ノ場合は主プロセッサのダウンを判定し、残シの２つ
の監視プロセッサのうちの一方を主プロセッサとして使
うことをシーケンスプロセッサに知らせる。一方、後者
の場合は誤動作検出信号を発生した監視プロセッサをシ
ステムから切シ離すことをシーケンスプロセッサに知ら
せる。シーケンスプロセッサはそれに従って異常プロセ
ッサの切）離し、システムの再構築、再起動を制御する
。
るプロセッサを意味し、監視プロセッサとは主プロセッ
サの動作状態を監視し異常が生じた場合に誤動作検出信
号を発生する機能を有するプロセッサを意味する。本発
明の好適な実施態様によれば、監視プロセッサは主プロ
セッサと同等の機能、すなわち主プロセッサが実行する
プログラムを実行すべき機能と主プロセッサの実行状態
を監視する機能との両方を有するものとして提供されて
いる。監視機能は主プロセッサの処理と監視プロセッサ
自身の処理（これらは同一内容の処理）と遂次比較し、
途中不一致処理が検出された場合、その時点で誤動作検
出信号を発生することによって実現される。シーケンス
プロセッサはこの信号をうけて全プロセッサを停止させ
る。判定回路は誤動作検出信号をうけて異常を認識する
。しかしこの異常が主プロセッサで起きたか、監視プロ
セッサで起きたものかを調べる必要がある。本発明の好
適な実施例によればこれは以下のようにして調べられる
。すなわち、システムの中に監視プロセッサが少なくと
も２つ用意される。かかる２つの監視プロセッサは夫々
主プロセッサと同一の処理を実行し、かつ主プロセッサ
の処理との比較を実行する。このようになれば、誤動作
検出信号が２つの監視プロセッサから共に発生された場
合、異常は主プロセッサで生じたことがわかる。一方、
いずれか一方の監視プロセッサからのみ誤動作検出信号
が発生された場合は、それを発生した監視プロセッサ自
身に異常が生じたことがわかる。従って、判定回路は前
者ノ場合は主プロセッサのダウンを判定し、残シの２つ
の監視プロセッサのうちの一方を主プロセッサとして使
うことをシーケンスプロセッサに知らせる。一方、後者
の場合は誤動作検出信号を発生した監視プロセッサをシ
ステムから切シ離すことをシーケンスプロセッサに知ら
せる。シーケンスプロセッサはそれに従って異常プロセ
ッサの切）離し、システムの再構築、再起動を制御する
。
（５）発明の効果
本発明によれば異常プロセッサの検出、およびその切り
Ｉ’ｌｔしが容易で、かつソフトウェアの負担を借シず
にシステムの再構築ができる。しかも、主プロセッサに
異常がなければシステム再構築後、プログ２ム処理を継
続することができる。さらに、主プロセッサダウンの時
は、監視プロセッサの少なくとも１つを主プロセッサと
して扱うことができ、プログラム処理高速に再開するこ
とができる。従って、システムのダウンを最小にとどめ
ることができる。
Ｉ’ｌｔしが容易で、かつソフトウェアの負担を借シず
にシステムの再構築ができる。しかも、主プロセッサに
異常がなければシステム再構築後、プログ２ム処理を継
続することができる。さらに、主プロセッサダウンの時
は、監視プロセッサの少なくとも１つを主プロセッサと
して扱うことができ、プログラム処理高速に再開するこ
とができる。従って、システムのダウンを最小にとどめ
ることができる。
（６）実施例の説明
まず、第１図および第２図を参照して従来のマルチプロ
セッザシステムについて説明する。
セッザシステムについて説明する。
高信頼性を実現するために、同一機能を有するｎ個のマ
イクロプロセッサ１０１乃至１０３を有し、各プロセッ
サはｍ本の出力ピンを有する。
イクロプロセッサ１０１乃至１０３を有し、各プロセッ
サはｍ本の出力ピンを有する。
各ピン対応にｍ個の比較器１０４乃至１０６が設けられ
ている。比較器の入力端にはｎ個のプロセッサの各間−
の出力ピンが接続され、計ｎ個の信号が入力される。比
較器の内部は第２図のようになっている。すなわち、ｍ
本の入力信号はＮＡＮＤゲート２０１に入力されるとと
もに、それらの反転信号がＮＡＮＤゲート２０２に入力
される。各ＮＡＮＤゲートの出力はＡＮＤグー）２０３
に入力される。従って、ｎ個の入力信号のうち１個でも
他とレベルの異なる信号が混っていればＡＮＤゲー）２
０３から 、誤動作検出信号が発生される。誤動作積
信号は第１図のＯＲゲート１０７を介してシステムコン
トローラ（図示せず）に送られる。システムコントロー
ラはＯＲゲート１０７からの検出信号をうけると、全部
のプロセッサにリセット信号を送シシステムを停止状態
にする。システムの回復はシステムコントローラとソフ
トウェアとによって制御される。従って、ソフトウェア
の負担が大きく、かつまだ、回復までに相当の時間を要
する。
ている。比較器の入力端にはｎ個のプロセッサの各間−
の出力ピンが接続され、計ｎ個の信号が入力される。比
較器の内部は第２図のようになっている。すなわち、ｍ
本の入力信号はＮＡＮＤゲート２０１に入力されるとと
もに、それらの反転信号がＮＡＮＤゲート２０２に入力
される。各ＮＡＮＤゲートの出力はＡＮＤグー）２０３
に入力される。従って、ｎ個の入力信号のうち１個でも
他とレベルの異なる信号が混っていればＡＮＤゲー）２
０３から 、誤動作検出信号が発生される。誤動作積
信号は第１図のＯＲゲート１０７を介してシステムコン
トローラ（図示せず）に送られる。システムコントロー
ラはＯＲゲート１０７からの検出信号をうけると、全部
のプロセッサにリセット信号を送シシステムを停止状態
にする。システムの回復はシステムコントローラとソフ
トウェアとによって制御される。従って、ソフトウェア
の負担が大きく、かつまだ、回復までに相当の時間を要
する。
これに対して本発明の一実施例によれば第３図のように
システムが構成される。
システムが構成される。
第３図は本発明の一実施例として三重化システムの一構
成を示すブロック図である。図において３０１，３０２
，３０３は同一の機能を有７ するプロセッサであり、
３０４はメモリ及びＩ１０装置である。各プロセッサと
メモリ及びＩ１０装置３０４とはバス３０５で接続され
る。
成を示すブロック図である。図において３０１，３０２
，３０３は同一の機能を有７ するプロセッサであり、
３０４はメモリ及びＩ１０装置である。各プロセッサと
メモリ及びＩ１０装置３０４とはバス３０５で接続され
る。
アドレス、データ、コントロール信号はこのバス３０５
を介して転送される。３０６はシステム制御部で、シー
ケンスプロセッサ３０７と誤動作プロセッサ判定回路３
０８とを含む。
を介して転送される。３０６はシステム制御部で、シー
ケンスプロセッサ３０７と誤動作プロセッサ判定回路３
０８とを含む。
プロセッサ３０１，３０２．３０３はそれ自体がプログ
ラムに基つく情報処理を行なう主モードと、主モードで
動作しているプロセッサの動作を監視する監視モードを
持つプロセッサでＭ／Ｃ端子に入力される信号によって
主モードと監視モードとが切換えられる。監視モードの
場合、プロセッサは主モードの動作以外に主モードで動
いている他のプロセッサの実行状態と自身の実行状態と
が比較される。主モードで動作している他のプロセッサ
（これが未来のプログラム処理プロセッサとして割シ当
てられている）と監視モードで動作しているプロセッサ
との間に異なる動作が生じた時には、監視モードで動い
ているプロセッサのＥＲ端子がアクティブとなシ誤動作
検出信号を発生する。まだこれらのプロセッサはＥ：ａ
ＨＡＬＴ入力端子を有しておシ、この端子がアクティブ
になるとプロセッサは処理を停止する。次いでＥＲＨＡ
ＬＴ端子がインアクティブとなるとＣ／Ｅ端子（続行／
障害）の状態により異なった動作をする。つまＦ）Ｃ／
Ｂ端子に１続行”を示す信号が入力されている時には中
断していた命令から続行し、Ｃ／Ｅ端子に障害を示す信
号が入力されている時にはあらかじめ定められたプログ
ラムを実行する。
ラムに基つく情報処理を行なう主モードと、主モードで
動作しているプロセッサの動作を監視する監視モードを
持つプロセッサでＭ／Ｃ端子に入力される信号によって
主モードと監視モードとが切換えられる。監視モードの
場合、プロセッサは主モードの動作以外に主モードで動
いている他のプロセッサの実行状態と自身の実行状態と
が比較される。主モードで動作している他のプロセッサ
（これが未来のプログラム処理プロセッサとして割シ当
てられている）と監視モードで動作しているプロセッサ
との間に異なる動作が生じた時には、監視モードで動い
ているプロセッサのＥＲ端子がアクティブとなシ誤動作
検出信号を発生する。まだこれらのプロセッサはＥ：ａ
ＨＡＬＴ入力端子を有しておシ、この端子がアクティブ
になるとプロセッサは処理を停止する。次いでＥＲＨＡ
ＬＴ端子がインアクティブとなるとＣ／Ｅ端子（続行／
障害）の状態により異なった動作をする。つまＦ）Ｃ／
Ｂ端子に１続行”を示す信号が入力されている時には中
断していた命令から続行し、Ｃ／Ｅ端子に障害を示す信
号が入力されている時にはあらかじめ定められたプログ
ラムを実行する。
システム制御部３０６のシーケンスプロセッサ（以下シ
ーケンスという）３０７は監視モードで動いているプロ
セッサから送られるＥＲ信号に応答する判定回路の制御
のもとに、全プロセッサの停止、システム再構成、再起
動の制御を行なう。誤動作プロセッサ判定回路は監視プ
ロセッサからのＥＲ倍信号基に、誤動作したプロセッサ
を判定し、システム再構成に必要となる情報を生成する
。
ーケンスという）３０７は監視モードで動いているプロ
セッサから送られるＥＲ信号に応答する判定回路の制御
のもとに、全プロセッサの停止、システム再構成、再起
動の制御を行なう。誤動作プロセッサ判定回路は監視プ
ロセッサからのＥＲ倍信号基に、誤動作したプロセッサ
を判定し、システム再構成に必要となる情報を生成する
。
以下にその動作を説明する。
システムが起動された時点ではプロセッサ３０１が主モ
ードで動作し、プロセッサ３０２及び３０３が監視モー
ドで動作すると仮定する。
ードで動作し、プロセッサ３０２及び３０３が監視モー
ドで動作すると仮定する。
処理進行中に監視モードのプロセッサのうち１台でも主
モードのプロセッサと異なった動作を検知した場合には
、そのプロセッサのＥＲ倍信号アクティブとなシステム
再構成へ通知される。ＥＲ倍信号受けたシステム制御部
はシーケンサ３０７に起動がかかる。シーケンサ３０７
はシステムの破壊を最少にとどめるためＨＡＬＴ １
、ＨＡＬＴ２ 、ＨＡＬＴ３の全信号をアクティブにす
る。これらの信号は各プロセッサのＥＲＨＡＬＴ端子に
入力され、これをうけて各プロセッサは直ちに動作を停
止する。次いでシーケンサ３０７は誤動作プロセッサの
判定回路３０８で生成された情報をもとに、システムの
再構成を行なう。
モードのプロセッサと異なった動作を検知した場合には
、そのプロセッサのＥＲ倍信号アクティブとなシステム
再構成へ通知される。ＥＲ倍信号受けたシステム制御部
はシーケンサ３０７に起動がかかる。シーケンサ３０７
はシステムの破壊を最少にとどめるためＨＡＬＴ １
、ＨＡＬＴ２ 、ＨＡＬＴ３の全信号をアクティブにす
る。これらの信号は各プロセッサのＥＲＨＡＬＴ端子に
入力され、これをうけて各プロセッサは直ちに動作を停
止する。次いでシーケンサ３０７は誤動作プロセッサの
判定回路３０８で生成された情報をもとに、システムの
再構成を行なう。
第４図は誤動作プロセッサ判定回路３０８において生成
される情報のフォーマット図を示している。監視モード
プロセッサ３０２，３０３のうちいずれか一方のみが誤
動作を検出した場合には、主モードプロセッサと他の監
視モードプロセッサとは同一の処理を行なっていたこと
になるため、誤動作を検出した監視モードプロセッサ自
体に障害が発生したことになる。よってそのプロセッサ
をシステムから切はなし、システムを再起動させる。ま
た、この場合には、主モードプロセッサは中断されてい
た命令を続行してもよいため、塩プロセッサのＣ／Ｅ信
号として１続行”を表わす信号を出力する。
される情報のフォーマット図を示している。監視モード
プロセッサ３０２，３０３のうちいずれか一方のみが誤
動作を検出した場合には、主モードプロセッサと他の監
視モードプロセッサとは同一の処理を行なっていたこと
になるため、誤動作を検出した監視モードプロセッサ自
体に障害が発生したことになる。よってそのプロセッサ
をシステムから切はなし、システムを再起動させる。ま
た、この場合には、主モードプロセッサは中断されてい
た命令を続行してもよいため、塩プロセッサのＣ／Ｅ信
号として１続行”を表わす信号を出力する。
一方、監視モードプロセッサ３０２，３０３の両方が供
にＥＲ償号を出力した場合には、主モードプロセッサ３
０１に障害が発生したことになシ、主モードプロセッサ
３０１が切は、なされる。この時、次の主モードプロセ
ッサとして３０２を用いることができる。プロセッサ３
０２のＭ／Ｃ端子には主モード指示信号を与えればよい
。またこの場合、中断していた命令の再会が不可能な時
には誤動作解析プログラムを実行する必要があるために
、プロセッサへのＣ／Ｅ信号としてパ障害°′を表わす
信号を出力する。 ５ 再構成を終えるとシーケンサ３０７はシステムを再起動
させるため、障害のないプロセッサに対してのみＥＲＨ
ＡＬＴ端子をインアクティブとする信号を与える。
にＥＲ償号を出力した場合には、主モードプロセッサ３
０１に障害が発生したことになシ、主モードプロセッサ
３０１が切は、なされる。この時、次の主モードプロセ
ッサとして３０２を用いることができる。プロセッサ３
０２のＭ／Ｃ端子には主モード指示信号を与えればよい
。またこの場合、中断していた命令の再会が不可能な時
には誤動作解析プログラムを実行する必要があるために
、プロセッサへのＣ／Ｅ信号としてパ障害°′を表わす
信号を出力する。 ５ 再構成を終えるとシーケンサ３０７はシステムを再起動
させるため、障害のないプロセッサに対してのみＥＲＨ
ＡＬＴ端子をインアクティブとする信号を与える。
この結果、障害のないプロセッサによりシステムが再構
築され、各プロセッサはそのＣ／Ｅ端子上の信号に応じ
て動作を開始する。つま夛Ｃ／Ｅ端子が”続行”を表わ
す信号をうけていれば中断していた命令を再開し、反対
に“障害”を表わす信号をうけていれば誤動作解析処理
プ （ログラムを実行する。誤動作解析処理プ？グラ
ムでは誤動作の発生した命令が再実行可能か否かを判定
し、再実行可能であれば再実行し、再実行不可能な場合
にはシステムに応じて、システム停止処理やシステム回
復処理等適当な処理単位で再起動がかけられる。
築され、各プロセッサはそのＣ／Ｅ端子上の信号に応じ
て動作を開始する。つま夛Ｃ／Ｅ端子が”続行”を表わ
す信号をうけていれば中断していた命令を再開し、反対
に“障害”を表わす信号をうけていれば誤動作解析処理
プ （ログラムを実行する。誤動作解析処理プ？グラ
ムでは誤動作の発生した命令が再実行可能か否かを判定
し、再実行可能であれば再実行し、再実行不可能な場合
にはシステムに応じて、システム停止処理やシステム回
復処理等適当な処理単位で再起動がかけられる。
以上の処理の後に、２重化システムとして動作が開始さ
れる。この時はプロセッサ３０１が主モードで動作し、
プロセッサ３０３が監視モードで動作する。再び監視モ
ードのプロセッサ３０３が誤動作を検出した場合にはい
ずれのプロセッサに障害が発生したかは判断不可能であ
る。よってシーケンサ３０７は両プロセッサを停止させ
、システムの破壊を最少にとどめる。
れる。この時はプロセッサ３０１が主モードで動作し、
プロセッサ３０３が監視モードで動作する。再び監視モ
ードのプロセッサ３０３が誤動作を検出した場合にはい
ずれのプロセッサに障害が発生したかは判断不可能であ
る。よってシーケンサ３０７は両プロセッサを停止させ
、システムの破壊を最少にとどめる。
以上のシーケンサ３０７の状態遷移を第５図に示す。
ここでは３重化システムの場合を説明したがさらにプロ
セッサの台数を増した場合にも同様の考え方で拡張可能
である。
セッサの台数を増した場合にも同様の考え方で拡張可能
である。
７） 実施例の効果の説明
本実施例は以上説明したように、少なくとも１台の主モ
ードプロセッサと複数台の監視モードプロセッサで多重
化システムを構成することによって、誤動作が検知され
た時点で総てのプロセッサを直ちに停止させ、誤動作し
たプロセッサをシステムから除去し、主モードプロセッ
サが正常でめった場合には中断した命令を再開し、主モ
ードプロセッサに障害が認められた場合には監視モード
プロセッサの中の１台を主モードに切替え誤動作処理を
実行することにより、誤動作検出後のシステム回復処理
を容易かつ高速に実行することができる。
ードプロセッサと複数台の監視モードプロセッサで多重
化システムを構成することによって、誤動作が検知され
た時点で総てのプロセッサを直ちに停止させ、誤動作し
たプロセッサをシステムから除去し、主モードプロセッ
サが正常でめった場合には中断した命令を再開し、主モ
ードプロセッサに障害が認められた場合には監視モード
プロセッサの中の１台を主モードに切替え誤動作処理を
実行することにより、誤動作検出後のシステム回復処理
を容易かつ高速に実行することができる。
第１図は従来の多重化システムの構成ブロック図である
。１０１．１０２，１０３・・・・・・マイクロプロセ
ッサ、１０４，１０５．１０６・・・・・・比較器。 １０７・・・・・・ＯＲゲート。第２図は第１図の比較
器の回路図でおる。２０１・・・・・・ＮＡＮＤゲート
。 ２０２・・・・・・ＯＲゲート、２０３・・・・・・Ａ
ＮＤゲート。 第３図は本発明の一実施例として３重化システムを構成
したブロック図である。３０１，３０２゜３０３・・・
・・・マイクロプロセッサ、３０４・・・・・・メモリ
及びＩＯ装置、３ｏ５・・・・・・バス、３ｏ６・・間
システム制御部、３ｏ７・曲・シーケンサ、３０８・・
・・・・誤動作プロセッサ判定回路、第４図は誤動作検
出後のシステム再構成のために生成される情報フォーマ
ット図である。第５図は第３図のシーケンサの状態遷移
を示すフローチャートである。
。１０１．１０２，１０３・・・・・・マイクロプロセ
ッサ、１０４，１０５．１０６・・・・・・比較器。 １０７・・・・・・ＯＲゲート。第２図は第１図の比較
器の回路図でおる。２０１・・・・・・ＮＡＮＤゲート
。 ２０２・・・・・・ＯＲゲート、２０３・・・・・・Ａ
ＮＤゲート。 第３図は本発明の一実施例として３重化システムを構成
したブロック図である。３０１，３０２゜３０３・・・
・・・マイクロプロセッサ、３０４・・・・・・メモリ
及びＩＯ装置、３ｏ５・・・・・・バス、３ｏ６・・間
システム制御部、３ｏ７・曲・シーケンサ、３０８・・
・・・・誤動作プロセッサ判定回路、第４図は誤動作検
出後のシステム再構成のために生成される情報フォーマ
ット図である。第５図は第３図のシーケンサの状態遷移
を示すフローチャートである。
Claims (2)
- （１）少なくとも一個の主プロセッサと、１個以上の監
視プロセッサと、前記監視プロセッサからの異常検出信
号により異常が生じたプロセッサを判定する判定回路と
、前記判定回路の出力に基いてシステムを再構築する制
御回路とを含むことを特徴とする多重化システム。 - （２）前記異常信号を検知すると前記制御回路は直ちに
前記主プロセッサおよび前記監視プロセッサの動作を停
止させ、前記判定回路により監視プロセッサの異常が検
出されたとき、該監視プロセッサを切りはなし、前記主
プロセッサは中断した命令から処理を続行し、前記主プ
ロセッサの異常が検出されたときは前記監視プロセッサ
の１つが主プロセッサとして動作するようにしたことを
特徴とする特許請求の範囲第１項記載の多重化システム
。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59160469A JPH0630069B2 (ja) | 1984-07-31 | 1984-07-31 | 多重化システム |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59160469A JPH0630069B2 (ja) | 1984-07-31 | 1984-07-31 | 多重化システム |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6139138A true JPS6139138A (ja) | 1986-02-25 |
| JPH0630069B2 JPH0630069B2 (ja) | 1994-04-20 |
Family
ID=15715619
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59160469A Expired - Lifetime JPH0630069B2 (ja) | 1984-07-31 | 1984-07-31 | 多重化システム |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0630069B2 (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4832673A (en) * | 1986-09-01 | 1989-05-23 | Mitsuboshi Belting, Ltd. | Toothed belt having improved tooth cover fabric |
| US8155824B2 (en) | 2008-02-04 | 2012-04-10 | Denso Corporation | Electronic control apparatus for vehicles, which is provided with plural microcomputers |
| JP2013025570A (ja) * | 2011-07-21 | 2013-02-04 | Denso Corp | 電子制御ユニット |
| JP2013242708A (ja) * | 2012-05-21 | 2013-12-05 | Denso Corp | 電子制御装置 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5518729A (en) * | 1978-07-26 | 1980-02-09 | Hitachi Ltd | Parallel triple system constituting method of computer system |
| JPS55154639A (en) * | 1979-05-18 | 1980-12-02 | Sanyo Electric Co Ltd | Control system for microcomputer |
| JPS56108161A (en) * | 1980-01-31 | 1981-08-27 | Nec Corp | Operation control system for multiprocessor |
-
1984
- 1984-07-31 JP JP59160469A patent/JPH0630069B2/ja not_active Expired - Lifetime
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5518729A (en) * | 1978-07-26 | 1980-02-09 | Hitachi Ltd | Parallel triple system constituting method of computer system |
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| JPS56108161A (en) * | 1980-01-31 | 1981-08-27 | Nec Corp | Operation control system for multiprocessor |
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| US8155824B2 (en) | 2008-02-04 | 2012-04-10 | Denso Corporation | Electronic control apparatus for vehicles, which is provided with plural microcomputers |
| JP2013025570A (ja) * | 2011-07-21 | 2013-02-04 | Denso Corp | 電子制御ユニット |
| JP2013242708A (ja) * | 2012-05-21 | 2013-12-05 | Denso Corp | 電子制御装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0630069B2 (ja) | 1994-04-20 |
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