JPH02113500A - 半導体集積回路の検査方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 産業上の利用分野 本発明は、命令を行う（３号をストアしているインスト
ラクション・リードオンリメモリを備える半導体集積回
路を検査するための方法に関する。

従来の技術 このような半導１１ｇ　ｔＡ　’６１回路において、そ
のインストラクション・リードオンリメモリの容量は、
年とともに増加し、それにｆ１！ってそのインストラク
ション・リードオンリメモリの検査をするために必要な
時間は増加する一方である。従来では、インストラクシ
ョン・リードオンリメモリのストア内容を検査するため
に、そのインストラクション・リードオンリメモリをｆ
？ｊ栽した半導体集積回路内に、検査のための回路を設
け、この検査のための回路によってインストラクション
・リードオンリメモリのストア内容を出力させ、この検
査のための回路からの出力と、予め定める期待値と比較
して、半導体ａｍ回路内のインストラクション・リード
オンリメモリに故障があるかどうか、すなわち半導体集
積回路の良否を判定している。

発明が解決すべき課題 このような先行技術では、インストラクション・リード
オンリメモリの容量が増えると、それに応じて検査に要
する時間が長大化する。またこの検査の際に、前記期待
値のテストパターンを、インストラクション・リードオ
ンリメモリの容量の増大に件って、増加して、準備する
必要がある。

本発明の目的は、インストラクション・リードオンリメ
モリを備える半導体集積回路の検査を簡便に、したがっ
て短時間に行うことができるようにした半導体ｉＡＩ回
路の検査方法を提供することである。

課題を解決するための手段 本発明は、（ａ）インストラクション・リードオンリメ
モリと、このインストラクション・り一ドオンリメモリ
にストアされているストア内容と外部から入力される制
御信号との論理演算を行い、その論理演算結果を出力す
る論理回路と、論理回路の出力に応答して予め定める動
作を行って□その動作に対応した信号を出力する被制御
回路とを備える検査されるべき半導体集積回路を準備し
、 （ｂ）インストラクション・リードオンリメモリのスト
ア内容を読出して、論理回路に与えるとともに、この論
理回路に予め定める制御信号を外部から与え、 （Ｃ）被制御回路の出力を検出して、予め定める値と比
較することを特徴とする半導体ｉＪ、積回路の検査方法
である。

作　　用 本発明に従えば、半導体＃＆積回路に備えられている論
理回路に、外部から制御信号を入力し、この論理回路に
はまた、インストラクション・り一ドオンリメモリにス
トアされているストア内容が与えられる。論理回路の出
力に基づいて、半導体集積回路内に備えられている被制
御回路を制御動ｔｐさせ、その動ｆヤに対応した信号を
出力させる。

この被１ｔＩＩＩ御回路からの出力信号を、予め定める
値と比較する。このようにしてインストラクションリー
ドオンリメモリにストアされている内容を検査すること
ができると同時に、このインストラクション・リードオ
ンリメモリにストアされているストア内容に６゛（つて
被制御回路の動作を行わせる。

・インストラクション・リードオンリメモリのストア内
容を順次的に導出し、そのインストラクション・リード
オンリメモリのストア内容に対応して外部から制（１信
号を順次的に与えることによって、インストラクション
・リードオンリメモリと前記被制御回路との検査を簡便
に、したがって短時間に行うことができるようになる。

またインストラクション・リードオンリメモリの検査だ
けでなく、同時に被制御回路およびそれに関連する回路
の検査をも同時に行うことが可能になる。またインスト
ラクション・リードオンリメモリのストア内容に個別的
に対応した期待値を、前述の先行技術のように多数準備
しておく必要が、本発明では、なくなり、このことによ
ってもまた検査を簡素化することができる。

実施例 第１１’ｉｌは、本発明の一実施例のブロック図である
。半導体＃＆積回路によって構成されるマイクロコンピ
ュータ１は、中央処理回路２を備え、この中央処理回路
２の出力によってカウンタ３からはアドレス信号を順次
的にインストラクション・リードオンリ、メモリ４に与
える。このインストラクション・リードオンリメモリ４
には、マイクロコンビ−Ｌ−夕１に備えられている被制
御回路５の制位蓼動作を行うための命令信−りがストー
アされている。

・Ｃンストラクシコン・リードオンリメモリ４のカウン
タ３によってアドレス指定されたストア内容は、各ピッ
ト−毎にライン１１〜１１を・介して論理回路である排
他的論理和ゲートＧ１〜Ｇｉの一方の入力に与えられる
。各ゲートＧ１〜Ｇｉの他方の入力には、ライン８を介
して検査装置９から個別的に制御信号が与えられる。

論理口ｎ６の各ゲート６１〜・Ｇｉからの出力は、イン
ストラクション・デコーダ１０に与えられ、ここでデコ
ードされた信号は、インストラクション′・レジスタ１
１に与えられる。インストラクションレジスタ１１の出
力は、被制御回路５に与えられる。被制御回路５は、た
とえばランダムアクセスメモリ、そのランダムアクセス
メモリの読出しおよび書込みを行う回路、ならびにその
他の、動作を行う回路であってもよい、この被制御回路
５の制御ｚｊ動１１！によって行われた結果としての信
号は・、出力端子１２から検査回路９に与えられる。

第２［２！は、インスＩ・ラクション・リードオンリメ
モリ４と論理回路６とを示すブロック図である。

インストラクション・リードオンリメモリ４にストアさ
れている信号を導出するラインは、たとえば６計８本で
あって、これを参照符１１〜１８で示す、これらのライ
ン１１〜ｒ８に２値並列論理信号ＦＦ、ずなわち「１１
１１１１１１」である命令コードが導出されるときを想
定する。外部に設けられた検査装置９から入力端子８を
経てライン７からゲーｔ−ｒ’；ｔ〜Ｇ８には、信号５
５、ずなわちｒｏｌｏｌ　　０１０１Ｊというデータを
与えることによって、論理回路６の排他的論理和ゲート
Ｇ１・〜Ｇ８からは２１１信号ＡＡ、すなわち「１０’
１０　１０１０」という命令コードを得ることができる
。このようなインス［・ラクション・リードオンリメモ
リ４のストア内容が論理回路６において変換されて１？
）られる命令コードＡＡによって、被制御回路５が制御
動作を行い、その制御勤ｆヤを表す信号は出力端子１２
から検査回路９に与えられる。もしも仮に、インストラ
クション・リードオンリメモリ４のストア内容が正しく
なければ、すなわち信号ＦＦ以外のデータがライン！１
〜ｅ　ｌから導出されると、論理回路６がらは信号ΔΔ
という命令コードは得られず、したがって被ＤＩ　１ｕ
１１回路５は、期待された動作を行わず、これによって
インストラクション・リードオンリメモリ１１のストア
内容が誤っており、インストラクション・リードオンリ
メモリ４が故障であることを検査することができる。

またこのインストラクション・リードオンリメモリの出
力ライン１１〜ｌｉがたとえば６ビツトであるときには
（ｉ＝６）、検査回路９がら出力端子８およびライン７
を介して論理回路６の排他的論理和ゲー１〜Ｇ１〜Ｇｉ
には、第１表に示される制御環信号（１）〜（ｊ）がそ
れぞれ与えられるようにｔｌ・）成されてもよい。

第　　１　　表 第３図を参照して、検査動作を説明する。ステップ「１
１からステップｒ＋　２に移り、中央処理装置２はカウ
ンタ３を順次的にインリメント、またはデクリメントし
てアドレス信号を順次的にインストラクション・リード
オンリメモリ４に与える。これによってインストラクシ
ョン・リードオンリメモリ４のアドレス指定されたスト
ア領域からは、ライン１１〜１１に並列ビットのストア
内容が順次的に読出されて与えられる。検査回路９から
入力端子８には、カウンタ３によるアドレス指定に同期
して、制御錦信号が与えられる。

ステップｎ　４では、論理回路６の出力に基づく被制御
ｎ回路５の動ｆヤが行われ、この動作を表す出力が出力
端子１２から検査回路９に与えられて、被制御）−回路
５の出力と、干る定める期待する値との比較が行われる
。この比較の結果、被制御ヰ回路５がインストラクショ
ン・リードオンリメモリ４のストア内容と検査回路９か
ら入力端子８に与えられた制（鐸信号との論理回路６に
おける論理演算の結果、達成されるべき予め定める動作
が行われたときには、インストラクション・リードオン
リメモリ４のストア内容が正しく、したがってイン７、
トラクション・リードオンリメモリ４が故障しておらず
、良品であることが判断される。またこの比較結果が不
一致であれば、インストラクション・リードオンリメモ
リ４にストアされている命令コードが誤っており、故障
していることが判断される。

被制御回路５の制御の結果、出力端子１２に得られる信
号のビット数は、−ｍには、少なくてよく、これによっ
て、検査回路９における予め定める期待値との比較を簡
便に行うことが可能になり、前述の先行技術に関連して
述べたようにインストラクション・リードオンリメモリ
４の出力の各ビット毎の期待値の照合を行う必要がなく
なり、検査を簡素化することができる。

発明の効果 以上のように本発明によれば、半導体集積回路に備えら
れている論理回路に、インストラクション・リードオン
リメモリのストア内容と、外部からの制シー信η・とを
与えて論理演算を行わせ、この論理回路の出力に基づい
て、半導体集積回路内の被制御回路を動ずヤさせ、その
被制御回路の出力を、予め定める値と比較する。したが
ってインストラクション・リードオンリメモリのストア
内容の検査とともに、その半導体集積回路の被制御回路
などの検査をも、同時に行うことができ、検査を簡便に
かつ短時間に行うことができるようになる。

【図面の簡単な説明】

第１図は本発明の一実施例のブロック図、第２０は第１
図に示されるインストラクション・リードオンリメモリ
４と論理回路６を示すブロック図、第３図は第１図およ
び第２図に示される実施例の動ｆヤを説明するためのフ
ローチャートである。 １・・・半導体ａ積回路、２・・・中央処理回路、３・
・・アドレスカウンタ、４・・・インストラクション・
リードオンリメモリ、５・・・被制御回路、６・・・論
理回路、９・・・検査回路、１０・・・インストラクシ
ョン・レコーダ、１１・・・インストラクション・レジ
スタ、６１〜Ｑｉ・・・排他的論理和ゲート 代理人　　弁理士　西教　圭一部 第　２　図 第　１　＠ 第　３　図

Claims (1)

1. 【特許請求の範囲】 （ａ）インスト・ラクション・リードオンリメモリと、
   このインストラクション・リードオンリメモリにストア
   されているストア内容と外部から入力される制御信号と
   の論理演算を行い、その論理演算結果を出力する論理回
   路と、 論理回路の出力に応答して予め定める動作を行ってその
   動作に対応した信号を出力する被制御回路とを備える検
   査されるべき半導体集積回路を準備し、 （ｂ）インストラクション・リードオンリメモリのスト
   ア内容を読出して、論理回路に与えるとともに、この論
   理回路に予め定める制御信号を外部から与え、 （ｃ）被制御回路の出力を検出して、予め定める値と比
   較することを特徴とする半導体集積回路の検査方法。