(54) УСТГОЙСТВО ДЛЯ КОНТЮЛЯ ПАМЯТИ Изобретение относитс к запоминающим устройствам. По основному авт. св. № 743039 известно устройство дл контрол пам ти, содержащее последовательно соединенные регистр адреса и дешифратор адреса, выход которого подклю чен к одному из входов накопител , другие входы которого подключены к выходу регист ра числа и первому выходу блока управлени ,, второй и третий выходы которого соединены со входами регистра адреса и регистра числа, блок сравнени , входы которого подкл чены к выходам накопител и регистра числа, счетчик, элементы И, триггер и регистр ошибок , выход и первый вход которого подключены соответственно ко входу и четвертому выходу блока управлени , второй вход соединен с выходом oднqгo из элементов И, вхо ды которого подключены к одним из выходов счетчика и выходу триггера, первый вход которого соединен с п тым выходом блока управлени и одним из входов счетчика, други вход и выход счетчика подключены соответственно к выходу блока сравнени и входам другого элемента И, выход которого подключен ко второму входу триггера 1. Недостатком этого устройства вл етс то, что оно не позвол ет вы вить все ощибки выходных цепей адресного тракта, в частности не вы вл ютс ошибки в работе последнего по номеру выхода дешифратора, что приводит к увеличению времени восстановлени устройства и снижает надёжносп устройства. Цель изобретени - повьштение надежности устройства. Поставленна цель достигаетс тем, что В устройство дл контрол пам ти введены дополнительные триггер и счетчик, выходы которого соединены с одними из входов регистра адреса, а первый и второй входы соответственно с шестым выходом блока управлени и выходом дополнительного тритгера, вход которого соединен с седьмым выходом блока управлени . На чертеже представлена структурна схема устройства дл контрол пам ти. Устройство содержит блок 1 управлени , ре-, гистр 2 адреса, дешифратор 3 адреса, накопи392 тель 4, регистр 5 числа, блок 6 сравнени , счетчик 7, элементы И 8 и 9, триггер 10, регистр 11 ошибок, дополнительный счетчик 12, дополнительный триггер 13. Выходы блока 1 управлени с первого по п тый соединены соответственно с входами накопител 4, регистра 2 адреса, регистра 5 числа, регистра II ошибок и триггера 10. Выходы счетчика 12 соединены с одними из входов регистра 2 адреса, а первый и второй входы соответственно с шестымвыходом блока 1 управлени и выходом триггера 13, вход которого соединен с седьмым выходом блока 1 управлени . Устройство работает в двух режимах. Проверка входных адресных цепей (первый режим). Работа устройства начинаетс с установки в нулевое состо ние регистров 2 и 5, счетчиков 7 и 12 и триггеров 10 и 13 (цепи установки в нуль условно не показаны). Затем блок 1 управлени формирует режим запи си информации в накопитель 4 и разрешает формировани|г кодов адреса и числа. Код адреса формируетс счетчиком 12 и передаетс в регистр 2 адреса. Первоначальйо пересчет адресов организуетс только в первой половине регистра адреса, в другую половину записываютс нули. Блок 1 управлени формирует число, необходимое дл проверки определен ного входа дешифратора 3, и регистр 5 числа записывает его в накопитель 4: при проверке i-ro входа дешифратора по каждому выбираемому адресу в накопитель записываетс число, соответствующее состо нию i-ro разр да регистра адреса. Через 2 циклов за писи (п - количество разр дов в регистре адреса ) блок 1 управлени формирует сигнал считьюани . Считанна из накопител 4 инфорт маци блоком 6 сравнени сравниваетс с ранее записанной и цри их несовпадении форми- рует сигнал ошибки, подаваемый на вход счет чика 7. Неисправность i-ro входа дешифратора 3 адреса приводит к тому, что к половине запоминающих элементов накопител 4 обраще ние происходит дважды: сначала в них записы ваетс нуль, а затем (по тому же адресу) единица. При сравнении считанной и записанной информации получаетс 2/2 ошибок, записанных в счетчике 7. Элемент И 9 фиксирует это состо ние счетчика 7 и при наличии разрешающего сигнала с триггера 10 вьфабатьшает сигнал подаваемый на информационный вход регистра 11. Триггер 10 дает разрешающий сигнал на вход элемента И 9 при условии, что не срабатьшает элемент И 8, фиксирующий состо ние счетчика 7, равное . Такое состо ние счетчика 7 может быть в том случае, если ошибки вь1званы не (или не только) неисравностью i-ro входа дешифратора, а неисравностью накопител 4. Таким образом, при количестве ошибок, большем или меньшем 2 /2, сигнал на информационный вход регистра И ошибок не поступает, т.е. при этом i-ый вход дешифратора не считаетс неисправным . После окончани процесса считывани при проверке 1-го входа дешифратора 3 блок 1 управлени вырабатывает управл ющий сигнал по которому происходит запись в регистр 11 ошибок и установка в нуль счетчика 7 и триггера 10. Затем блок 1 управлени формирует число, необходимое дл проверки (i + 1)-го входа дешифратора 3, и процесс проверки продолжаетс аналогично описанному до последнего входа. Затем блок 1 управлени формирует сигнал считывани информации из регистра 11 ошибок, если ошибки имеют место, то блок 1 управлени формирует сигнал останова; если оишбки отсутствуют, то проверка продолжаетс . При этом код адреса со счетчика 12 переписываетс уже в старшие разр ды регистра 2 адреса, а младшие заполн ютс нул ми. В остальном работа устройства протекает аналогично описанному выше. Проверка выходных адресных целей (второй режим). Работа устройства во. втором режиме (проверка правильности работы выходов дешифратора ) в принципе аналогична работе в первом режиме, но имеет три особенности. Перва особенность состоит в том, что на регистр 2 адреса подаетс не п/2-разр дный, а (п-1)разр дный код, а в п-ый разрАд регистра 2 адреса записываетс нуль. Втора особенность заключаетс в том, что дл проверки правильности работы j-ro выхода дешифратора 3 блок 1 управлени формирует число дл записи в накопитель таким образом, что нуль записываетс по адресам с номерами j + (m-l)2 . (,22 72), по остальным номерам за1шсьшаютс единицы. Обнаружение неисправности выходных цепей дешифратора 3 происходит аналогично обнаружению неисправности входных цепей. Это относитс ко всем выходам, кроме последнего, так как при просчете счетчика 12 в йр мом направлении последний выход дешифратора 3 не провер етс . Поэтому после окончани пр мого просчета блок 1 )Т1равлени вырабатывает сигнал реверса , устанавливающий триггер 13 в состо ние единицы (это треть особенность работы устройства в режиме проверки выходных адресных цепей). Сигнал с триггера 13 переводит счетчик 12 в режим реверса, и начинает с обратный просче адресов. Так как при этом последний выход дешифратора становитс первым , то осуществл етс и его проверка .
Предлагаемое устройство дл контрол памти позвол ет обнаружить однократные и многократные ошибки в работе адресных цепей накопител по всем нх входам и выходам, локализировать неисправности с точностью до входа или выхода деигафратора и, благодар этому, значительно сократить врем поиска к устранени неисправности.
Формуле изобретени ,
Устройство дл контрол пам ти по авт. св. № .743039, отличающеес
тем, по, с целью повышени надеж ост уст ройства, оно содержит дополнительные- триггер и счетчик, выходы которого соеди мы с одними иэ входов регистра адреса, первый и второй входы соответственно с шестым выходом блока управл ш и выходом дополнительного триггера, вход которого соеднно с седьмым выходом блока управлеюм.
Источники информации, прин тые во внимание при экспертизе 1. Авторское свидетельство СССР N 743039, кл. G И С 29/00, 1978 (прототип).