SU918904A1 - Устройство дл контрол больших интегральных схем (БИС) - Google Patents

Устройство дл контрол больших интегральных схем (БИС) Download PDF

Info

Publication number
SU918904A1
SU918904A1 SU802936798A SU2936798A SU918904A1 SU 918904 A1 SU918904 A1 SU 918904A1 SU 802936798 A SU802936798 A SU 802936798A SU 2936798 A SU2936798 A SU 2936798A SU 918904 A1 SU918904 A1 SU 918904A1
Authority
SU
USSR - Soviet Union
Prior art keywords
memory
unit
lsi
control
block
Prior art date
Application number
SU802936798A
Other languages
English (en)
Inventor
Александр Иванович Панов
Валентин Федорович Ворожеев
Original Assignee
Предприятие П/Я Р-6707
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Предприятие П/Я Р-6707 filed Critical Предприятие П/Я Р-6707
Priority to SU802936798A priority Critical patent/SU918904A1/ru
Application granted granted Critical
Publication of SU918904A1 publication Critical patent/SU918904A1/ru

Links

Landscapes

  • Tests Of Electronic Circuits (AREA)

Description

(Б) УСТРОЙСТВО дл  КОНТРОЛЯ БОЛЬШИХ ИНТЕГРАЛЬНЫХ СХЕМ (БИС)

Claims (2)

  1. Изобретение относитс , к контрольно-измерительной технике и может быт использовано при контроле БИС. Известно устройство контрол  БИС, содержащее ЭВМ, измерители параметров , блоки контрол , источник питани , блок контактировани  к БИС, ком мутатор и блок управлени  СТЗ. Недостатком известного устройства  вл етс  значительное врем  контрол  при подаче на БИС большого количества комбинаций входных кодов. Наиболее близким к изобретению по технической сущности  вл етс  устройство , содержащее ЭВМ, соединенную с накопителем и блоком управлени , выход которого последовательно соединен с блоком управлени  пам тью, с блоком пам ти, с блоком формироёа-ни  входных сигналов, с блоком контактировани  дл  включени  контролируемой БИС и с компаратором ожидаемой информации L2. Недостатком этого устройства  вл етс  значительное врем  контрол  при необходимости подачи на БИС большого количества входных кодовых воздействий , которое требуетс  дл  контрол  БИС микропроцессорного набора. Цель изобретени  - сокращени  времени контрол . Цель достигаетс  тем, что в устройстве , содержащем ЭВМ, соединенную с накопителем и блоком управлени , блок пам ти, управл ющий вход которого соединен через блок управлени  пам тью с блоком управлени , а выходы соединены с соответствующими входами блока формировани  входных сигналов и компаратором, выход и вход которых соединены с соответствующим входом и Выходом контактного блока дл  включени  контролируемой БИС, а также с блоком управлени , введены дополнительный блок пам ти и элемент ИЛИ, причем первые сигнальные входы элемента ИЛИ соединены с выхоДОМ дополнительного блока пам ти, вторые сигнальные входы - с адресными выходами блока управлени  пам тью , а выходы соединены с адресными входам блока пам ти, управл ющие входы элемента ИЛИ, адресные и управл ющие входы дополнительного блока пам ти соединены с соответствующи выходами блока управлени  пам тью. На чертеже представлена функциональна  схема устройства. Устройство содержит ЭВМ 1, накопитель 2, блок 3 управлени , блок 4 управлени  пам тью, дополнительный блок 5 пам ти, элемент 6 ИЛИ, блок 7 пам ти, блок 8 формировани  входных сигналов, компаратор 9, контактный блок 10 дл  включени  контролируемой БИС. Устройство работает следующим образом . Перед проверкой испытуемой БИС из накопител  2 посредством ЭВМ 1, блока 3 управлени  и блока k управлени  пам тью в блок 7 пам ти заноситс  минимальный набор команд-кодовых последовательностей, необходи мых дл  проведени  полного цикла контрол  данной БИС, а в дополнительный блок 5 пам ти - последовательность адресов этих команд дл  осуществлени  циклов проверки. При этом, загрузка информации из накопи тел  2 в пам ть блоков 5 и 7 осуществл етс  адресным счетчиком и дешифратором команд блока k управлени пам тью. Дешифратор команд распредел ет информацию между блоками 5 и 7 пам ти. В блок 7 пам ти информаци заноситс  посредством адресного сче чика блока k управлени  пам тью через многоразр дный элемент 6 ИЛИ. Последний открываетс  сигналами с блока Л управлени  пам тью, разрешающими прохождени  сигналов адресного счетчика блока управлени  па м тью во врем  загрузки информации блок 7 пам ти. Затем провер ема  БИС устанавливаетс  в контактный блок 10. По командам с блока f упраёлени  пам тью из дополнительного блока 5 пам ти в блок 7 пам ти через многоразр дный элемент 6 ИЛИ передаетс  адресна  информаци , котора  выводит информа цию из блока 7 пам ти в виде кодово последовательности, затем она (информаци ) подаетс  на блок 8 форми вани  входных сигналов и компаратор 9 4 9. Блок 8 формировани  входных сигналов вырабатывает необходимые логические уровни, которые подаютс  на входы контролируемой БИС. Выходные сигналы БИС (реально получаема  информаци  - отклик схемы на сигналы воздействи ) сравниваютс  с ожидаемой информацией в компараторе 9. При одинаковой информации БИС считаетс  годной, а при разной бракованной . При этом, компаратор 9 вырабатывает дл  блока 2 управлени  сигнал, по получении которого блок 3 управлени  останавливает измерени  и сигнализирует о наличии брака. В случае, если один из несколько выводов контролируемой БИС  вл ютс  входами и выходами, по окончании процесса занесени  информации (запись) осуществл етс  перевод блока формировани  входных сигналов В в третье состо ние. Программирование третьего состо ни  (номера такта и фазы включени ) также осуществл етс  внутри цикла проверки без обращени  к посто н1: ой пам ти накопител . Таким образом , в режиме записи информации в , контролируемую БИС управление блоками 5 и 7 пам ти осуществл етс  адресным счетчиком и дешифратором команд блока k управлени  пам тью, причем блок 7 пам ти управл етс  через многоразр дный элемент 6 ИЛИ. В режиме считывани  информации (проверка БИС)дополнительный блок 5 пам ти управл етс  адресным счетчиком блока управлени  пам тью, а блок 7 пам ти через многоразр дную схему ИЛИ - блоком 5 пам ти,  вл ющимс  адресным устройством дл  блока 7 пам ти. Сокращение времени контрол  в предлагаемом устройстве без пр мого увеличени  объема пам ти осуществл етс  благодар  введению блока 5 пам ти и элемента 6 ИЛИ, если число различных входных воздействий, подаваемых на контролируемую БИС, ограничено, а количество их комбинаций значительно. Это дает возможность в блок 7 пам ти записать минимальное число расличных кодовых последовательностей, необходимых длЯ контрол  БИС, а в дополнительный блок 5 пам ти - адреса вышеназванных последовательностей. Благодар  введению многоразр дного элемента схемы ИЛИ обеспечиваетс  рациональное использование пам ти устройства, а также повышение е,е емкости без пр мого увеличени  объема. Уменьшегие времени контрол  достигаетс  за счет сокращени  количес ва обращений ЭВМ 1 к накопител м 2. Формула изобретени  Устройство дл  контрол  больших интегральных схем (БИС), содержаще ЭВМ, соединенную с накопителем и бл ком управлени , блок пам ти, управл ющий вход которого соединен через блок управлени  пам тью с блоком управлени , а выходы соединены с соответствующими входами блока формировани  входных сигналов и компаратором , выход и вход которых соеди нены с соответствующим входом и выходом контактного блока дл  включени  контролируемой БИС, а также с блоком упра1влени , отличающ е е с   тем, что, с целью уменьfKf Шени  времени контрол , в него введены дополнительный блок пам ти и элемент ИЛИ, причем первые сигнальные входы элемента ИЛИ соединены с выходом дополнительного лока пам ти , вторые сигнальные входы - с адресными выходами блока управлени  пам тью, а выходы соединены с адресными входами блока пам ти, управл ющие входы элемента ИЛИ, адресные и управл ющие входы дополнительного блока пам ти соединены с соответствующими выходами блока управлени  пам тью. Источники информации, прин тые во внимание .при экспертизе 1.Патент Великобритании 1Г 20058i8, кл. G 01; R 31/00, 1979. ,
  2. 2.Техническое описание. Испытательна  система дл  функциональной проверки БИС. Фирма Такеда Рикел. Япони  (прототип).
SU802936798A 1980-06-10 1980-06-10 Устройство дл контрол больших интегральных схем (БИС) SU918904A1 (ru)

Priority Applications (1)

Application Number Priority Date Filing Date Title
SU802936798A SU918904A1 (ru) 1980-06-10 1980-06-10 Устройство дл контрол больших интегральных схем (БИС)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
SU802936798A SU918904A1 (ru) 1980-06-10 1980-06-10 Устройство дл контрол больших интегральных схем (БИС)

Publications (1)

Publication Number Publication Date
SU918904A1 true SU918904A1 (ru) 1982-04-07

Family

ID=20900572

Family Applications (1)

Application Number Title Priority Date Filing Date
SU802936798A SU918904A1 (ru) 1980-06-10 1980-06-10 Устройство дл контрол больших интегральных схем (БИС)

Country Status (1)

Country Link
SU (1) SU918904A1 (ru)

Similar Documents

Publication Publication Date Title
JP3216449B2 (ja) 半導体メモリの故障自己診断装置
US4167780A (en) Data processing unit having scan-in and scan-out means
US8156391B2 (en) Data controlling in the MBIST chain architecture
US4682330A (en) Hierarchical test system architecture
KR100278827B1 (ko) 메모리 시험장치
JP2868710B2 (ja) 集積回路装置及びその試験方法
JPS62140299A (ja) パタ−ン発生装置
US5271015A (en) Self-diagnostic system for semiconductor memory
US4965768A (en) Semiconductor device having programmable read only memory cells for specific mode
SU918904A1 (ru) Устройство дл контрол больших интегральных схем (БИС)
US5339320A (en) Architecture of circuitry for generating test mode signals
EP0263312A2 (en) Semiconductor memory device with a self-testing function
RU1807525C (ru) Устройство дл диагностического контрол оперативной пам ти
JPH07198782A (ja) 診断回路
SU890442A1 (ru) Устройство дл контрол оперативных запоминающих блоков
SU888211A1 (ru) Устройство дл контрол блоков оперативной пам ти
SU1376121A2 (ru) Устройство дл записи и контрол программируемой посто нной пам ти
SU926724A2 (ru) Устройство дл контрол пам ти
SU1144154A1 (ru) Устройство дл контрол интегральных микросхем пам ти
SU1539782A2 (ru) Устройство дл тестового контрол цифровых блоков
SU945904A1 (ru) Устройство дл контрол полупроводниковой пам ти
RU2029986C1 (ru) Устройство для контроля
SU562783A1 (ru) Устройство контрол и диагностики цифровых схем
SU1053165A1 (ru) Устройство дл контрол оперативной пам ти
SU601762A1 (ru) Устройство дл контрол полупроводниковых оперативных накопителей