SU1144154A1 - Устройство дл контрол интегральных микросхем пам ти - Google Patents

Abstract

УСТРОЙСТВО ДЛЯ КОНТРОЛЯ ИНТЕГРАЛЬНЫХ ШКРОСХЕМ ПАМЯТИ, содержащее генераторы импульсов, подключенные к первому блоку управлени  , последовательно соединенные первьй и второй формирователи управл ющих сигналов, входы первого из которых соединены с выходами генераторов импульсов и одним из выходов первого блока управлени , выход второго формировател  управл ютЕих сигналов  вл етс  первым выходом устрой ства, первым входом которого  вл етс  вход одного из генераторов импульсов , программируемый блок питани  и датчик температуры-, вккоды которых  вл ютс  соответственно вторым и третьим выходами устройства, триггер, выход которого подключен к входу третьего формировател  управл ющих сигналов, пульт управлени  , соединенный с первым и вторым блоками управлени , первый счетчик и группы счетчиков, одни из выходов которых подключень соответственно к управл кщим вхЬдам первого и второго формирователей управл ющих сигналов , программируемого блока пита- i ни  и датчика температуры и к информационному входу печатающего блока, один из управл ющих входов которого соединен с выходом третьего формировател  управл ющих сигналов, выходы второго блока управлени  подключены соответственно к входам триггера, первого счетчика, счетчиков групп, одному из входов первого блока управлени  и другому управл ющему входу печатающего блока, а входы - к другим выходам первого счет (Л С чика и счетчиков групп, о т л и- . чающеес  тем, что, с целью повьшени  достоверности контрол , в него введены регистр, элемент ИЛИ, элементы И-ИЛИ и второй счетчик, тактовый вход которого соединен с одним из выходов первого формировател  управл кшщх сигналов, информационн вход - с выходой регистра, rtb вход управлени  параллельной запи7 СЬЮ - с выходом элемента ИЖ, информационньй .выход - с информационным входом печатающего блока, выход переноса - с одними, из входов элемента ИЛИ и элементов И-ИЛИ, выхода которьпЕ соединены с тактовыми входами счетчиков одной из групп, вход регистра и другие входы элемента ИШ и элементов И-ИЛИ подключены к одним из выходов- второго блока управлени ..

Description

I Изобретение относитс  к вычисли тельной технике. Известно устройство дл  контрол  блоков пам ти, в котором генера ци  эталонных данных и адресаци  . провер емого блока пам ти осуществ л етс  блоком управлени , вырабатывающим совокупность команд специального назначени , определ ющих программу теста дл  проверки блока пам ти, причем блок управлени  позвол ет формировать специальные дл  данного типа блоков пам ти т желые кодовые последовательности и адресные переходы il.. . Недостатком этого устройства  в л етс  однозначность определени  работоспособности провер емого бло ка пам ти дл  решени  поставленной задачи по принципу годен-брак- С по мощью этого устройства невозможно также проводить достоверные испытани  современных больших интегральных микросхем запоминающих устройст так как отсутствует возможность создавать внешние услови  проверки характерные дл  про влени  дефектов . Наиболее близким техническим решением к изобретению  вл етс  устро ство дл  контрол  блоков пам ти, содержащее генераторы импульсов, подключенные к первому блоку управлени , последовательно соединенные формирователи управл ющих сигналов входы первого из которых соединены с выходами первого блока управлени  и генераторов импульсов, а выход второго формировател  управл ющих сигналов подключен к первому выходу устройства-, вход .которого соединен с входом одного из генераторов импульсов, блок питани  и дат чик температуры, выходы которых подключены соответственно к второму и третьему выходам устройства-, второй блок управлени , выходы кото рого соединены с входом триггера, подключенного к третьему блоку управлени , печатающий блок, пульт управлени , соединенный с первым и вторым блоками управлени , счетчи ки, информационные которых подключены соответственно к управл ющим входам формирователей управл ющих сигналов, блока питани , дат чика температуры и информационным входам печатающего блока, управл ющие входы и выходы счетчиков соединены с выходами и входами второго блока управлени , а выход третьего блока управлени  соединен с управл ют щим входом печатающего блока f2j. Это устройство устанавливает пригодность провер емой пам ти дл  применени  в заданных услови х эксплуатации и позвол ет оценивать его работоспособность по следующим параметрам: временные соотношени  и амплитуда управл ющих сигналов, частота обращени , напр жени  питани , температурный диапазон Однако это устройство не позвол ет проводить испытани  блоков пам ти с требуемой степенью достоверности . Это объ сн етс  тем, что тенденци  к повьш1ению быстродействи , информационной емкости и увеличению плотности компоновки современных больших интегральных микросхем запоминающих устройств (БИС ЗУ) привод т к по влению новых типов дефектов , которые возникают при функционировании элементов субмикронных размеров в монолитном кристалле. Специфика контрол  БИС ЗУ состоит в том, что необходимо вы вить не только  вные отказы элементов, вход щих, в состав запоминающего устройства, но и дефекты, обусловленные паразитными св з ми, которые возникают в процессе функционировани  при изменении внешних воздействий, в частности , величины питающих напр жений. Известное устройство осуществл ет построение области работоспособности по точкам при фиксированных значени х напр жени  питани . Такой режим испытани  не гарантирует работоспособности провер емой пам ти в услови х, когда будет происходить плавное изменение уровн  напр жени  питани  даже в допустимом диапазоне , что имеет место при нестабильности источника питани  или постепенном выходе его из стро . Изменение питани  в процессе функционировани  БИС ЗУ приводит к перезар ду паразитных емкостей, изменению параметров протекающих токов , возникают сбои в работе усилителей записи-считывани  и происходит потер  информации в  чейках пам ти . Кроме того, известное устройство в процессе построени  области рабо3

тоспособности не оценивает такой параметр как врем , в течении которого можно гарантировать работоспособность провер емой пам ти в случае катастрофического отказа источника питани , когда он выходит из стро  и происходит постепенный разр д фильтрующих емкостей-. Такой параметр  вл етс  важным в том cлyf чае, когда необходимо избежать потери информации, записанной в пам ть. Величина времени хранени  информации позвол ет рассчитать схему аварийного подключени  резервного истоника питани  или произвести перезапись информации в другой массив пам ти.

Целью изобретени   вл етс  повышение достоверности контрол .

Поставленна  цель достигаетс  тем, что в устройство дл  контрол  интегральных микросхем пам ти, содежаа;ее генераторы импульсов, подключенные к первому блоку управлени , последовательно соединенные первый и второй формирователи управл ющих сигналов, входы первого из которых соединены с выходами генераторов импульсов и одним из выходов первого блока управлени , выход второго формировател  управл ющих сигналов  вл етс  первым выходом устройства , первым входом которого  вл етс  вход одного из генераторов импульсов, программируемый блок питани  и датчик температуры, выходы которых  вл ютс  соответственно вторым и третьим выходами устройства , триггер, выход которого подключен к входу третьего формировател  управл ющих сигналов, пульт управлени , соединенный с первым и вторым блоками управлени , первый счетчик и группы счетчиков, одни из вьпсодов которых подключены соответственно к управл ющим входам первого и второго формирователей управл ющих сигналов, программируемого блока питани  и датчика температуры и к информационному входу печатающего блока, один из управл ющих входов которого соединен с выходом третьего формировател  управл ющих сигналов, выходы второго блока управлени  подключены соответственно к входам триггера , первого счетчика, счетчиков групп, одному из входов первого

4415А4

блока управлени  и другому управл ющему входу печатающего блока, а входы - к другим выходам первого счетчика и счетчиков групп, введены регистр, элемент ИЛИ, элементы И-Шта и второй счетчик, тактовый вход которого соединен с одним из выходов первого формировател  управл ющих сигналов, информационный

10 вход - с выходом регистра, вход управлени  параллельной записью с выходом элемента ИЛИ, информационный выход - с информационным входом печатающего блока, выход переноса 15 с одним из входов элемента И-ИЖ, выходы которых соединены с тактовыми входами счетчиков одной из групп, вход регистра и другие входы элемента ИЛИ и элементов И-ИЛИ подключены к одним из выходов второго блока управлени .

На фиг. 1 изображена структурна  схема устройства дл  контрол  интегральных микросхем пам ти, на

5 фиг. 2 - схема отдельных блоков устройства .

Устройство содержит (фиг. 1) первый блок t управлени , генераторы 2 и 3 импульсов, первый формироваQ тель 4 управл ющих сигналов, группу счетчиков 5, второй формирователь 6 управл ющих сигналов, группу счетчиков 7, программируемый блок 8 питани , группу счетчиков 9, датчик 10 температуры, первый счетчик 11, второй блок 12 управлени . Триггер 13, третий формирователь 14 управл ющих сигналов, печатающий блок 15, пульт 16 управлени , элементы

И-ИЛИ 17, регистр 18, элемент ИЛИ 19, второй счетчик 20.

Устройство подключаетс  к контролируемой интегральной микросхеме 21 пам ти.

Программируемь1й блок 8 питани  (фиг. 2) содержит цифроаналоговый преобразователь 22, операционный усилитель 23, резисторы 24 и 25, конденсаторы 26-29.

Устройство работает следующим образом.

Дл  построени  многомерных областей работоспособности микросхем пам ти устройство имеет два режима функционировани : режим задани  управл ющих воздействий и режим тестировани .

В режиме задани  управл ющих воздействий из пульта 16 управлени  в блок 1 управлени  вводитс  программа генерации теста. Блок 12 управлени  в соответствии с программой также записанной с пульта 16 управлени  задает исходное значение параметров, определ   дах область работоспособности провер емой микросхемы . Таким образом, временное положение и длительность управл ющих сигналов, которые будут реализованы формирователем 4, соответствуют кодам, занесенньм в счетчики 5 Амплитуда управл юпщх сигналов определ етс  кодами счетчиков 7. Зада ние температуры окружающей среды, когда провер ема  микросхема 21 загружена в термостат, осуществл етс  датчиком 10 температуры в соответствии с кодами счетчика 11. Исходный уровень напр жени  тштани  задаетс  кодом счетчика 9, который записываетс  из блока 12 управлени , при этом тактовые импульсы поступают на счетчики 9 через элементы И-ИЖ 17.

Дл  реализации изменени  напр жени  питани  в режиме тестировани  блок 12 управлени  задает число К, которое заноситс  в регистр 18 в двоичном коде, а затем через элемент ИЛИ 19 записывает его в счетчик 20. Значение числа К определ етс  из услови , что счетчик 9 за врем  прохождени  провер кицего теста должен изменить свое состо ние на Р импульсов. Соответственно измен етс  и напр жение питани , задаваемое блоком 12.

После установлени  исходных условий блок 12 управлени  по команде с пульта 16 управлени  переводит триггер 13 из 1 в О. При этом формирователь 14 разрешает работу печатающего блока 15, который фиксирует исходное состо ние счетчиков 5, 7, 9, 11, 20. После чего триггер 13 вновь переводитс  в 1.

В режиме тестировани  блок 1 управлени  в соответствии с введенной программой вьфабатьгоает совокупность управл ющих сигналов дл  генераторов 2 и 3 импульсов и формировател  4 управл ющих сигналов. Данна  совокупность управл ющих сигналов определ ет реализацию теста проверки и задает код данных, адрес и род работы дл  провер емой микросхемы в каждом цикле обращени . Генератор 2 импульсов формирует эталонный код данных дл  записи в провер емую микросхему 12 или дл  сравнени  со cчитanны ш из микросхемы 21 данньми. Результаты сравнени  считанного и эталонного кодов

поступают в блок 7 управлени . Генератор 3 импульсов формирует код адреса провер емой микpocxe ш 21. Информаци  о СОСТОЯНИИ счетчика адреса генератора 3 поступает в

блок 1 управлени , задава  условные переходы в алгоритме провер ющего теста. Формирователь 4 управл ющих сигналов в зависимости от заданного блоком 1 управлени  режима формирует временную диаграмму

записи, считывани  или регенерации. I

С момента начала и до окончани  генерации теста проверки импульсы

Выбор микросхем (ВМ) (наличие импульса соответствует обращению к провер емой микросхеме) поступают с выхода форш1ровател  4 на тактовый вход 1 счетчика 20. После каждых к импульсов счетчик 20 оказьгоаетс  в состо нии нуль и на выходе обратного переноса по вл етс  импульс, КОТ01И11Й через элемент ИЛИ 19 поступает на вход параллельНой записи счетчика 20 и осуществл ет очередную запись числа К из регистра 18 в счетчик 20. Если за-.дан ре ;ш4 изменени  напр жени  питани , то импульс переноса с выхода счетчика 20 поступает через элементы И-ИЛИ 17 (фиг. 2). на один из тактовых входов счетчика 9. В результате состо ние счетчика 9 изменитс  на Р импульсов за врем  проверки микросхемы даиньм тестом, а напр жение питани  будет линейно измен тьс  относительно исходного в сторону увеличени  или уменьшени . Блок 16 управлени  информирует блок 12 управлени  о результате тестировани . По окончании теста или в случае отказа провер емой микросхемы блок 12 управлени  останавливает работу блока 1 управлени  и через триггер 13 и формирователь 14 разрешает работу печатаю«чего блока 15, который фиксирует состо ние счетчика 5, 7, 9, 11 и 20 в момент останова. Блок 12 управлени  измен ет исходное состо ние счетчиков 5, 7, 9, 11 и содержимое регистра 18, мен   тем самым значени  параметров управл ющих воздействий. В свою очередь счетчики информируют блок 12 управлени  о своем текущем состо нии, формиру  услови  переходов алгоритма построени  области работоспособности.

Таким образом, предлагаемое устройство дп  контрол  интегральных Ш11{росхем пам ти позвол ет реализовать режим изменени  напр жени  питани  1фовер емой микросхемы зо врем  прохождени  провер емого тес та, что повышает достдверность контрол  интегральных микросхем пам ти

в процессе построени  многомерных областей работоспособности, так как создаютс  услови  дл  про влени  скрытых дефектов интегральных струкТУР , которые могут щ ивести к нарушени}Ш исправного функционировани  запоминающего устройстваt Количественна оценка интервала времени, в течении которого провер ема  микросхема сохран ет информацию при отказе источника питани , расщир ет область применени  предлагаемого устройства, поскольку этот параметр  вл етс  необходимым в том случае

когда требуетс  избежать потери

информации при аварийном отключении питани .

Фиг. f

Claims (1)

1. УСТРОЙСТВО ДЛЯ КОНТРОЛЯ ИНТЕГРАЛЬНЫХ ЬШКРОСХЕМ ПАМЯТИ, содержащее генераторы импульсов, подключенные к первому блоку управления , последовательно соединенные первый и второй формирователи управляющих сигналов·, входы первого из которых соединены с выходами генераторов импульсов и одним из выходов первого блока управления, выход второго формирователя управляющих сигналов является первым выходом устройства, первым входом которого является вход одного из генераторов импульсов, программируемый блок питания и датчик температуры·, выходы которых являются соответственно вторым и третьим выходами устройства, триггер, выход которого подключен к входу третьего формирователя управляющих сигналов, пульт управления , соединенный с первым и вторым блоками управления, первый счетчик и группы счетчиков, одни из выходов которых подключены соответственно к управляющим вхЪдам первого и второго формирователей управляющих сигналов , программируемого блока пита- , ния и датчика температуры и к информационному входу печатающего блока, один из управляющих входов которого соединен с выходом третьего формирователя управляющих сигналов, выходы второго блока управления подключены соответственно к входам триггера, первого счетчика, счетчиков групп, одному из входов первого' блока управления и другому управляющему входу печатающего блока, а входы - к другим выходам первого счетчика и счетчиков групп, о т л и- . чающееся тем, что, с целью повышения достоверности контроля, в него введены регистр, элемент ИЛИ, элементы И-ИЛИ и второй счетчик, тактовый вход которого соединен с одним из выходов первого формирователя управляющих сигналов, информационный вход - с выходом регистра, вход управления параллельной запиз сью - с выходом элемента ИЛИ, информационный. выход - с информационным входом печатающего блока, выход переноса - с одними, из входов элемента ИЛИ и элементов И-ИЛИ, выхода которых соединены с тактовыми входами счетчиков одной из групп, вход регистра и другие входы элемента ИЛИ и элементов И-ИЛИ подключены к одним из выходов· второго бло- ка управления.