JPS60224199A - 半導体記憶装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （２）技術の背景 半導体記憶装置には、 Ａ：任意の番地に、 Ｂ：任意のデータが書込み又は（及び）読出しでき、 Ｃ：且つ書込まれたデータは保存できることが要求され
る。現在これらの機能のチェックは、全メモリセルに対
して実際にデータを書込み／読出しを行なうことにより
行なわれている。

（３）従来技術と問題点 半導体記憶装置のデコーダには、次の２つの機能が要求
される。

■　複数の選択線のうちいずれか１本の選択線のみが選
択されること（いいかえれば、必ず１本の選択線が選択
されること、複数本の選択線が同時に選択されないこと
） ■　異なるアドレス信号に対しては異なる選択線が選択
されること（いいかえれば、異なるアドレス信号に対し
て同一の選択線が複数回選択されないこと、又いかなる
アドレス信号によってもそれに対応する選択線が選択さ
れ、どの選択線も全く選ばれないことがないこと） 従来でこれらの機能の試験は実際にデータをメモリセル
に書込み、それを読出すことによって行なわれている。

しかしながら、このような方法でデコーダ機能の試験を
行なうにはデコーダ機能試験用の特殊なデータパターン
を作成しなければならない。なぜなら、単純にデータを
メモリセルに書込んで、それを読出しただけでは、同一
選択線が２以上の異なるアドレスで選択されていること
や、複数の選択線が同時に選択されていることは必ずし
も判別できないからである。

更に紫外線消去型のＥＦＲＯＭでは、一度データを書込
むと、それを消去するのに時間がかかり、上記の様な方
法を使用した場合試験能率の低下を招く。又、ただ１度
のみのデータ書込みを許し、書込んだデータの消去はで
きない様な構成としたＯＦＲＯＭ　（Ｏｎｅ　ｔ　ｉｍ
ｅ　Ｐｒｏｇｒａｍａｂｌｅ　０ｎｌｙ　Ｍｅｍｏｒｙ
）については、上述の様な方法は採用できず、デコーダ
の機能の十分な信頼性保証をするのが難しいという問題
があった。

（４）発明の目的 本発明はメモリセルに対するデータの書込み／読出しを
行なうことな°く、デコーダの機能を試験できる半導体
記憶装置を実現し、上述の問題を解消することを目的と
するものである。

（５）発明の構成 上記の目的は、アドレス信号に対応したメモリセルをメ
モリセルアレイの中から選択するための選択信号を発生
するデコーダの出力を受け、各アドレス信号に対応した
単一のデコード出力のみが発生されているか否かを判定
するデコーダ機能判定回路を有することを特徴とする半
導体記憶装置によって達成される。

（６）発明の実施例 以下図を用いて本発明の一実施例を更に詳細に説明する
。第１図は本発明の一実施例である半導体記憶装置のブ
ロック図である。図中、１はメモリセルアレイ、２はＸ
デコーダ、３はアドレス人カバソファ、４はＸデコーダ
、５はセンスアンプ／ライトアンプ、６はコントロール
信号発生回路。

７はデコーダ機能判定回路である。

第Ｆ図に於いてメモリセルの選択は、Ｘデコーダ２の出
力でワード線を選択し、Ｘデコーダ４の出力でビット線
を選択することで行なわれ、データの書込み／続出しは
センスアンプ／ライトアンプ５を介して行なわれる。ま
た、コントロール信号発生回路６は外部から与えらる、
例えばライトイネーブル信号や、チップセレクト信号に
応答して内部回路制御信号を発生する。本実施例に於い
て、従来と異なるのはデコーダ機能判定回路７を設けた
点にある。

本発明にかかるデコーダ機能判定回路７について説明す
るまえに第１図のＸデコーダ２の構成について簡単に説
明する。

第２図は、Ｘデコーダ２の回路構成の一例を示す図であ
り、ＷＬＯ−ＷＬＮはワード線、２１〜２Ｎはデコード
回路、　Ｑｌ　＝Ｑｎはエンハンスメント型ＭＯＳトラ
ンジスタ、Ｏｐ　はデプレッション型ＭＯ３）ランジス
タである。尚、デコード回路２２〜２Ｎの回路構成は２
１と同一なので図示を省略する。第２図に於いて、例え
ばトランジスタＱ＋”Ｑｎのゲートに入力される信号が
全て低レベルとなり、Ｑ、％Ｑｎが全てカットオフする
とワード線ＷＬＯが高レベルとなって選択される。

デコード回路２２〜２Ｎも２１と同様に動作する。

但し、Ｑｌ　〜Ｑｎのゲートに入力されるアドレス信号
は各デコード回路で異なり、同時に２本以上のワード線
が選択されることがない様になっている。尚、Ｘデコー
ダ４は、入力されるアドレス信号がＸデコーダ２と異な
るだけで、基本的な回路構成は、Ｘデコーダ２と同じで
ある。

かかるデコーダが持つべき前述■の機能が正常に働くか
否かをチェックするのが第３図に示すデコーダ機能判定
回路７である。図中、Ｔ３．〜ＴＤＪ／はエンハンスメ
ント型ＭＯ３）ランジスタで、ＴＬはデプレッション型
ＭＯ３）ランジスタ、ＣＰＩ　。

ＣＰｉは比較器、ＧはＮＯＲゲートである。

尚、ＷＬＯ−ＷＬＮは、第２図のＸデコーダ２の各出力
が入力されることを示している。尚、Ｔｏｏ　””　Ｔ
’ｏｕは全て同じ特性のトランジスタである。

本実施例は、トランジスタＴｐｏ　−ＴｏＰＪのうちの
どれか１つのみがオンしたときと、複数個オンしたとき
とでＡ点の電位が異なることを利用してデコーダの機能
を試験するものである。以下、第４図を用いて第３図の
回路の動作を説明する。第４図に於いて、ＶＲＤＤ　〜
ＶＲ（１２は第３図のＡ点の電位ｖｌｏを示しており、
これらは以下の様な関係にある。

ＶＲＤＯ’　Ｔ、、〜Ｔｐｕ全てがオフのときＶＲＤＩ
　：　Ｔｐ□　−ＴＩ、、／のうちの１つのみがオンし
たとき ＶＲＤＩ２”　ＴＯＯ−ｗ’ｒ、、、のうちの２つがオ
ンしたとき 第３図に於ける、基準電圧ＶはＶＲ９０とｖｇＤ＋との
間、基準電圧■２はＶＲＤＩ　と■ＦＬｐ２　との間に
設定されて比較器ＣＰ、は少なくとも１本のワード線が
選択されていることを検出し、比較器ＣＰ２は２本以上
のワード線が選択されていないことを検出する。従って
、アドレス信号に応答して、対応するワード線のみが選
択されればＮＯＲゲー）Ｇの出力■ｓｏは論理“１”と
なる。

すなわち、アドレス信号を順次変えていったときに、ア
ドレス信号に対応したワード線のみが選択されれば、Ｖ
ｌ〉ＶＲＤ　（＝Ｖ２ｐｌ　）　＞Ｖ２となり、比較器
ｃ　ｐ、及びｃ　ｐ、の出力は共に論理“Ｏ”となり、
全ての選択条件でＶＳＯは論理“１”となるのでそのデ
コーダは正常に機能していることがわかる。

一方、あるアドレス信号に対してデコーダから全くワー
ド線選択出力が発生しなければ、Ｖρ（−Ｖｇｔ）ｉ＞
　）　＞Ｖ、＞Ｖ、となるから比較器ＣＰ、の出力は論
理“１”、比較器ＣＰ２の出力は論理“０”となりＶｊ
Ｄは論理″０”となる。また、あるアドレス信号条件で
、２つ以上のワード線選択出力が同時に発生するとＴｐ
ｏ−Ｔｌ）Ａ／のうちの２つ以上がオンとなるからＡ点
の電位ＶＫＩ＋は■２よりも低い■、Ｄユ　となる。

このときには比較器ＣＰの出力は論理″０”。

比較器ＣＰ２の出力は論理“１”となりＶ、Ｄは論理“
０″となる。

このように第３図の回路を半導体記憶装置に内蔵するこ
とで、メモリセルにデータを書込み／読出しせずとも、
アドレス信号の全ての条件（組合せ）を入力するだけで
デコーダの機能を容易にチェックすることができる。

尚、第１図の実施例では、Ｘデコーダ２のみにデコーダ
機能判定回路７を設けているが、Ｙデコーダ４側にも設
けてよいことはいうまでもない。

また、判定出力ｖヌｐは、半導体チップ上のパッドに出
力して、パッケージ外部には出さない様にしても良いし
、外部端子からパッケージ外に出力する様にしても良い
。尚、ＶｊＤをパンケージ外に出力するようにするとき
には、他の信号の入力、又は出力に利用している端子を
共用するようにすればよい。例えばある端子に通常の使
用電圧よりも高い電圧を与えると他の端子にＶ５ｐが出
力されるようにすることで端子を共用できる。

第５図は■うち、前述■の機能をチェックするためのデ
コーダ機能判定回路７の他の例を示す回路図であり、第
６図は第５図の回路の動作を説明するためのタイミング
図である。図中、ＴＤＸＡ／は入力データ、　Ｔｔ、。

汀は出力データ、ＴＢはイネーブル信号、１．．１２は
クロック信号である。また黒点を付与したトランジスタ
はデプレッション型であり、その他はエンハンスメント
型のＭＯ３Ｉ−ランジスタである。

第５図の回路は一種のシフトレジスタであり、一点鎖線
で囲った部分ＳＦが、１段のダイナミックシフトレジス
タを示している。この回路は最初に入力データＴＤＩＮ
を入力し、ＷＬＩ　〜Ｗ９を順次選択する様にアドレス
信号を入力することで、入力データＴ、１Ｎを順次転送
する。もしデコーダに異常がなければ、ＷＬＰ、Ｉを選
択後にＴＤ工ＭとＴＴ）。ＵＴは一致する。一方、デコ
ード出力があるアドレス信号を入力したときに発生しな
かったり、あるワード線が複数回選択されるとＴ。工Ｒ
はデコーダ機能判定回路７の出力段まで転送されず、Ｔ
、□ＲとＴｐＯＩＩ丁は一致しないので、デコーダに不
良があることがわかる。

以下、第６図を参照しながら第５図・の動作をさらに詳
細に説明する。試験モードに入るには、まずイネーブル
信号ＴＥを論理“１”としてトランジスタ１をオンとす
る。次いでクロック信号ｔ　。

ｔ２（ｔｘはｔ、をもとにして内部でつくられる）を与
えると共に、ＷＬＯ−ＷＬＮが順次論理″１″となるよ
うにアドレス信号をアドレス人力バッファ３へ入力する
。

例えばＷＬＯが論理“１″になっている時にクロックｔ
が論理″１″になるとＴ１１　、　’ｒ、がオンとなり
、Ｔ、エヮのレベルはＴ、、　、　Ｔ、２を介してコン
デンサＣｏへ転送される。次いでクロックｔが論理“０
”に戻るとＴｌ＋はカットオフしてコンデンサＣｏの電
位すなわちＴＩ４のゲート電位はＴｐｒｙから転送され
たレベルに保持される。仮にＴ、工Ｍが論理“１″であ
るとすると、ＴＡのゲート電位も論理“１”となること
からＴ、４はオンし、ノードＮ　のレベルは論理“０”
となる。

次にＷＬｌが論理“１”となりクロックｔが論理″１″
となにとＴ２１．Ｔ２．がオンし、ノードＮ。

のレベルはＴ２＋　、Ｔ２２を介してコンデンサＣに転
送される。クロックｔが論理“０”に戻るとＮのレベル
はコンデンサＣＩに保持される。以下同様にしてコンデ
ンサＣＰ、Ｉまで転送される。デコーダが正常に機能し
ていればＣＲまでデータが転送された時ＣＦＪの電位す
なわちＴＮＩ＋のゲート電位は論理“０”となっている
。

さてＣ７１／へのデータ転送時にはＷＬＡ／が論理″１
″となっており、クロックｔ、は論理“１″となってい
る。又、クロックｔの反転論理であるクロックｔ２は論
理“Ｏ”となっている。この時ＴＮＩ（図示せず）　、
ＴＡ２がオンし、これらＴＮｌ、ＴＮｌを通してノード
ＮＮ−，（図示せず）の論理″０”がＣＮすなわちＴＡ
４のゲートへ転送されるわけである。従ってＴＮＩ＋は
オフし、ノードＮＡ／は論理“１”となりこれをゲート
としたＴｚ２はオンすることからノードＮＺ＋は論理″
０”となる。又、この時前述条件からＴＡ３　、　ＴＡ
４−がオン、”、！！；＋、Ｔｚ４がオフしておりノー
ドＮ、の論理“１”はノードＮ工２すなわちＴｐｚのゲ
ートへ、ノードＮ２／の論理“０”はノードＮＺ３すな
わちＴＦｔのゲートし各々転送される。従ってＴＩ２は
オン、ＴＩ６はオフすることからノードＮＦＩは論理“
０″となりＴＩ５−もオフとなる。よってＮＦ２は論理
“１”となり、ＴＩ３はオンとなる。しかる後にクロッ
クｔ、が論理“０”に戻るとクロックｔ２は論理“１”
になってＴ２．。

ＴＩ４がオフし、Ｔｚ＋；、　Ｔ’ｘｂがオンとなるこ
とからノートＮ、、Ｌ、　ＮＸうが共論理“０”となる
ことからＴＦｌ”’Ｔ％により構成されるフリップフロ
ップ回路は前述の論理すなわちノードＮＦＩは論理“０
”をノードＮＦ２すなわちＴＤＯｕＴは論理“１”を保
持する。この保持は以後ｔｅが論理″１”に、クロック
ｔ１が論理“０”に保たれる限り、電源がオフされるま
で続く。つまりＴＲＩ〜Ｔ２６．ＴＦＩ〜ＴＦ＆の回路
は前述のデコーダのチェック結果をスタティックにＴ９
７．□に出力し続ける機能を持たせるために付加したも
のである。

この様にデコーダが正常に機能していればＴｒｍＪが（
Ｎ＋１）段（デコーダの出力すなわち選択線の本数は２
の累乗率となるので（Ｎ＋１）は偶数）のシフトレジス
タで転送されて矢印ＣＨで示す時点でＴＶＺＮとＴＩ）
０（ＪＴの論理の一致をチェックすることができる。

以上の動作はＴＩ）ＤＪを論理“０”として場合も同様
にして行なわれる。

一方、ＷＬＯＮＷＬＮのうちの一つでも論理“１”とな
らない場合や、同じ線にデコード出力が２回以上でた場
合にはＴｐ工Ｍが正しく転送されず、Ｔ　Ｉ）ＩＶと転
送終了後のＴｐい、Ｔが不一致となり、デコーダに不良
があることがわかる。

本実施例に於いて、更に正確を期するには、ＴＤ？Ａ／
を“１″としたときと、Ｏ”としたときとの双方でのＴ
ＤＺＮとＴＤＯｕＴの一致を見れば良い。

この様にするのは、第５図の回路自体が不良であること
もありうるからである。以上、説明した第５図の回路の
特長は、同じデコード出力が複数回発生し、あるデコー
ド出力が全く発生しないような障害、例えばＷＬ３が選
択されるべきときにもＷＬＯが選択され、ＷＬ３が全く
選択されないというような障害も検出できる点にある。

尚、第５図の回路は第３図と併用することにより完全な
デコーダ機能チェックが可能であるが、どちらか一方の
みの回路を用いて各々の機能に応じた範囲のチェックを
してもよい。またデコーダ機能判定回路７の構成は第３
．５図の構成に限らず、前述したデコーダに要求される
機能■、■をチェックできるものであればよい。１ｍ懲 を得ることができる。

■　複雑なテストパターンを作成し、それを実メモリセ
ルに対し、書込み／続出しする必要がないので、デコー
ダの機能試験の時間が大幅に短縮される。

■　実メモリセルの書込み／読出しをしないので簡単な
試験装置でよい。

■　製品の出荷前に実メモリセルへのデータのライトが
できない、ＯＦＲＯＭ等のデコーダの機能も試験できる
ので、製品の信頼性を高めることができる。

【図面の簡単な説明】

第１図は、本発明の一実施例である半導体記憶第６図は
第５図の回路の動作説明用のタイミング図である。 １−−−−−−メモリセルアレイ、２　・−−−−Ｘデ
コーダ、３−・・−・アドレス人力バッファ、４　−−
−−−　Ｙデコーダ、６　・−一−−−コントロール信
号発生回路。 １−−−−−−デコーダ機能判定回路、ｃｐ、　、ｃｐ
２−−−−一比較器、Ｇ　・・・・−ＮＯＲゲー）、Ｉ
Ｖ　−−インバータ、ＳＦ　−一一一・シフトレジスタ
。 Ｔ　ＤｕＪ　−−一人カデータ、Ｔ、、υＴ’−−−−
−一出力データ

Claims (1)

【特許請求の範囲】
1. アドレス信号に対応したメモリセルをメモリセルアレイ
   の中から選択するための選択信号を発生するデコーダの
   出力を受け、各アドレス信号に対応した単一のデコード
   出力のみが発生されているか否かを判定するデコーダ機
   能判定回路を有する本発明はメモリセルアレイに対して
   のデータの書込み／読出しを行なうことなく、デコーダ
   の機能の良、不良を判定できるようにした半導体記憶装
   置に関する。