JPH02105230A - 半導体集積回路 - Google Patents
半導体集積回路Info
- Publication number
- JPH02105230A JPH02105230A JP63258637A JP25863788A JPH02105230A JP H02105230 A JPH02105230 A JP H02105230A JP 63258637 A JP63258637 A JP 63258637A JP 25863788 A JP25863788 A JP 25863788A JP H02105230 A JPH02105230 A JP H02105230A
- Authority
- JP
- Japan
- Prior art keywords
- test mode
- address
- register
- signal
- instruction
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims description 8
- 238000001514 detection method Methods 0.000 claims abstract description 4
- 230000002950 deficient Effects 0.000 abstract description 5
- 230000005856 abnormality Effects 0.000 abstract 2
- 101100524639 Toxoplasma gondii ROM3 gene Proteins 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000000034 method Methods 0.000 description 1
Landscapes
- Test And Diagnosis Of Digital Computers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体集積回路に関し、特に、マイクロ命令を
格納するマイクロ命令ＲＯＭとマイクロ命令で動作する
複数のレジスタとを備えた半導体集積回路に関する。
格納するマイクロ命令ＲＯＭとマイクロ命令で動作する
複数のレジスタとを備えた半導体集積回路に関する。
従来、この種の半導体集積回路は、外部からアクセスで
きないレジスタの動作状態、特に正常動作をしているか
否かを調べるときには、マクロ命令の中で使用されるレ
ジスタを予測し、このマクロ命令の実行が終了した時点
で演算結果が正常がどうかを判断し、これらすべてのレ
ジスタが正常動作をしているかどうかを調べるという方
法をとっていた。
きないレジスタの動作状態、特に正常動作をしているか
否かを調べるときには、マクロ命令の中で使用されるレ
ジスタを予測し、このマクロ命令の実行が終了した時点
で演算結果が正常がどうかを判断し、これらすべてのレ
ジスタが正常動作をしているかどうかを調べるという方
法をとっていた。
上述した従来の半導体集積回路は、レジスタの動作状態
を調べる場合、マクロ命令を実行させその演算結果によ
りレジスタが正常動作しているか否かを判定する構成と
なっているので、マクロ命令の実行が終了するまで演算
結果が正常かどうかの判断ができず、また誤った結果で
あっても、どのレジスタが不良であるか判断を下すのが
非常に難しいという欠点がある。
を調べる場合、マクロ命令を実行させその演算結果によ
りレジスタが正常動作しているか否かを判定する構成と
なっているので、マクロ命令の実行が終了するまで演算
結果が正常かどうかの判断ができず、また誤った結果で
あっても、どのレジスタが不良であるか判断を下すのが
非常に難しいという欠点がある。
本発明の目的は、正常か否かの判断が速やかにでき、か
つ不良のレジスタを容易に判定できる半導体集積回路を
提供することにある。
つ不良のレジスタを容易に判定できる半導体集積回路を
提供することにある。
本発明の半導体集積回路は、テストモード信号によりテ
ストモードアドレス信号を出力するテストモードアドレ
ス設定部と、マイクロアドレス信号及び前記テストモー
ドアドレス信号により指定されるアドレスを一時保持し
出力するマイクロアドレスレジスタと、前記テストモー
ドアドレス信号により指定されるアドレスにテストモー
ド命令を格納しておき、かつ前記マイクロアドレス信号
により指定されるアドレスにマイクロ命令を格納してお
き、前記マイクロアドレスレジスタから伝達されたアド
レスから命令を読出すマイクロ命令ＲＯＭと、このマイ
クロ命令ＲＯＭから読出された命令の中から前記テスト
モード命令を検出してレジスタ掃出し信号を出力するテ
ストモード検出制御回路と、前記レジスタ掃出し信号に
従って保持されているデータを読出し、通常動作時には
前記マイクロ命令ＲＯＭから読出されたマイクロ命令に
従ってデータの書込み、保持及び読出しを行う複数のレ
ジスタとを有している。
ストモードアドレス信号を出力するテストモードアドレ
ス設定部と、マイクロアドレス信号及び前記テストモー
ドアドレス信号により指定されるアドレスを一時保持し
出力するマイクロアドレスレジスタと、前記テストモー
ドアドレス信号により指定されるアドレスにテストモー
ド命令を格納しておき、かつ前記マイクロアドレス信号
により指定されるアドレスにマイクロ命令を格納してお
き、前記マイクロアドレスレジスタから伝達されたアド
レスから命令を読出すマイクロ命令ＲＯＭと、このマイ
クロ命令ＲＯＭから読出された命令の中から前記テスト
モード命令を検出してレジスタ掃出し信号を出力するテ
ストモード検出制御回路と、前記レジスタ掃出し信号に
従って保持されているデータを読出し、通常動作時には
前記マイクロ命令ＲＯＭから読出されたマイクロ命令に
従ってデータの書込み、保持及び読出しを行う複数のレ
ジスタとを有している。
次に、本発明の実施例について図面を参照して説明する
。
。
第１図は本発明の一実施例を示すブロック図である。
テストモードアドレス設定部１は、複数のＮ型のトラン
ジスタＱＡ〜ＱＭを備え、テストモード信号ＴＭに従っ
てテストモードアドレス信号ＡＤＴを出力する。
ジスタＱＡ〜ＱＭを備え、テストモード信号ＴＭに従っ
てテストモードアドレス信号ＡＤＴを出力する。
マイクロアドレスレジスタ２は、マイクロアドレス信号
ＡＤＭ及びテストモードアドレス信号ＡＤＴにより指定
されるアドレスを各ビットに一時保持して出力する。
ＡＤＭ及びテストモードアドレス信号ＡＤＴにより指定
されるアドレスを各ビットに一時保持して出力する。
マイクロ命令ＲＯＭ３は、テストモードアドレス信号Ａ
ＤＴにより指令されるアドレス（テストモード命令格納
部３１）にテストモード命令を、またマイクロアドレス
信号により指定されるアドレスにマイクロ命令をそれぞ
れ予め格納しておき、マイクロアドレスレジスタ２から
のアドレスに従ってこのアドレスから格納されている命
令を読出す。
ＤＴにより指令されるアドレス（テストモード命令格納
部３１）にテストモード命令を、またマイクロアドレス
信号により指定されるアドレスにマイクロ命令をそれぞ
れ予め格納しておき、マイクロアドレスレジスタ２から
のアドレスに従ってこのアドレスから格納されている命
令を読出す。
テストモード検出制御回路４は、マイクロ命令ＲＯＭ３
から読出された命令の中からテストモード命令を検出し
、このテストモード命令が検出されたとき、複数のレジ
スタ５八〜５Ｎから、順次保持されているデータを読出
すためのレジスタ掃出し信号Ｒ８を出力する。
から読出された命令の中からテストモード命令を検出し
、このテストモード命令が検出されたとき、複数のレジ
スタ５八〜５Ｎから、順次保持されているデータを読出
すためのレジスタ掃出し信号Ｒ８を出力する。
レジスタ５Ａ〜５Ｎは、通常マイクロ命令ＲＯＭＢから
読出されたマイクロ命令に従ってデータの書込み、保持
及び読出しを行い、レジスタ掃出し信号Ｒ３が入力され
たときにはこのレジスタ掃出し信号Ｒ９に従って保持さ
れているデータをそれぞれ、読出しバス回路６へ伝達す
る。
読出されたマイクロ命令に従ってデータの書込み、保持
及び読出しを行い、レジスタ掃出し信号Ｒ３が入力され
たときにはこのレジスタ掃出し信号Ｒ９に従って保持さ
れているデータをそれぞれ、読出しバス回路６へ伝達す
る。
従って、各レジスタ５Ａ〜５Ｎの動作をテストしたいと
き、テストモード信号ＴＭを発生してバス回路６に伝達
された各レジスタ５Ａ〜５Ｎからのデータを調べること
により、各レジスタ５Ａ〜５Ｎが正常に動作しているか
否か判定することができる。
き、テストモード信号ＴＭを発生してバス回路６に伝達
された各レジスタ５Ａ〜５Ｎからのデータを調べること
により、各レジスタ５Ａ〜５Ｎが正常に動作しているか
否か判定することができる。
なお、この実施例においては、回路構成を簡単にするた
めに、テストモードアドレス設定部１をＮ型のトランジ
スタＱ＾〜ＱＭにより構成し、テストモード信号ＴＭが
高レベルになったとき（テストモードのとき）マイクロ
アドレスレジスタ２の各ビットを全て“０”とし、これ
に伴ってマイク命令ＲＯＭ３のテストモード命令格納部
３１のアドレスを０番地としたが、このアドレスは他の
番地であってもよい。
めに、テストモードアドレス設定部１をＮ型のトランジ
スタＱ＾〜ＱＭにより構成し、テストモード信号ＴＭが
高レベルになったとき（テストモードのとき）マイクロ
アドレスレジスタ２の各ビットを全て“０”とし、これ
に伴ってマイク命令ＲＯＭ３のテストモード命令格納部
３１のアドレスを０番地としたが、このアドレスは他の
番地であってもよい。
以上説明したように本発明は、マイクロ命令ＲＯＭの所
定のアドレスにテストモード命令を格納しておき、各レ
ジスタの動作をテストしたいときにこのテストモード命
令を読出し、各レジスタからこれらレジスタに保持され
ているデータを読出す構成とすることにより、読出され
たデータから各レジスタが正常に動作しているかどうか
を容易に判断することができ、かつ不良のレジスタを特
定することができる効果がある。
定のアドレスにテストモード命令を格納しておき、各レ
ジスタの動作をテストしたいときにこのテストモード命
令を読出し、各レジスタからこれらレジスタに保持され
ているデータを読出す構成とすることにより、読出され
たデータから各レジスタが正常に動作しているかどうか
を容易に判断することができ、かつ不良のレジスタを特
定することができる効果がある。
格納部、
Ａ
〜ＱＭ
・・・トランジスタ。
Claims (1)
- テストモード信号によりテストモードアドレス信号を出
力するテストモードアドレス設定部と、マイクロアドレ
ス信号及び前記テストモードアドレス信号により指定さ
れるアドレスを一時保持し出力するマイクロアドレスレ
ジスタと、前記テストモードアドレス信号により指定さ
れるアドレスにテストモード命令を格納しておき、かつ
前記マイクロアドレス信号により指定されるアドレスに
マイクロ命令を格納しておき、前記マイクロアドレスレ
ジスタから伝達されたアドレスから命令を読出すマイク
ロ命令ＲＯＭと、このマイクロ命令ＲＯＭから読出され
た命令の中から前記テストモード命令を検出してレジス
タ掃出し信号を出力するテストモード検出制御回路と、
前記レジスタ掃出し信号に従って保持されているデータ
を読出し、通常動作時には前記マイクロ命令ＲＯＭから
読出されたマイクロ命令に従ってデータの書込み、保持
及び読出しを行う複数のレジスタとを有することを特徴
とする半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63258637A JPH02105230A (ja) | 1988-10-13 | 1988-10-13 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63258637A JPH02105230A (ja) | 1988-10-13 | 1988-10-13 | 半導体集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02105230A true JPH02105230A (ja) | 1990-04-17 |
Family
ID=17323036
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63258637A Pending JPH02105230A (ja) | 1988-10-13 | 1988-10-13 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02105230A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04333145A (ja) * | 1991-05-09 | 1992-11-20 | Nec Ic Microcomput Syst Ltd | モード切替回路 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5588144A (en) * | 1978-12-27 | 1980-07-03 | Fujitsu Ltd | Register selective diagnostic system |
| JPS62278645A (ja) * | 1986-05-27 | 1987-12-03 | Nec Corp | マイクロコンピユ−タ |
-
1988
- 1988-10-13 JP JP63258637A patent/JPH02105230A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5588144A (en) * | 1978-12-27 | 1980-07-03 | Fujitsu Ltd | Register selective diagnostic system |
| JPS62278645A (ja) * | 1986-05-27 | 1987-12-03 | Nec Corp | マイクロコンピユ−タ |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04333145A (ja) * | 1991-05-09 | 1992-11-20 | Nec Ic Microcomput Syst Ltd | モード切替回路 |
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