KR102654905B1 - 메모리 컨트롤러, 메모리 장치, 메모리 시스템 및 그들의 동작 방법 - Google Patents

메모리 컨트롤러, 메모리 장치, 메모리 시스템 및 그들의 동작 방법 Download PDF

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Abstract

메모리 시스템은 메모리 장치 및 메모리 컨트롤러를 포함한다. 상기 메모리 장치는 입출력 패드들을 포함한다. 상기 메모리 컨트롤러는 상기 입출력 패드를 통해 상기 메모리 장치의 동작을 제어한다. 상기 메모리 컨트롤러는 오프셋 보정 커맨드를 생성하여 상기 메모리 장치로 전달한다. 상기 메모리 장치는 상기 오프셋 보정 커맨드에 응답하여, 상기 입출력 패드에 수신되는 신호의 오프셋을 저장한다.

Description

메모리 컨트롤러, 메모리 장치, 메모리 시스템 및 그들의 동작 방법 {MEMORY CONTROLLER, MEMORY DEVICE, MEMORY SYSTEM AND OPERATING METHOD THEREOF}
본 발명은 전자 장치에 관한 것으로, 보다 구체적으로 메모리 컨트롤러, 메모리 장치, 메모리 시스템 및 그들의 동작 방법 에 관한 것이다.
메모리 시스템은 컴퓨터, 스마트폰, 스마트패드 등과 같은 호스트 장치의 제어에 따라 데이터를 저장하는 장치이다. 메모리 시스템은 데이터를 저장하는 장치에 따라, 하드 디스크 드라이브(HDD, Hard Disk Drive)와 같이 자기 디스크에 데이터를 저장하는 장치와 솔리드 스테이트 드라이브(SSD, Solid State Drive), 메모리 카드 등과 같이 반도체 메모리, 특히 불휘발성 메모리에 데이터를 저장하는 장치를 포함한다.
메모리 시스템은 데이터가 저장되는 메모리 장치와 메모리 장치에 데이터를 저장하는 메모리 컨트롤러를 포함할 수 있다. 메모리 장치는 휘발성 메모리와 불휘발성 메모리로 구분될 수 있다. 여기서 불휘발성 메모리는 ROM (Read Only Memory), PROM (Programmable ROM), EPROM (Electrically Programmable ROM), EEPROM (Electrically Erasable and Programmable ROM), 플래시 메모리, PRAM (Phase-change RAM), MRAM (Magnetic RAM), RRAM (Resistive RAM), FRAM (Ferroelectric RAM) 등을 포함한다.
본 발명의 실시 예는 입력 신호의 직류 성분 오프셋을 제거하기 위한 메모리 시스템, 메모리 컨트롤러, 메모리 장치 및 그들의 동작 방법을 제공한다.
본 발명의 일 실시 예에 따른 메모리 시스템은 메모리 장치 및 메모리 컨트롤러를 포함한다. 상기 메모리 장치는 입출력 패드들을 포함한다. 상기 메모리 컨트롤러는 상기 입출력 패드를 통해 상기 메모리 장치의 동작을 제어한다. 상기 메모리 컨트롤러는 오프셋 보정 커맨드를 생성하여 상기 메모리 장치로 전달한다. 상기 메모리 장치는 상기 오프셋 보정 커맨드에 응답하여, 상기 입출력 패드에 수신되는 신호의 오프셋을 저장한다.
본 발명의 다른 실시 예에 따라 메모리 장치의 동작을 제어하는 메모리 컨트롤러는 제1 및 제2 패드, 출력 신호 결정부, 스위칭부 및 제어 신호 생성부를 포함한다. 상기 제1 및 제2 패드는 상기 메모리 장치와 연결된다. 상기 출력 신호 결정부는 상기 제1 및 제2 패드를 통해, 상기 메모리 장치가 오프셋 보정 동작을 수행하도록 제어하는 오프셋 보정 커맨드를 출력한다. 상기 스위칭부는 상기 제1 패드 및 제2 패드와 각각 연결된 제1 노드 및 제2 노드의 전기적 연결을 제어한다. 상기 제어 신호 생성부는 상기 스위칭부 및 상기 출력 신호 결정부의 동작을 제어한다.
본 발명의 또 다른 실시 예에 따라, 입력 패드를 통해 메모리 컨트롤러와 연결되는 메모리 장치는 커맨드 디코더 및 오프셋 제어부를 포함한다. 상기 커맨드 디코더는 상기 메모리 컨트롤러로부터 수신되는 오프셋 보정 커맨드의 수신 여부에 기초하여 오프셋 검출 신호 또는 오프셋 보상 신호를 생성한다. 상기 오프셋 제어부는 상기 오프셋 검출 신호에 기초하여 상기 입력 패드의 오프셋 검출 동작을 수행하고, 상기 오프셋 보상 신호에 기초하여 상기 입력 패드의 오프셋 보상 동작을 수행한다.
본 발명의 또 다른 실시 예에 따라, 메모리 장치를 제어하는 메모리 컨트롤러의 동작 방법은, 상기 메모리 장치에 각각 연결되는 제1 패드 및 제2 패드를 포함하는 입출력 패드를 통해 상기 메모리 장치로 수신되는 신호의 직류 성분인 오프셋을 저장할 것을 지시하는 오프셋 제거 커맨드를 상기 제2 패드를 통해 상기 메모리 장치에 출력하는 단계 및 상기 오프셋 제거 커맨드를 출력한 후, 상기 제1 패드 및 제2 패드를 연결하는 것을 제어하는 스위칭 제어 신호를 생성하는 단계를 포함한다.
본 발명의 또 다른 실시 예에 따른 직류 성분 제거 회로의 동작 방법이 제거된다. 상기 직류 성분 제거 회로는 제1 패드 및 제2 패드를 통해 입력되는 신호를 수신하는 신호 수신부, 상기 제1 패드 및 제2 패드를 통해 입력되는 신호를 디지털 코드로 변환하는 제1 변환부, 상기 신호 수신부와 상기 제1 변환부 사이의 연결을 제어하는 제1 스위칭부, 상기 제1 변환부의 출력을 저장하는 레지스터, 상기 레지스터의 출력을 아날로그 신호로 변환하는 제2 변환부, 상기 제2 변환부와 상기 신호 수신부의 연결을 제어하는 제2 스위칭부를 포함한다. 상기 방법은 제3 패드 및 제4 패드를 통해 입력되는 신호의 오프셋을 제거할 것을 지시하는 오프셋 제거 커맨드를 수신하는 단계, 상기 오프셋 제거 커맨드를 디코딩한 오프셋 검출 신호 및 오프셋 보상 신호를 생성하는 단계 및 상기 오프셋 검출 신호 따라 상기 제1 스위칭부는 상기 제1 변환부 및 상기 신호 수신부를 연결하고, 상기 오프셋 보상 신호에 따라 상기 제2 스위칭부는 상기 제2 변환부와 상기 신호 수신부 사이의 연결을 분리하는 단계를 포함한다.
본 기술에 따르면, 입력 신호의 직류 성분 오프셋을 제거하기 위한 메모리 시스템 및 그 동작 방법이 제공된다.
도 1은 메모리 시스템을 설명하기 위한 블록도이다.
도 2는 도 1의 오프셋 제어부의 일 실시 예를 설명하기 위한 도면이다.
도 3은 도 1의 오프셋 제어부의 다른 실시 예를 설명하기 위한 도면이다.
도 4는 도 1의 메모리 컨트롤러 및 메모리 장치의 구성을 설명하기 위한 도면이다.
도 5는 도 1의 메모리 장치에 오프셋 보정 커맨드가 출력되는 방법을 설명하기 위한 도면이다.
도 6은 도 1의 메모리 장치에 오프셋 보정 커맨드가 출력된 후 메모리 컨트롤러의 동작을 설명하기 위한 도면이다.
도 7a는 메모리 장치(100)에 포함된 커맨드 디코더의 동작을 설명하기 위한 도면이다.
도 7b는 메모리 장치(100)에 포함된 오프셋 제어부(150)를 나타내는 블록도이다.
도 8은 오프셋이 저장된 후 입력 신호에 보상되는 방법을 설명하기 위한 도면이다.
도 9는 도 1의 메모리 컨트롤러 및 메모리 장치에서 생성되는 신호를 설명하기 위한 도면이다.
도 10은 도 1의 메모리 장치의 구조를 설명하기 위한 블록도이다.
도 11은 도 4에 도시된 제어 신호 생성부(223)의 예시적인 실시 예를 나타내는 블록도이다.
도 12는 도 7a에 도시된 커맨드 디코더(140)의 예시적인 실시 예를 나타내는 블록도이다.
도 13은 본 발명의 일 실시 예에 따른 메모리 컨트롤러의 동작을 설명하기 위한 도면이다.
도 14는 본 발명의 일 실시 예에 따른 메모리 컨트롤러의 동작을 설명하기 위한 도면이다.
도 15는 본 발명의 일 실시 예에 따른 메모리 장치의 동작을 설명하기 위한 도면이다.
도 16은 본 발명의 일 실시 예에 따른 메모리 장치의 동작을 설명하기 위한 도면이다.
도 17은 도 1의 메모리 컨트롤러의 다른 실시 예를 설명하기 위한 도면이다.
본 명세서 또는 출원에 개시되어 있는 본 발명의 개념에 따른 실시 예들에 대해서 특정한 구조적 내지 기능적 설명들은 단지 본 발명의 개념에 따른 실시 예를 설명하기 위한 목적으로 예시된 것으로, 본 발명의 개념에 따른 실시 예들은 다양한 형태로 실시될 수 있으며 본 명세서 또는 출원에 설명된 실시 예들에 한정되는 것으로 해석되어서는 아니 된다.
본 발명의 개념에 따른 실시 예는 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있으므로 특정 실시 예들을 도면에 예시하고 본 명세서 또는 출원에 상세하게 설명하고자 한다. 그러나, 이는 본 발명의 개념에 따른 실시 예를 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.
제1 및/또는 제2 등의 용어는 다양한 구성 요소들을 설명하는데 사용될 수 있지만, 상기 구성 요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성 요소를 다른 구성 요소로부터 구별하는 목적으로만, 예컨대 본 발명의 개념에 따른 권리 범위로부터 이탈되지 않은 채, 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소는 제1 구성요소로도 명명될 수 있다.
어떤 구성요소가 다른 구성요소에 "연결되어" 있다거나 "접속되어" 있다고 언급된 때에는, 그 다른 구성요소에 직접적으로 연결되어 있거나 또는 접속되어 있을 수도 있지만, 중간에 다른 구성요소가 존재할 수도 있다고 이해되어야 할 것이다. 반면에, 어떤 구성요소가 다른 구성요소에 "직접 연결되어" 있다거나 "직접 접속되어" 있다고 언급된 때에는, 중간에 다른 구성요소가 존재하지 않는 것으로 이해되어야 할 것이다. 구성요소들 간의 관계를 설명하는 다른 표현들, 즉 "~사이에"와 "바로 ~사이에" 또는 "~에 이웃하는"과 "~에 직접 이웃하는" 등도 마찬가지로 해석되어야 한다.
본 명세서에서 사용한 용어는 단지 특정한 실시 예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 명세서에서, "포함하다" 또는 "가지다" 등의 용어는 서술된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 가지고 있다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥상 가지는 의미와 일치하는 의미를 가지는 것으로 해석되어야 하며, 본 명세서에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
실시 예를 설명함에 있어서 본 발명이 속하는 기술 분야에 익히 알려져 있고 본 발명과 직접적으로 관련이 없는 기술 내용에 대해서는 설명을 생략한다. 이는 불필요한 설명을 생략함으로써 본 발명의 요지를 흐리지 않고 더욱 명확히 전달하기 위함이다.
이하에서, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 실시 예를 첨부된 도면을 참조하여 설명하기로 한다.
도 1은 메모리 시스템을 설명하기 위한 블록도이다.
도 1을 참조하면, 메모리 시스템(50)은 메모리 장치(100) 및 메모리 컨트롤러(200)를 포함할 수 있다.
메모리 시스템(50)은 휴대폰, 스마트폰, MP3 플레이어, 랩탑 컴퓨터, 데스크탑 컴퓨터, 게임기, TV, 테블릿 PC 또는 차량용 인포테인먼트(in-vehicle infotainment) 시스템 등과 같이 호스트(300)의 제어에 따라 데이터를 저장하는 장치일 수 있다.
메모리 시스템(50)은 호스트(300)와의 통신 방식인 호스트 인터페이스에 따라서 다양한 종류의 저장 장치들 중 어느 하나로 제조될 수 있다. 예를 들면, 메모리 시스템(50)은 SSD, MMC, eMMC, RS-MMC, micro-MMC 형태의 멀티 미디어 카드(multimedia card), SD, mini-SD, micro-SD 형태의 시큐어 디지털(secure digital) 카드, USB(universal storage bus) 메모리 시스템, UFS(universal flash storage) 장치, PCMCIA(personal computer memory card international association) 카드 형태의 메모리 시스템, PCI(peripheral component interconnection) 카드 형태의 메모리 시스템, PCI-E(PCI express) 카드 형태의 메모리 시스템, CF(compact flash) 카드, 스마트 미디어(smart media) 카드, 메모리 스틱(memory stick) 등과 같은 다양한 종류의 메모리 시스템들 중 어느 하나로 구성될 수 있다.
메모리 시스템(50)은 다양한 종류의 패키지(package) 형태들 중 어느 하나로 제조될 수 있다. 예를 들면, 메모리 시스템(50)은 POP(package on package), SIP(system in package), SOC(system on chip), MCP(multi chip package), COB(chip on board), WFP(wafer-level fabricated package), WSP(wafer-level stack package) 등과 같은 다양한 종류의 패키지 형태들 중 어느 하나로 제조될 수 있다.
메모리 컨트롤러(200)는 메모리 시스템(50)의 전반적인 동작을 제어할 수 있다.
메모리 시스템(50)에 전원이 인가되면, 메모리 컨트롤러(200)는 펌웨어(firmware, FW)를 실행할 수 있다. 메모리 장치(100)가 플래시 메모리 장치인 경우, 메모리 컨트롤러(200)는 호스트(300)와 메모리 장치(100)간의 통신을 제어하기 위한 플래시 변환 레이어(Flash Translation Layer, FTL)와 같은 펌웨어를 실행할 수 있다.
메모리 컨트롤러(200)는 출력 신호 결정부(210)를 포함할 수 있다. 출력 신호 결정부(210)는 호스트(300)로부터 동작 요청(OPR_REQ)을 수신할 수 있다. 동작 요청(OPR_REQ)은 오프셋 보정 요청, 프로그램(쓰기) 요청, 리드 요청 및 소거 요청 중 어느 하나일 수 있다. 출력 신호 결정부(210)는 호스트(300)로부터 동작 요청(OPR_REQ) 외에 다양한 요청 및 데이터를 수신할 수 있다. 출력 신호 결정부(210)는 호스트(300)로부터 수신된 요청에 대응하는 커맨드를 생성하여 출력할 수 있다. 또는 호스트(300)로부터부터 수신된 데이터를 출력할 수 있다.
다른 실시 예에서, 출력 신호 결정부(210)는 메모리 컨트롤러(200) 내부에서 생성된 동작 요청(OPR_REQ)을 기초로 한 커맨드를 생성하여 출력할 수 있다. 메모리 컨트롤러(200) 내부에서 생성된 동작 요청(OPR_REQ)은 가비지 컬렉션 요청 또는 웨어-레벨링 요청일 수 있다. 메모리 컨트롤러(200) 내부에서 생성된 동작 요청(OPR_REQ)은 위 요청들외에 다양한 요청들이 포함될 수 있다.
메모리 컨트롤러는 인에이블 신호 생성부(221)를 포함할 수 있다. 인에이블 신호 생성부(221)는 출력 신호 결정부(210)를 제어하는 커맨드 인에이블 신호(CMD_EN)를 생성할 수 있다. 커맨드 인에이블 신호(CMD_EN)는 메모리 컨트롤러(200)로부터 메모리 장치(100)로 커맨드가 출력되도록 제어하는 신호일 수 있다. 인에이블 신호 생성부(221)는 메모리 장치(100)로 커맨드가 출력되도록 제어하기 위해 활성화 상태의 커맨드 인에이블 신호(CMD_EN)를 출력할 수 있다. 활성화 상태의 커맨드 인에이블 신호(CMD_EN)는 출력 신호 결정부(210)가 호스트(300)로부터 수신된 요청에 대응하는 커맨드를 생성하거나, 메모리 컨트롤러(200) 내부 동작 요청(OPR_REQ)에 대응하는 커맨드를 생성하여 출력하도록 제어할 수 있다.
한편, 인에이블 신호 생성부(221)는 메모리 장치(100)로 커맨드가 출력되지 않도록 제어하기 위해 비활성화 상태의 커맨드 인에이블 신호(CMD_EN)를 출력할 수 있다. 비활성화 상태의 커맨드 인에이블 신호(CMD_EN)는 출력 신호 결정부(210)가 요청에 대응하는 커맨드를 출력하지 않도록 제어할 수 있다. 요청은 호스트(300)로부터 수신된 요청 또는 메모리 컨트롤러(200) 내부의 동작 요청(OPR_REQ)일 수 있다.
메모리 컨트롤러(200)는 제어 신호 생성부(223)를 포함할 수 있다. 제어 신호 생성부(223)는 스위칭부(240)를 제어할 수 있다.
구체적으로, 제어 신호 생성부(223)는 입출력 패드에 포함된 제1 및 제2 패드(241A, 241B)를 연결 또는 분리하도록 제어하는 스위칭 제어 신호(SC_SIG)를 생성 및 출력할 수 있다.
제어 신호 생성부(223)는 활성화 상태의 스위칭 제어 신호(SC_SIG)를 생성하여 스위칭부(240)에 출력할 수 있다. 활성화 상태의 스위칭 제어 신호(SC_SIG)는 제1 및 제2 패드(241A, 241B)를 연결하도록 제어할 수 있다.
제어 신호 생성부(223)는 비활성화 상태의 스위칭 제어 신호(SC_SIG)를 생성하여 스위칭부(240)에 출력할 수 있다. 비활성화 상태의 스위칭 제어 신호(SC_SIG)는 제1 및 제2 패드(241A, 241B)를 분리하도록 제어할 수 있다.
메모리 컨트롤러(200)는 기준 전압 생성부(230)를 포함할 수 있다. 기준 전압 생성부(230)는 기준 전압(VREFQ)을 생성할 수 있다. 기준 전압(VREFQ)은 입출력 패드를 통해 입력 되는 신호와 비교되는 전압일 수 있다.
메모리 컨트롤러(200)는 스위칭부(240)를 포함할 수 있다. 스위칭부(240)는 입출력 패드에 포함된 제1 및 제2 패드(241A, 241B)를 연결 또는 분리할 수 있다. 스위칭부(240)는 제어 신호 생성부(223)로부터 스위칭 제어 신호(SC_SIG)를 수신하여 제1 및 제2 패드(241A, 241B)를 연결 또는 분리할 수 있다. 스위칭부(240)가 제어 신호 생성부(223)로부터 활성화 상태의 스위칭 제어 신호(SC_SIG)를 수신하면, 스위칭부(240)는 제1 및 제2 패드(241A, 241B)를 연결할 수 있다. 반대로, 스위칭부(240)가 제어 신호 생성부(223)로터 비활성화 상태의 제어 신호를 수신하면, 제1 및 제2 패드(241A, 241B)를 분리할 수 있다.
메모리 장치(100)는 데이터를 저장할 수 있다. 메모리 장치(100)는 메모리 컨트롤러(200)의 제어에 응답하여 동작한다. 메모리 장치(100)는 데이터를 저장하는 복수의 메모리 셀들을 포함하는 메모리 셀 어레이를 포함할 수 있다. 메모리 셀 어레이는 복수의 메모리 블록들을 포함할 수 있다. 각 메모리 블록은 복수의 메모리 셀들을 포함할 수 있다. 하나의 메모리 블록은 복수의 페이지들을 포함할 수 있다. 실시 예에서, 페이지는 메모리 장치(100)에 데이터를 저장하거나, 메모리 장치(100)에 저장된 데이터를 리드하는 단위일 수 있다. 메모리 블록은 데이터를 지우는 단위일 수 있다.
실시 예에서, 메모리 장치(100)는 DDR SDRAM(Double Data Rate Synchronous Dynamic Random Access Memory), LPDDR4(Low Power Double Data Rate4) SDRAM, GDDR(Graphics Double Data Rate) SDRAM, LPDDR(Low Power DDR), RDRAM(Rambus Dynamic Random Access Memory), 낸드 플래시 메모리(NAND flash memory), 수직형 낸드 플래시 메모리(Vertical NAND), 노아 플래시 메모리(NOR flash memory), 저항성 램(resistive random access memory: RRAM), 상변화 메모리(phase-change memory: PRAM), 자기저항 메모리(magnetoresistive random access memory: MRAM), 강유전체 메모리(ferroelectric random access memory: FRAM), 스핀주입 자화반전 메모리(spin transfer torque random access memory: STT-RAM) 등이 될 수 있다. 본 명세서에서는 설명의 편의를 위해, 메모리 장치(100)가 낸드 플래시 메모리인 경우를 가정하여 설명한다.
실시 예에서, 메모리 장치(100)는 3차원 어레이 구조(three-dimensional array structure)로 구현될 수 있다. 본 발명은 전하 저장 층이 전도성 부유 게이트(floating gate; FG)로 구성된 플래시 메모리 장치(100)는 물론, 전하 저장 층이 절연막으로 구성된 차지 트랩형 플래시(charge trap flash; CTF)에도 적용될 수 있다.
실시 예에서, 메모리 장치(100)에 포함된 각각의 메모리 셀들은 하나의 데이터 비트를 저장하는 싱글 레벨 셀(Single Level Cell; SLC)로 구성될 수 있다. 또는 메모리 장치(100)에 포함된 각각의 메모리 셀들은 두 개의 데이터 비트들을 저장하는 멀티 레벨 셀(Multi Level Cell; MLC), 세 개의 데이터 비트들을 저장하는 트리플 레벨 셀(Triple Level Cell; TLC) 또는 네 개의 데이터 비트를 저장할 수 있는 쿼드 레벨 셀(Quad Level Cell; QLC)로 구성될 수 있다.
메모리 장치(100)는 메모리 컨트롤러(200)로부터 커맨드 및 어드레스를 수신하고, 메모리 셀 어레이 중 어드레스에 의해 선택된 영역을 액세스하도록 구성된다. 즉, 메모리 장치(100)는 어드레스에 의해 선택된 영역에 대해 커맨드에 해당하는 동작을 수행할 수 있다. 예를 들면, 메모리 장치(100)는 쓰기 동작 (프로그램 동작), 리드 동작 및 소거 동작을 수행할 수 있다. 프로그램 동작 시에, 메모리 장치(100)는 어드레스에 의해 선택된 영역에 데이터를 프로그램 할 것이다. 리드 동작 시에, 메모리 장치(100)는 어드레스에 의해 선택된 영역으로부터 데이터를 읽을 것이다. 소거 동작 시에, 메모리 장치(100)는 어드레스에 의해 선택된 영역에 저장된 데이터를 소거할 것이다.
메모리 장치(100)는 메모리 컨트롤러(200)의 제어에 따라, 설정된 동작 전압으로 프로그램 동작 또는 소거 동작을 수행할 수 있다.
메모리 장치(100)는 커맨드 디코더(140)를 포함할 수 있다. 커맨드 디코더(140)는 메모리 컨트롤러(200)로부터 오프셋 보정 커맨드(OC_CMD)를 수신하고, 오프셋 제어부로부터 검출 완료 신호(DF_SIG)를 수신할 수 있다. 커맨드 디코더(140)는 수신된 오프셋 보정 커맨드(OC_CMD)를 디코딩할 수 있다. 커맨드 디코더(140)는 오프셋 보정 커맨드(OC_CMD) 및 검출 완료 신호(DF_SIG)에 기초하여 오프셋 검출 신호(OFD_SIG) 및 오프셋 보상 신호(OFC_SIG)를 생성할 수 있다. 커맨드 디코더(140)가 생성한 오프셋 검출 신호(OFD_SIG) 및 오프셋 보상 신호(OFC_SIG)는 오프셋 제어부(150)에 포함된 스위칭부들을 연결 또는 분리할 수 있다.
메모리 장치(100)는 오프셋 제어부(150)를 포함할 수 있다. 오프셋 제어부(150)는 입출력 패드로 입력된 신호의 오프셋을 보정하고, 상기 보정에 기초하여 오프셋을 제거할 수 있다. 구체적으로, 오프셋 제어부(150)는 오프셋을 보정하여, 입력된 신호의 보정된 오프셋을 디지털 코드로 저장할 수 있다. 보정된 오프셋이 디지털 코드로 저장된 이후에 오프셋 제어부(150)는 검출 완료 신호(DF_SIG)를 생성할 수 있다. 입력된 신호의 보정된 오프셋을 디지털 코드로 저장한 후, 실제 오프셋 보상 시 오프셋 제어부(150)는 디지털 코드를 아날로그 신호로 변환할 수 있다. 오프셋 제어부(150)는 변환된 아날로그 신호를 입력 신호에 반영할 수 있다. 변환된 아날로그 신호가 입력 신호에 반영되어, 입력된 신호의 오프셋이 제거될 수 있다
실시 예에서, 메모리 컨트롤러(200)는 호스트(300)로부터 데이터와 논리 블록 어드레스(LBA)(Logical Block Address, LBA)를 입력 받고, 논리 블록 어드레스(LBA)를 메모리 장치(100)에 포함된 데이터가 저장될 메모리 셀들의 주소를 나타내는 물리 블록 어드레스(PBA)(Physical Block Address, PBA)로 변환할 수 있다. 또한 메모리 컨트롤러(200)은 논리 블록 어드레스(LBA)와 물리 블록 어드레스(PBA) 간의 맵핑(mapping) 관계를 구성하는 맵핑 정보를 버퍼 메모리에 저장할 수 있다.
메모리 컨트롤러(200)는 호스트(300)의 요청(request)에 따라 프로그램 동작, 리드 동작 또는 소거 동작 등을 수행하도록 메모리 장치(100)를 제어할 수 있다. 프로그램 동작 시, 메모리 컨트롤러(200)는 프로그램 커맨드, 물리 블록 어드레스(PBA)(Physical Block Address, PBA) 및 데이터를 메모리 장치(100)에 제공할 수 있다. 리드 동작 시, 메모리 컨트롤러(200)는 리드 커맨드 및 물리 블록 어드레스(PBA)를 메모리 장치(100)에 제공할 수 있다. 소거 동작 시, 메모리 컨트롤러(200)는 소거 커맨드 및 물리 블록 어드레스(PBA)를 메모리 장치(100)에 제공할 수 있다.
실시 예에서, 메모리 컨트롤러(200)는 호스트(300)로부터의 요청 없이, 자체적으로 프로그램 커맨드, 어드레스 및 데이터를 생성하고, 메모리 장치(100)에 전송할 수 있다. 예를 들면, 메모리 컨트롤러(200)는 웨어 레벨링(wear leveling)을 위한 프로그램 동작, 가비지 컬렉션(garbage collection)을 위한 프로그램 동작과 같은 배경(background) 동작들을 수행하기 위해 커맨드, 어드레스 및 데이터를 메모리 장치(100)로 제공할 수 있다.
실시 예에서, 메모리 컨트롤러(200)가 적어도 둘 이상의 메모리 장치(100)들을 제어할 수 있다. 이 경우, 메모리 컨트롤러(200)는 동작 성능의 향상을 위해 메모리 장치(100)들을 인터리빙 방식에 따라 제어할 수 있다.
호스트(300)는 USB (Universal Serial Bus), SATA (Serial AT Attachment), SAS (Serial Attached SCSI), HSIC (High Speed Interchip), SCSI (Small Computer System Interface), PCI (Peripheral Component Interconnection), PCIe (PCI express), NVMe (NonVolatile Memory express), UFS (Universal Flash Storage), SD (Secure Digital), MMC (MultiMedia Card), eMMC (embedded MMC), DIMM (Dual In-line Memory Module), RDIMM (Registered DIMM), LRDIMM (Load Reduced DIMM) 등과 같은 다양한 통신 방식들 중 적어도 하나를 이용하여 메모리 시스템(50)과 통신할 수 있다.
도 2는 도 1의 오프셋 제어부의 일 실시 예를 설명하기 위한 도면이다.
도 2를 참조하면, 오프셋 제어부(150)는 제1 및 제2 입출력 패드(IO_PAD1, IO_PAD2), 제1 스위칭부(SW1), 제1 및 제2 증폭기(AMP1, AMP2) 및 제1 피드백 회로(FBC1)를 포함할 수 있다. 제1 피드백 회로(FBC1)는 제3 및 제4 증폭기(AMP3, AMP4), 제2 스위칭부(SW2) 및 제1 커패시터부(CAP1)를 포함할 수 있다.
도 2는 종래 입출력 패드로 입력되는 입력 신호의 오프셋을 제거하는 방법을 도시한다.
오프셋 제어부(150)에 포함된 제1 및 제2 입출력 패드(IO_PAD1, IO_PAD2)는 외부로부터 신호를 수신할 수 있다. 제1 입출력 패드(IO_PAD1)로 수신되는 신호는 기준 전압(VREFQ) 신호일 수 있다. 기준 전압(VREFQ) 신호는 입력 신호와 비교되는 전압 신호일 수 있다. 제2 입출력 패드(IO_PAD2)로 수신되는 신호는 입력 신호일 수 있다. 제1 및 제2 입출력 패드(IO_PAD1, IO_PAD2)로 신호가 입력되면 제1 및 제3 증폭기(AMP1, AMP3)를 통해 신호가 증폭될 수 있다. 제1 및 제2 입출력 패드(IO_PAD1, IO_PAD2)로 입력된 신호들이 증폭되면, 제2 증폭기(AMP2)를 통해 기준 전압(VREFQ) 신호 및 입력 신호를 비교하고, 그 비교 결과가 증폭되어 출력될 수 있다.
제1 및 제2 입출력 패드(IO_PAD1, IO_PAD2)로 입력되는 신호에 오프셋이 포함될 수 있다. 외부로부터 신호가 입력될 때, 신호가 입력되는 과정에서 입력 신호에 직류 성분의 오프셋이 추가될 수 있다. 이 경우, 메모리 장치(100)로 제공되는 입력 신호가 변조되어, 메모리 장치(100)가 동작을 수행할 수 없다는 문제가 발생할 수 있다.
따라서, 종래에 메모리 장치(100)는 제1 및 제2 스위칭부(SW1, SW2)를 단락, 제1 및 제2 입출력 패드(IO_PAD1, IO_PAD2)를 연결시키고, 외부에서 입출력 패드로 입력되는 입력 신호를 차단하여 입력되는 오프셋을 저장하기 위한 동작을 수행하였다. 오프셋을 저장한 이후, 메모리 장치(100)는 제1 및 제2 스위칭부(SW1, SW2)를 개방, 제1 및 제2 입출력 패드(IO_PAD1, IO_PAD2)를 분리하여, 외부에서 입출력 패드로 입력되는 입력 신호에 포함된 직류 성분의 오프셋을 보상하는 동작을 수행하였다.
구체적으로, 메모리 장치(100)는 제1 및 제2 입출력 패드(IO_PAD1, IO_PAD2)로 입력되는 신호에 포함된 오프셋을 저장하기 위한 동작을 수행할 수 있다. 즉, 제1 스위칭부(SW1)가 단락되고, 외부로부터 제2 입출력 패드(IO_PAD2)로 입력되는 입력 신호가 차단되면, 기준 전압(VREFQ) 신호만 제1 입출력 패드(IO_PAD1)로 입력될 수 있다. 따라서, 제1 증폭기(AMP1)의 양 단자에 입력되는 신호는 기준 전압(VREFQ) 신호로 동일할 수 있다.
제1 증폭기(AMP1)의 양 단자로 입력되는 기준 전압(VREFQ) 신호에는 직류 성분의 오프셋이 포함될 수 있다. 직류 성분의 오프셋은 단자 별로 다를 수 있다. 즉, 제1 증폭기(AMP1)에 입력되는 신호들에 각각 포함된 오프셋은 반전 입력 단자(-) 및 비반전 입력 단자(+)에 따라 다를 수 있다.
제1 증폭기(AMP1)의 양 단자로 입력되는 기준 전압(VREFQ) 신호는 제1 증폭기(AMP1)를 통해 증폭될 수 있다. 제1 증폭기(AMP1)를 통해 증폭된 신호는 제3 증폭기(AMP3)를 통해 증폭될 수 있다. 제3 증폭기(AMP3)를 통해 증폭된 신호에 포함된 직류 성분의 오프셋은 제1 커패시터부(CAP1)에 저장될 수 있다.
메모리 장치(100)는 제1 및 제2 입출력 패드(IO_PAD1, IO_PAD2)로 입력되는 신호에 포함된 오프셋을 저장한 후, 제1 및 제2 입출력 패드(IO_PAD1, IO_PAD2)로 입력되는 신호에 포함된 오프셋을 보정하기 위한 동작을 수행할 수 있다.
구체적으로, 제1 커패시터부(CAP1)에 오프셋이 저장된 후, 제1 및 제2 스위칭부(SW2)가 개방될 수 있다. 제1 스위칭부(SW1)가 개방됨에 따라, 제2 입출력 패드로 입력 신호가 입력될 수 있다. 또, 제2 스위칭부(SW2)가 개방됨에 따라, 제1 커패시터부(CAP1)에 저장된 오프셋은 제4 증폭기(AMP4)를 통해 증폭될 수 있다. 제4 증폭기(AMP4)에 의해 증폭된 오프셋은 제3 증폭기(AMP3)의 입력단에 출력될 수 있다. 구체적으로, 제3 증폭기(AMP3)의 반전 출력 단자(-)를 통해 입력된 오프셋은 제3 증폭기(AMP3)의 비반전 입력 단자(+)로 출력될 수 있다. 또, 제3 증폭기(AMP3)의 비반전 출력 단자(+)를 통해 입력된 오프셋은 제3 증폭기(AMP3)의 반전 입력 단자(-)로 출력될 수 있다. 따라서, 제1 증폭기(AMP1)를 통해 증폭된 신호를 제1 커패시터부(CAP1)에 저장된 오프셋을 증폭시킨 신호로 보정하여, 제1 증폭기(AMP1)를 통해 증폭된 신호에 포함된 직류 성분의 오프셋이 제거될 수 있다.
제1 커패시터부(CAP1)에 저장된 오프셋이 기준 전압(VREFQ) 신호 및 입력 신호에 보상되면, 보상된 값은 제3 증폭기(AMP3)를 통해 증폭될 수 있다. 제3 증폭기(AMP3)를 통해 증폭된 신호들은 제2 증폭기(AMP2)를 통해 비교될 수 있다. 제3 증폭기(AMP3)는 비교 결과에 따른 비교 신호를 출력할 수 있다.
다만, 종래에 직류 성분이 포함된 오프셋 제거하기 위한 동작은, 제1 커패시터부(CAP1)에 저장된 전하의 유출로 인해 제1 커패시터부(CAP1)에 포함된 커패시터들이 방전될 우려가 있었고, 따라서, 제1 커패시터부(CAP1)에 포함된 커패시터들의 크기가 커야된다는 문제점이 있었다. 또한, 입력 신호에 포함된 오프셋을 제거하기 위해 주기적으로 제1 커패시터부(CAP1)에 오프셋을 저장하기 위한 동작을 수행해야 된다는 문제점이 있었다.
위와 같은 문제를 해결하기 위해, 도 3 및 도 4를 참조하여 본 발명의 실시 예들에 따른 오프셋 제거 방법을 설명하도록 한다.
도 3은 도 1의 오프셋 제어부의 다른 실시 예를 설명하기 위한 도면이다.
도 3을 참조하면, 오프셋 제어부(150)는 제3 및 제4 입출력 패드(IO_PAD3, IO_PAD4), 제3 스위칭부(SW3), 제5 및 제6 증폭기(AMP5, AMP6) 및 피드백 회로(310)를 포함할 수 있다. 피드백 회로(310)는 제7 및 제8 증폭기(AMP7, AMP8), 제4, 제5 및 제6 스위칭부(SW4, SW5, SW6), 아날로그-디지털 변환기(제1 변환부(ADC, 311)), 디지털-아날로그 변환부(제2 변환부(DAC, 315)) 및 레지스터(Reg., 313)를 포함할 수 있다.
실시 예에서, 제3 스위칭부(SW3)는 제3 입출력 패드(IO_PAD3)와 제5 증폭기(AMP5)의 반전 단자(-) 사이 및 제4 입출력 패드(IO_PAD4)와 제5 증폭기(AMP5)의 비반전 단자(+) 사이를 연결할 수 있다. 제4 및 제5 스위칭부(SW4, SW5)는 제7 증폭기(AMP7) 및 제1 변환부(ADC, 311) 사이를 연결할 수 있다. 제6 스위칭부(SW6)는 제8 증폭기(AMP8) 및 제2 변환부(DAC, 315) 사이를 연결할 수 있다.
오프셋 제어부(150)에 포함된 제3 및 제4 입출력 패드(IO_PAD3, IO_PAD4)는 외부로부터 신호를 수신할 수 있다. 예를 들어, 제3 및 제4 입출력 패드(IO_PAD3, IO_PAD4)는 메모리 컨트롤러(200)로부터 신호를 수신할 수 있다. 제3 입출력 패드로 수신되는 신호는 기준 전압(VREFQ) 신호일 수 있다. 기준 전압(VREFQ) 신호는 입력 신호와 비교되는 전압 신호일 수 있다. 제4 입출력 패드(IO_PAD4)로 수신되는 신호는 입력 신호일 수 있다. 제3 및 제4 입출력 패드(IO_PAD3, IO_PAD4)로 신호가 입력되면 제5 및 제7 증폭기(AMP5, AMP7)를 통해 신호가 증폭될 수 있다. 제3 및 제4 입출력 패드(IO_PAD3, IO_PAD4)로 입력된 신호들이 증폭되면, 제6 증폭기(AMP6)를 통해 기준 전압(VREFQ) 신호 및 입력 신호를 비교하고, 그 비교 결과가 증폭되어 출력될 수 있다.
오프셋 제어부(150)는 제3 및 제4 입출력 패드(IO_PAD3, IO_PAD4)로 입력된 신호에 포함된 오프셋을 제거하기 위한 동작을 수행할 수 있다. 제3 및 제4 입출력 패드(IO_PAD3, IO_PAD4)로 입력된 신호에 포함된 오프셋은 직류 성분을 포함할 수 있다.
도 2와는 달리, 도 3의 오프셋 제어부(150)는 복수의 스위칭부들을 포함하고, 복수의 스위칭부(240)를 제어하기 위한 제어 신호들을 수신할 수 있다. 또, 도 3의 오프셋 제어부(150)는 제3 및 제4 입출력 패드(IO_PAD3, IO_PAD4)로 입력된 신호에 포함된 오프셋을 디지털 코드로 저장하는 동작 및 저장된 디지털 코드를 아날로그 신호로 변환하는 동작을 수행할 수 있다.
구체적으로, 오프셋 제어부(150)는 제3 및 제4 입출력 패드(IO_PAD3, IO_PAD4)로 입력된 신호에 포함된 오프셋을 저장하기 위한 동작을 수행할 수 있다. 실시 예에서, 오프셋 제어부(150)는 제3 스위칭부(SW3)를 연결하는 것을 제어하는 활성화 상태의 인에이블 신호(EN)를 수신할 수 있다. 제3 스위칭부(SW3)에 활성화 상태의 인에이블 신호(EN)가 입력되면, 제3 및 제4 입출력 패드(IO_PAD3, IO_PAD4)가 연결될 수 있다. 제3 및 제4 입출력 패드(IO_PAD3, IO_PAD4)가 연결되면, 제4 입출력 패드로 입력되는 신호가 차단될 수 있다. 또, 제5 증폭기(AMP5)의 양 단자에는 제3 입출력 패드를 통해 입력된 기준 전압(VREFQ) 신호가 입력될 수 있다. 제5 증폭기(AMP5)의 양 단자에 기준 전압(VREFQ) 신호가 입력되면, 제5 증폭기(AMP5)는 입력된 신호를 증폭 시킬 수 있다.
일 실시 예에서, 제3 스위칭부(SW3)에 입력되는 인에이블 신호(EN)는 메모리 장치(100) 내부적으로 생성될 수 있다. 예를 들어, 메모리 장치(100)는 유휴 시간에 활성화되는 인에이블 신호(EN)를 생성할 수 있다. 일 실시 예에서, 메모리 장치(100)의 커맨드 디코더(140)는 메모리 컨트롤러(200)로부터 커맨드를 수신하지 않아 메모리 장치(100)가 유휴 상태일 때, 활성화되는 인에이블 신호(EN)를 생성하여 오프셋 제어부(150)로 전달할 수 있다. 이 경우, 오프셋 제어부(150)는 메모리 장치(100)의 유휴 시간에 제3 및 제4 입출력 패드(IO_PAD3, IO_PAD4)로 입력된 신호에 포함된 오프셋을 저장하기 위한 동작을 수행할 수 있다.
다른 실시 예에서, 제3 스위칭부(SW3)에 입력되는 인에이블 신호(EN)는 메모리 컨트롤러(200)의 제어에 의해 생성될 수 있다. 예를 들어, 메모리 컨트롤러(200)는 메모리 장치(100)의 제3 및 제4 입출력 패드(IO_PAD3, IO_PAD4)로 입력된 신호에 포함된 오프셋을 저장하기 위한 커맨드를 생성하여 메모리 장치(100)로 전달할 수 있다. 메모리 장치(100)의 커맨드 디코더(140)는 수신한 상기 커맨드를 디코딩하여, 활성화되는 인에이블 신호(EN)를 생성할 수 있다. 생성된 인에이블 신호(EN)는 제3 스위칭부(SW3)에 입력될 수 있다.
제3 스위칭부(SW3)에 활성화 상태의 인에이블 신호(EN)가 입력될 때, 제4 및 제5 스위칭부(SW4, SW5)에도 활성화 상태의 인에이블 신호(EN)가 입력될 수 있다. 제6 스위칭부(SW6)에는 비활성화 상태의 디스에이블 신호(ENB)가 입력될 수 있다. 제4 및 제5 스위칭부(SW4, SW5)에 활성화 상태의 인에이블 신호(EN)가 입력되면, 제4 및 제5 스위칭부(SW4, SW5)는 연결될 수 있다. 제6 스위칭부(SW6)에 비활성화 상태의 디스에이블 신호(ENB)가 입력되면, 제6 스위칭부(SW6)는 분리될 수 있다. 제4 및 제5 스위칭부(SW4, SW5)가 연결되고, 제6 스위칭부(SW6)가 분리되면, 제3 및 제4 입출력 패드(IO_PAD3, IO_PAD4)로 입력된 신호들의 직류 성분의 오프셋을 저장하기 위한 동작이 완료될 수 있다.
제3 및 제4 입출력 패드(IO_PAD3, IO_PAD4)로 입력된 신호가 제5 및 제7 증폭기(AMP5, AMP7)를 통해 증폭되고, 증폭된 신호에는 직류 성분의 오프셋이 포함될 수 있다. 직류 성분의 오프셋은 증폭기의 입출력 단자에 따라 다를 수 있다. 즉, 입출력 단자가 반전 단자(-)인지 또는 비반전 단자(+)인지 여부에 따라, 증폭된 신호에 포함된 오프셋의 크기는 다를 수 있다.
증폭된 신호는 제4 및 제5 스위칭부(SW4, SW5)를 통해 제1 변환부(ADC, 311)에 제공될 수 있다. 제1 변환부(ADC, 311)는 증폭된 신호에 포함된 직류 성분의 오프셋을 디지털 코드로 변환하여 레지스터(Reg., 313)에 저장할 수 있다. 즉, 제1 변환부(ADC, 311)는 오프셋이 포함된 아날로그 신호를 디지털 코드로 변환하여 레지스터(Reg., 313)에 저장할 수 있다.
레지스터(Reg., 313)에 디지털 코드로 변환된 신호가 저장되면, 오프셋 제어부(150)는 제3 및 제4 입출력 패드(IO_PAD3, IO_PAD4)로 입력된 신호에 포함된 오프셋을 보상하기 위한 동작을 수행할 수 있다.
실시 예에서, 오프셋 제어부(150)는 제3 스위칭부(SW3)를 분리하도록 제어하는 비활성화 상태의 인에이블 신호(EN)를 수신할 수 있다. 제3 스위칭부(SW3)에 비활성화 상태의 인에이블 신호(EN)가 입력되면, 제3 및 제4 입출력 패드(IO_PAD3, IO_PAD4)가 분리될 수 있다. 제3 및 제4 입출력 패드(IO_PAD3, IO_PAD4)가 분리되면, 제4 입출력 패드(IO_PAD4)로 신호가 입력될 수 있다. 따라서, 제5 증폭기(AMP5)의 반전 입력 단자(-)에는 제3 입출력 패드를 통해 입력된 기준 전압(VREFQ) 신호가 입력될 수 있다. 또, 제5 증폭기(AMP5)의 비반전 입력 단자(+)에는 제4 입출력 패드(IO_PAD4)를 통해 입력된 입력 신호가 입력될 수 있다. 제5 증폭기(AMP5)의 양 단자에 신호가 입력되면, 제5 증폭기(AMP5)는 입력된 신호를 증폭 시킬 수 있다.
제3 스위칭부(SW3)에 비활성화 상태의 인에이블 신호(EN)가 입력될 때, 제4 및 제5 스위칭부(SW4, SW5)에도 비활성화 상태의 인에이블 신호(EN)가 입력될 수 있다. 제6 스위칭부(SW6)에는 활성화 상태의 디스에이블 신호(ENB)가 입력될 수 있다. 제4 및 제5 스위칭부(SW4, SW5)에 비활성화 상태의 인에이블 신호(EN)가 입력되면, 제4 및 제5 스위칭부(SW4, SW5)는 분리될 수 있다. 제6 스위칭부(SW6)에 활성화 상태의 디스에이블 신호(ENB)가 입력되면, 제6 스위칭부(SW6)는 분리될 수 있다. 제4 및 제5 스위칭부(SW4, SW5)가 분리되고, 제6 스위칭부(SW6)가 연결되면, 메모리 장치(100)는 제3 및 제4 입출력 패드(IO_PAD3, IO_PAD4)로 입력된 신호들의 직류 성분의 오프셋을 보상하기 위한 동작을 수행할 수 있다.
레지스터(Reg., 313)에 저장된 디지털 코드는 제2 변환부(DAC, 315)를 통해 아날로그 신호로 변환될 수 있다. 변환된 아날로그 신호는 제7 증폭기(AMP7)의 입력단으로 출력될 수 있다. 구체적으로, 제5 및 제7 증폭기(AMP5, AMP7)를 통해 증폭된 신호들 중 제7 증폭기(AMP7)의 반전 출력 단자(-)로 출력된 신호에 포함된 오프셋에 대한 디지털 코드를 변환한 아날로그 신호는 제8 증폭기(AMP8)를 통해 제7 증폭기(AMP7)의 비반전 입력 단자(+)로 출력될 수 있다. 제5 및 제7 증폭기(AMP5, AMP7)를 통해 증폭된 신호들 중 제7 증폭기(AMP7)의 비반전 출력 단자(+)로 출력된 신호에 포함된 오프셋에 대한 디지털 코드를 변환한 아날로그 신호는 제8 증폭기(AMP8)를 통해 제7 증폭기(AMP7)의 반전 입력 단자(-)로 출력될 수 있다. 제8 증폭기(AMP8)는 변환된 아날로그 신호를 증폭할 수 있다.
레지스터(Reg., 313)에 저장된 디지털 코드들이 아날로그 신호로 변환되어 제7 증폭기(AMP7)의 입력 단자로 출력되면, 제5 증폭기(AMP5)를 통해 증폭된 신호에 오프셋을 보상할 수 있다. 제7 증폭기(AMP7)는 오프셋이 보상된 신호들을 증폭할 수 있다. 제6 증폭기(AMP6)는 제7 증폭기(AMP7)를 통해 증폭된 신호들을 비교한 비교 결과에 따라, 신호를 출력할 수 있다.
도 4는 도 1의 메모리 컨트롤러 및 메모리 장치의 구성을 설명하기 위한 도면이다.
도 4를 참조하면, 도 4의 메모리 컨트롤러(200)는 요청 수신부(205), 출력 신호 결정부(210), 인에이블 신호 생성부(221), 제어 신호 생성부(223), 기준 전압 생성부(230) 및 스위칭부(240)를 포함할 수 있다. 도 4의 메모리 장치(100)는 커맨드 디코더(140) 및 오프셋 제어부(150)를 포함할 수 있다.
종래에 입력 신호의 오프셋을 제거하는 회로는 메모리 장치(100)에 포함되어 있었고, 메모리 컨트롤러의 제어 없이 메모리 장치(100)에서 자체적으로 오프셋 제거 동작이 수행되었다. 오프셋의 보정 또한 메모리 장치(100)에 의해 자체적으로 수행되었다. 그러나, 도 4에서, 입력 신호의 오프셋을 보정하기 위한 동작이 메모리 장치(100)뿐만 아니라 메모리 컨트롤러(200)의 제어에 의해 수행될 수 있다.
즉, 도 4의 메모리 컨트롤러(200)는 메모리 장치(100)로 입력되는 입력 신호의 오프셋을 보정 하도록, 메모리 장치(100)를 제어하는 구성을 도시한 것이다. 이하, 입력 신호의 오프셋을 보정하기 위한 메모리 컨트롤러(200)의 구성 및 메모리 장치(100)의 구성에 대해 설명한다.
메모리 컨트롤러(200)는 요청 수신부(205)를 포함할 수 있다. 요청 수신부(205)는 호스트(300)로부터 요청을 수신할 수 있다(①). 일 실시 예에서, 호스트로부터 수신되는 요청은 동작 요청(OPR_REQ)일 수 있다. 한편, 도 4에 도시되지는 않았으나, 요청 수신부(205)는 호스트(300)로부터 데이터를 수신할 수도 있다.
요청 수신부(205)는 수신한 동작 요청(OPR_REQ)을 출력 신호 결정부(210)로 전달하고, 인에이블 제어 신호(CTR_EN)를 생성하여 인에이블 신호 생성부(221)로 전달할 수 있다(②). 인에이블 제어 신호(CTR_EN)은 인에이블 신호 생성부(221)의 동작을 제어하기 위한 신호일 수 있다.
메모리 컨트롤러(200)는 출력 신호 결정부(210)를 포함할 수 있다. 출력 신호 결정부(210)는 요청 수신부(205)로부터 요청을 수신할 수 있다. 전술한 바와 같이, 요청 수신부(205)를 통해 호스트(300)로부터 수신되는 요청은 동작 요청(OPR_REQ)일 수 있다. 동작 요청(OPR_REQ)은 오프셋 보정 요청, 프로그램(쓰기) 요청, 리드 요청 및 소거 요청 중 어느 하나일 수 있다. 출력 신호 결정부(210)는 수신된 요청을 기초로 커맨드를 생성할 수 있다. 출력 신호 결정부(210)가 생성하는 커맨드는 호스트(300)의 요청에 대응하는 동작이 메모리 장치(100)에 수행되기 위한 커맨드일 수 있다.
출력 신호 결정부(210)는 수신된 동작 요청(OPR_REQ)이 오프셋을 보정하기 위한 동작 요청(OPR_REQ)인 경우, 출력 신호 결정부(210)는 활성화 상태의 커맨드 인에이블 신호(CMD_EN)를 수신하여(③) 오프셋 보정 커맨드(OC_CMD)를 생성할 수 있다. 생성된 오프셋 보정 커맨드(OC_CMD)는 스위칭부(240)에 출력될 수 있다(④). 또는, 출력 신호 결정부(210)는 요청 수신부(205)를 통해 호스트(300)로부터 수신된 동작 요청(OPR_REQ)과 관계없이 오프셋을 보정할 것으로 결정할 수 있으며, 활성화 상태의 커맨드 인에이블 신호(CMD_EN)에 응답하여 오프셋 보정 커맨드(OC_CMD)를 스위칭부(240)에 출력할 수 있다.
출력 신호 결정부(210)는 커맨드 인에이블 신호(CMD_EN)를 기초로 커맨드를 출력할 수 있다. 즉, 출력 신호 결정부(210)는 활성화 상태의 커맨드 인에이블 신호(CMD_EN)를 수신한 때에, 메모리 장치(100)에 동작이 수행되기 위한 커맨드를 출력할 수 있다.
요청 수신부(205)로부터 수신되는 인에이블 제어 신호(CTR_EN)에 응답하여, 인에이블 신호 생성부(221)는 출력 신호 결정부(210) 및/또는 제어 신호 생성부(223)를 제어하는 신호를 생성할 수 있다. 실시 예에서, 인에이블 신호 생성부(221)는 출력 신호 결정부(210)를 제어하는 커맨드 인에이블 신호(CMD_EN)를 출력할 수 있다(③).
실시 예에서, 인에이블 신호 생성부(221)는 출력 신호 결정부(210)가 커맨드를 생성하여 메모리 장치(100)로 전송하도록 제어하는 커맨드 인에이블 신호(CMD_EN)를 생성할 수 있다. 출력 신호 결정부(210)는 활성화 상태의 커맨드 인에이블 신호(CMD_EN)를 수신하면, 생성된 커맨드를 입출력 패드로 입력할 수 있다. 출력 신호 결정부(210)가 비활성화 상태의 커맨드 인에이블 신호(CMD_EN)를 수신하면, 커맨드를 입출력 패드로 입력하지 않는다.
제어 신호 생성부(223)는 스위칭부(240)를 제어하는 신호를 생성할 수 있다.
실시 예에서, 제어 신호 생성부(223)는 스위칭부(240)를 제어하는 신호를 생성할 수 있다. 스위칭부(240)를 제어하는 신호는 스위칭 제어 신호(SC_SIG)일 수 있다. 스위칭부(240)는 활성화 상태의 스위칭 제어 신호(SC_SIG)를 수신하면, 메모리 장치(100)에 각각 연결되는 제1 및 제2 패드(241A, 241B)를 연결할 수 있다. 스위칭부(240)는 비활성화 상태의 스위칭 제어 신호(SC_SIG)를 수신하면, 메모리 장치(100)에 각각 연결되는 제1 및 제2 패드(241A, 241B)를 분리할 수 있다.
기준 전압 생성부(230)는 기준 전압(VREFQ)을 생성할 수 있다. 기준 전압(VREFQ)은 입출력 패드를 통해 메모리 장치(100)로 출력될 수 있다. 기준 전압(VREFQ)은 입출력 패드로 입력되는 입력 신호와 비교되는 신호일 수 있다.
스위칭부(240)는 출력 신호 결정부(210)로부터 수신된 오프셋 보정 커맨드(OC_CMD)를 메모리 장치(100)로 출력할 수 있다(⑤). 오프셋 보정 커맨드(OC_CMD)가 메모리 장치(100)로 출력되면, 메모리 컨트롤러(200) 및 메모리 장치(100)는 오프셋을 보정하기 위한 동작을 수행할 수 있다.
메모리 컨트롤러(200)는 메모리 장치(100)로 입력되는 신호의 직류 성분 오프셋을 보정하도록 메모리 장치(100)를 제어하는 동작을 수행할 수 있다. 실시 예에서, 제어 신호 생성부(223)는 스위칭부(240)를 제어하는 활성화 상태의 스위칭 제어 신호(SC_SIG)를 출력할 수 있다(⑥). 스위칭부(240)는 활성화 상태의 스위칭 제어 신호(SC_SIG)를 수신하면, 스위칭부(240)는 입출력 패드에 포함된 제1 및 제2 패드(241A, 241B)를 연결할 수 있다. 제1 및 제2 패드(241A, 241B)가 연결되면, 제1 및 제2 패드(241A, 241B)를 통해 메모리 장치(100)로 기준 전압(VREFQ) 신호만 입력될 수 있다. 따라서, 메모리 장치(100)는 기준 전압(VREFQ) 신호를 증폭하여, 증폭된 신호에 포함된 직류 성분의 오프셋을 디지털 코드로 저장하기 위한 동작을 수행할 수 있다.
메모리 장치(100)는 메모리 컨트롤러(200)부터 수신된 오프셋 보정 커맨드(OC_CMD)를 디코딩할 수 있다. 구체적으로, 메모리 장치(100)에 포함된 커맨드 디코더(140)는 오프셋 보정 커맨드(OC_CMD)를 디코딩하여 디코딩 신호(DEC_SIG)를 생성할 수 있다. 디코딩 신호(DEC_SIG)는 오프셋 검출 신호(OFD_SIG) 및 오프셋 보상 신호(OFC_SIG)를 포함할 수 있다.
커맨드 디코더(140)가 생성한 디코딩 신호(DEC_SIG)는 오프셋 제어부(150)에 제공될 수 있다(⑦). 오프셋 보정 커맨드(OC_CMD)에 대응하는 디코딩 신호(DEC_SIG)를 수신함에 따라, 오프셋 제어부(150)는 오프셋 보상 모드에서 오프셋 검출 모드로 전환될 수 있다. 오프셋 검출 모드에서 오프셋 제어부(150)는 제1 및 제2 패드(241A, 241B)에 입력되는 신호의 오프셋을 검출한다. 보다 구체적으로, 디코딩 신호(DEC_SIG)는 오프셋 제어부(150)에 포함된 복수의 스위칭부들을 제어할 수 있다. 디코딩 신호(DEC_SIG)를 통해 제1 및 제2 패드(241A, 241B)를 통해 입력된 신호의 오프셋이 디지털 코드로 레지스터(Reg., 313)에 저장될 수 있다. 레지스터(Reg., 313)에 저장되어 있던 기존의 오프셋은 삭제되고, 새롭게 검출된 오프셋이 레지스터(Reg., 313)에 저장될 수 있다. 이러한 방식으로, 오프셋 제어부(150)는 제1 및 제2 패드(241A, 241B)에 입력되는 신호의 오프셋을 보정할 수 있다.
오프셋 검출 모드에서 새롭게 검출된 오프셋이 레지스터(Reg., 313)에 저장되면, 오프셋 제어부(150)는 오프셋 검출 모드에서 오프셋 보상 모드로 전환할 수 있다. 오프셋 보상 모드에서, 레지스터(Reg., 313)에 저장된 디지털 코드는 아날로그 신호로 변환될 수 있다. 변환된 아날로그 신호가 제1 및 제2 패드(241A, 241B)로 전달되어 오프셋이 보상된다.
한편, 오프셋 제어부(150)가 오프셋 검출 모드에서 오프셋 보상 모드로 전환하면, 오프셋 제어부(150)는 오프셋 보정 완료 응답(OCC_RES)을 출력할 수 있다(⑧). 제어 신호 생성부(223)는 오프셋 보정 완료 응답(OCC_RES)을 수신하여, 메모리 장치(100)로 커맨드를 출력하도록 제어하는 신호들을 생성할 수 있다.
다른 실시 예에서, 오프셋 제어부(150)는 오프셋 보정 완료 응답(OCC_RES)을 출력하지 않을 수 있다. 오프셋 제어부(150)가 오프셋 보정 완료 응답(OCC_RES)을 출력하지 않는 경우, 커맨드 디코더(140)가 생성한 디코딩 신호(DEC_SIG)는 일정 시간 동안 활성화 또는 비활성화 상태를 유지할 수 있다.
제어 신호 생성부(223)는 오프셋 제어부(150)로부터 오프셋 보정 완료 응답(OCC_RES)을 수신하면, 제어 신호 생성부(223)는 스위칭부(240)를 분리하도록 제어하는 스위칭 제어 신호(SC_SIG)를 생성할 수 있다. 스위칭부(240)는 비활성화 상태의 스위칭 제어 신호(SC_SIG)를 수신하면, 제1 및 제2 패드(241A, 241B)를 분리하여, 제2 패드(241B)로 커맨드가 입력되고, 입력된 커맨드는 메모리 장치(100)로 출력될 수 있다.
도 5는 도 1의 메모리 장치에 오프셋 보정 커맨드가 출력되는 방법을 설명하기 위한 도면이다.
도 5를 참조하면, 메모리 컨트롤러(200)는 요청 수신부(205), 출력 신호 결정부(210), 인에이블 신호 생성부(221), 기준 전압 생성부(230) 및 스위칭부(240)를 포함할 수 있다.
도 5는 메모리 컨트롤러(200)에서 메모리 장치(100)로 오프셋 보정 커맨드(OC_CMD)가 출력되는 과정을 도시한다. 오프셋 보정 커맨드(OC_CMD)는 메모리 장치(100)로 수신되는 신호들에 포함된 직류 성분의 오프셋을 보정하기 위한 커맨드일 수 있다. 구체적으로, 오프셋 보정 커맨드(OC_CMD)는 메모리 장치(100)로 수신되는 신호의 직류 성분인 오프셋을 새롭게 저장할 것을 지시하는 커맨드일 수 있다.
메모리 장치(100)로 수신되는 신호는 메모리 장치(100)에 각각 연결되는 제1 및 제2 패드(241A, 241B)를 포함하는 입출력 패드를 통해 제공될 수 있다. 메모리 컨트롤러(200)의 입장에서, 제1 및 제2 패드(241A, 241B)는 메모리 장치(100) 쪽으로 신호를 출력하므로 “출력 패드”로 지칭할 수 있다. 제1 패드(241A)는 기준 전압(VREFQ)을 제공할 수 있다. 제2 패드(241B)는 출력 신호를 제공할 수 있다. 특히, 메모리 컨트롤러(200)가 메모리 장치(100)의 오프셋 보정 동작을 제어하고자 하는 경우, 메모리 컨트롤러(200)는 오프셋 보정 커맨드(OC_CMD)를 출력 신호로서 제2 패드(241B)를 통해 메모리 장치(100)에 제공될 수 있다.
실시 예에서, 요청 수신부(205)는 호스트(300)로부터 동작 요청(OPR_REQ)을 수신할 수 있다(①). 요청 수신부(205)는 수신한 동작 요청(OPR_REQ)을 출력 신호 결정부(210)로 전달하고, 활성화된 상태의 인에이블 제어 신호(CTR_EN)를 생성하여 인에이블 신호 생성부(221)로 전달할 수 있다(②). 출력 신호 결정부(210)는 수신한동작 요청(OPR_REQ)에 대응하는 커맨드를 생성하여 출력할 수 있다. 또는 메모리 컨트롤러(200)의 내부 동작에 의해 메모리 장치(100)에 특정 동작이 수행되는 것으로 결정되면, 출력 신호 결정부(210)는 호스트(300)로부터 요청 수신부(205)를 통해 수신되는 동작 요청(OPR_REQ) 없이도 커맨드를 생성하여 출력할 수 있다.
실시 예에서, 호스트(300)로부터 수신되는 동작 요청(OPR_REQ)은 오프셋 보정 요청, 프로그램(쓰기) 요청, 리드 요청 및 소거 요청 중 어느 하나일 수 있다. 따라서, 호스트(300)로부터 수신된 동작 요청(OPR_REQ)이 오프셋 보정 요청인 경우, 요청 수신부(205)는 수신한 오프셋 보정 요청을 출력 신호 결정부(210)로 전달하고, 활성화 상태의 인에이블 제어 신호(CTR_EN)를 생성하여 인에이블 신호 생성부(221)로 전달할 수 있다. 출력 신호 결정부(210)는 수신한 오프셋 보정 요청에 대응하는 동작을 수행하기 위한 오프셋 보정 커맨드(OC_CMD)를 생성하여 출력할 수 있다.
다른 실시 예에서, 메모리 컨트롤러(200) 내부에서 메모리 장치(100)로 출력되는 신호의 오프셋을 보정할 것을 결정한 경우, 출력 신호 결정부(210)는 호스트(300)의 요청과 관계없이 오프셋 보정 커맨드(OC_CMD)를 생성하여 출력할 수 있다.
인에이블 신호 생성부(221)는 활성화 상태의 인에이블 제어 신호(CTR_EN)에 응답하여, 활성화 상태의 커맨드 인에이블 신호(CMD_EN)를 생성하여 출력 신호 결정부(210)로 전달할 수 있다(③). 출력 신호 결정부(210)는 인에이블 신호 생성부(221)로부터 수신되는 활성화 상태의 커맨드 인에이블 신호(CMD_EN)에 응답하여, 커맨드를 출력할 수 있다. 활성화 상태의 커맨드 인에이블 신호(CMD_EN)를 수신하지 않는 경우, 출력 신호 결정부(210)는 요청 수신부(205)로부터 수신된 동작 요청(OPR_REQ) 및 메모리 컨트롤러(200) 내부적으로 동작을 수행할 것으로 결정하더라도, 커맨드를 출력할 수 없다. 따라서, 출력 신호 결정부(210)는 활성화 상태의 커맨드 인에이블 신호(CMD_EN)를 수신한 때, 메모리 컨트롤러(200)의 입출력 패드에 포함된 패드들 중 제2 패드를 통해 오프셋 보정 커맨드(OC_CMD)를 출력 신호의 형태로 메모리 장치(100)에 제공할 수 있다(④).
실시 예에서, 인에이블 신호 생성부(221)는 출력 신호 결정부(210)를 제어하는 커맨드 인에이블 신호(CMD_EN)를 생성할 수 있다. 활성화 상태의 커맨드 인에이블 신호(CMD_EN)는 메모리 컨트롤러(200)로부터 메모리 장치(100)로 커맨드가 출력되도록 제어하는 신호일 수 있다. 인에이블 신호 생성부(221)는 메모리 장치(100)로 커맨드가 출력되도록 제어하기 위해 활성화 상태의 커맨드 인에이블 신호(CMD_EN)를 출력할 수 있다.
기준 전압 생성부(230)는 메모리 컨트롤러(200)의 입출력 패드에 포함된 제1 및 제2 패드(241A, 241B) 중 제1 패드(241A)로 입력되는 기준 전압(VREFQ)을 생성할 수 있다. 기준 전압 생성부(230)가 생성한 기준 전압(VREFQ)은 제1 패드(241A)로 입력되어 메모리 장치(100)에 출력될 수 있다. 기준 전압 생성부(230)가 생성한 기준 전압(VREFQ)은 제2 패드로 입력되는 신호와 비교될 수 있다.
스위칭부(240)는 기준 전압 생성부(230)와 제1 패드(241A) 사이 및 출력 신호 결정부(210)와 제2 패드 사이를 연결 또는 분리할 수 있다. 오프셋 보정 커맨드(OC_CMD)가 메모리 장치(100)로 출력되기 전까지, 스위칭부(240)는 제1 및 제2 패드(241A, 241B)를 분리할 수 있다. 오프셋 보정 커맨드(OC_CMD)가 메모리 장치(100)로 출력된 이후에, 스위칭부(240)는 활성화 상태의 스위칭 제어 신호(SC_SIG)에 응답하여 제1 및 제2 패드(241A, 241B)를 연결할 수 있다. 즉, 기준 전압 생성부(230)와 제1 패드(241A) 사이 및 출력 신호 결정부(210)와 제2 패드(241B) 사이를 연결할 수 있다.
메모리 컨트롤러(200)는 메모리 장치(100)를 제어하기 위해 메모리 장치(100)와 연결되는 입출력 패드를 포함할 수 있다. 입출력 패드는 제1 및 제2 패드(241A, 241B)를 포함할 수 있다. 제1 및 제2 패드(241A, 241B)는 각각 메모리 장치(100)의 입출력 패드에 포함된 제3 및 제4 패드(151A, 151B)에 각각 연결될 수 있다. 메모리 장치(100)의 입장에서, 제3 및 제4 패드(151A, 151B)는 메모리 컨트롤러(200)로부터 수신되는 신호를 입력받으므로 “입력 패드”로 지칭할 수 있다.
실시 예에서, 메모리 컨트롤러(200)의 입출력 패드에 포함된 제1 패드(241A)에 기준 전압(VREFQ)이 입력되면, 제1 패드(241A)를 통해 기준 전압(VREFQ)이 메모리 장치(100)에 출력될 수 있다. 구체적으로, 메모리 컨트롤러(200)로부터 출력된 기준 전압(VREFQ)은 메모리 장치(100)의 입출력 패드에 포함된 제3 패드(151A)에 입력될수 있다. 즉, 제2 패드를 통해 출력된 오프셋 보정 커맨드(OC_CMD)는 제3 패드(151A)에 입력되고, 메모리 장치(100)는 오프셋 보정 커맨드(OC_CMD)를 기초로 입력 신호에 포함된 직류 성분의 오프셋을 보정하기 위한 동작을 수행할 수 있다.
실시 예에서, 메모리 컨트롤러(200)의 입출력 패드에 포함된 제2 패드에 출력 신호가 입력되면, 제2 패드를 통해 출력 신호가 메모리 장치(100)에 출력될 수 있다. 제2 패드를 통해 출력되는 출력 신호는 메모리 장치(100)의 입장에서는 입력 신호가 될 수 있다. 구체적으로, 메모리 컨트롤러(200)로부터 출력된 출력 신호는 메모리 장치(100)의 입력 신호로서 제4 패드에 입력될 수 있다.
도 6은 도 1의 메모리 장치에 오프셋 보정 커맨드가 출력된 후 메모리 컨트롤러의 동작을 설명하기 위한 도면이다.
도 5 및 도 6을 참조하면, 메모리 컨트롤러(200)는 요청 수신부(205), 출력 신호 결정부(210), 제어 신호 생성부(223), 기준 전압 생성부(230) 및 스위칭부(240)를 포함할 수 있다.
도 6은 메모리 컨트롤러(200)에서 메모리 장치(100)로 오프셋 보정 커맨드(OC_CMD)가 출력된 이후 메모리 컨트롤러(200)가 입력 신호의 오프셋을 보정하기 위한 동작을 수행하는 방법을 도시한다.
오프셋 보정 커맨드(OC_CMD)가 메모리 장치(100)로 출력된 이후에, 요청 수신부(205)는 비활성화 상태의 인에이블 제어 신호(CTR_EN)를 생성하여 인에이블 신호 생성부(221)로 전달할 수 있다. 이를 위해, 요청 수신부(205)는 오프셋 보정 요청을 수신하여 이를 출력 신호 결정부(210)로 전달한 시점으로부터 일정 시간이 경과한 이후에, 비활성화 상태의 인에이블 제어 신호(CTR_EN)를 생성하여 인에이블 신호 생성부(221)로 전달할 수 있다. 인에이블 신호 생성부(221)는 비활성화 상태의 인에이블 제어 신호(CTR_EN)에 응답하여, 비활성화 상태의 커맨드 인에이블 신호(CMD_EN)를 생성할 수 있다. 비활성화 상태의 커맨드 인에이블 신호(CMD_EN)에 응답하여, 출력 신호 결정부(210)는 입출력 패드(241A, 241B)로 커맨드를 입력하지 않을 수 있다. 한편, 비활성화 상태의 커맨드 인에이블 신호(CMD_EN)에 응답하여, 제어 신호 생성부(223)는 스위칭부(240)를 제어하는 제어 신호를 생성할 수 있다. 구체적으로, 제어 신호 생성부(223)는 메모리 컨트롤러(200) 포함된 제1 및 제2 패드(241A, 241B)를 연결하는 것을 제어하는 스위칭 제어 신호(SC_SIG)를 생성할 수 있다.
실시 예에서, 비활성화 상태의 커맨드 인에이블 신호(CMD_EN)에 응답하여, 제어 신호 생성부(223)는 활성화 상태의 스위칭 제어 신호(SC_SIG)를 생성할 수 있다. 활성화 상태의 스위칭 제어 신호(SC_SIG)는 제1 및 제2 패드(241A, 241B)를 연결하도록 제어하는 신호일 수 있다. 활성화 상태의 스위칭 제어 신호(SC_SIG)는 스위칭부(240)에 제공될 수 있다.
스위칭부(240)가 활성화 상태의 스위칭 제어 신호(SC_SIG)를 수신하면, 스위칭부(240)는 제1 및 제2 패드(241A, 241B)를 연결할 수 있다. 즉, 스위칭부(240)는 활성화 상태의 스위칭 제어 신호(SC_SIG)를 수신하여 기준 전압 생성부(230)와 제1 패드(241A) 사이 및 출력 신호 결정부(210)와 제2 패드(241B) 사이를 연결할 수 있다.
실시 예에서, 인에이블 신호 생성부(221)는 비활성화 상태의 커맨드 인에이블 신호(CMD_EN)를 출력 신호 결정부(210)로 출력할 수 있다. 비활성화 상태의 커맨드 인에이블 신호(CMD_EN)는 출력 신호 결정부(210)로부터 제2 패드(241B)로 입력되는 신호의 생성을 중단하도록 제어할 수 있다.
비활성화 상태의 커맨드 인에이블 신호(CMD_EN)를, 출력 신호 결정부(210)는 제2 패드(241B)로 신호의 출력을 중단할 수 있다. 제2 패드(241B)로 출력되는 신호는 커맨드, 어드레스 및 데이터의 신호일 수 있다. 따라서, 출력 신호 결정부(210)는 호스트(300)로부터부터 동작 요청(OPR_REQ)을 수신하더라도, 비활성화되는 커맨드 인에이블 신호(CMD_EN)의 수신 동안 동작 요청(OPR_REQ)에 대응하는 커맨드를 출력하지 않을 수 있다. 또는, 특정 동작이 메모리 장치(100)에 수행될 것으로 결정되었다고 하더라도, 비활성화되는 커맨드 인에이블 신호(CMD_EN)의 수신 동안 출력 신호 결정부(210)는 메모리 장치(100)에 동작을 지시하는 커맨드를 출력하지 않을 수 있다.
활성화 상태의 스위칭 제어 신호(SC_SIG)를 수신하여, 기준 전압 생성부(230)와 제1 패드(241A) 사이 및 출력 신호 결정부(210)와 제2 패드(241B) 사이가 연결될 수 있다. 보다 구체적으로, 스위칭부(240)에 의하여 기준 전압 생성부(230)와 제1 패드(241A) 사이의 제1 노드(N1)와, 출력 신호 결정부(210)와 제2 패드(241B) 사이의 제2 노드(N2)가 연결될 수 있다. 즉, 기준 전압 생성부(230)는 제1 노드(N1)를 통해 제1 패드(241A)에 기준 전압을 제공할 수 있다. 출력 신호 결정부(210)는 제2 노드를 통해 제2 패드(241B)에 오프셋 보정 커맨드를 제공하거나, 또는 이를 중단할 수 있다. 출력 신호 결정부(210)가 제2 패드(241B)로 입력되는 커맨드 생성을 중단하고, 스위칭부(240)가 제1 노드(N1) 및 제2 노드(N2)를 연결하면, 기준 전압 생성부(230)로부터 출력되는 기준 전압이 제1 및 제2 패드(241A, 241B)로 입력될 것이다. 다만 노이즈 등 여러 원인에 의해, 메모리 장치(100)의 제3 패드로 수신되는 제1 기준 전압(VREQ_A)은 제4 패드(151B)로 수신되는 제2 기준 전압(VREQ_B)과 상이할 수 있다. 제3 패드(151A)에 제1 기준 전압(VREQ_A) 신호가 입력되고 제4 패드(151B)에 제2 기준 전압(VREFQ_B) 신호가 입력되면, 메모리 장치(100)는 입력 신호에 포함된 직류 성분의 오프셋을 보정하기 위한 동작을 수행할 수 있다. 보다 구체적으로, 제3 패드(151A)와 제4 패드(151B)의 오프셋은 제1 기준 전압(VREFQ_A)과 제2 기준 전압(VREF_B)의 차이에 해당하는 값일 수 있다.
실시 예에서, 메모리 장치(100)가 오프셋을 보정하는 동작을 완료하면, 제어 신호 생성부(223)는 비활성화 상태의 스위칭 제어 신호(SC_SIG) 를 생성할 수 있다.
구체적으로, 제어 신호 생성부(223)는 제1 및 제2 패드(241A, 241B)를 분리하도록 제어하는 비활성화 상태의 스위칭 제어 신호(SC_SIG)를 생성할 수 있다. 제어 신호 생성부(223)가 생성한 비활성화 상태의 스위칭 제어 신호(SC_SIG)는 스위칭부(240)에 제공될 수 있다. 이에 따라, 스위칭부(240)는 제1 노드(N1)를 제2 노드(N2)와 분리할 수 있다.
일 실시 예에서, 제어 신호 생성부(223)는 미리 설정된 제1 기준 시간 경과 후에 비활성화 상태의 스위칭 제어 신호(SC_SIG)를 생성할 수 있다. 미리 설정된 제1 기준 시간은 메모리 컨트롤러(200)가 오프셋 보정을 위해 소요되는 시간일 수 있다. 다른 실시 예에서, 제어 신호 생성부(223)는 메모리 장치(100)로부터 오프셋 보정 완료 응답(OCC_RES)을 수신한 후, 비활성화 상태의 스위칭 제어 신호(SC_SIG)를 생성할 수 있다. 비활성화 상태의 스위칭 제어 신호(SC_SIG)는 제1 및 제2 패드(241A, 241B)를 분리하도록 제어할 수 있다.
도 7a는 메모리 장치(100)에 포함된 커맨드 디코더의 동작을 설명하기 위한 도면이다. 한편, 도 7b는 메모리 장치(100)에 포함된 오프셋 제어부(150)를 나타내는 블록도이다. 이하에서는 도 7a 및 도 7b를 함께 참조하여 오프셋 보정 커맨드 수신 후 커맨드 디코더 및 오프셋 제어부의 동작을 설명하기로 한다.
도 7a를 참조하면, 커맨드 디코더(140)는 메모리 컨트롤러(200)로부터 오프셋 보정 커맨드(OC_CMD)를 수신할 수 있다. 오프셋 보정 커맨드(OC_CMD)는 메모리 장치(100)로 수신되는 신호의 직류 성분인 오프셋을 저장할 것을 지시하는 커맨드일 수 있다. 구체적으로, 오프셋 보정 커맨드(OC_CMD)는 메모리 컨트롤러(200)의 제2 패드(241B)를 통해 출력되어 메모리 장치(100)의 제4 패드(151B)로 입력될 수 있다.
한편, 커맨드 디코더(140)는 검출 완료 신호(DF_SIG)를 수신할 수 있다. 검출 완료 신호(DF_SIG)는 오프셋 보정 커맨드(OC_CMD)에 응답하여 시작된 오프셋 검출 동작이 완료되었음을 나타내는 신호일 수 있다. 일 실시 예에서, 검출 완료 신호(DF_SIG)는 오프셋 제어부의 제1 변환부(ADC, 311)로부터 수신될 수 있다.
커맨드 디코더(140)는 오프셋 보정 커맨드(OC_CMD)를 디코딩하여 디코딩 신호(DEC_SIG)를 생성할 수 있다. 한편, 커맨드 디코더(140)는 검출 완료 신호(DF_SIG)에 기초하여 디코딩 신호(DEC_SIG)를 생성할 수 있다. 디코딩 신호(DEC_SIG)는 오프셋 검출 신호(OFD_SIG) 및 오프셋 보상 신호(OFC_SIG)를 포함할 수 있다.
실시 예에서, 오프셋 보정 커맨드(OC_CMD)가 커맨드 디코더(140)로 입력되면, 커맨드 디코더(140)는 입력 신호에 포함된 오프셋을 저장하도록 제어하는 신호를 생성할 수 있다. 구체적으로, 오프셋 보정 커맨드(OC_CMD)에 응답하여, 커맨드 디코더(140)는 활성화 상태의 오프셋 검출 신호(OFD_SIG)를 생성할 수 있다. 또한, 커맨드 디코더(140)는 비활성화 상태의 오프셋 보상 신호(OFC_SIG)를 생성할 수 있다. 활성화 상태의 오프셋 검출 신호(OFD_SIG) 및 비활성화 상태의 오프셋 보상 신호(OFC_SIG)는 오프셋 제어부(150)로 출력될 수 있다.
실시 예에서, 검출 완료 신호(DF_SIG)가 수신되면, 커맨드 디코더(140)는 저장된 오프셋을 입력단에 적용하도록 제어하는 신호를 생성할 수 있다. 구체적으로, 검출 완료 신호(DF_SIG)에 응답하여, 커맨드 디코더(140)는 비활성화 상태의 오프셋 검출 신호(OFD_SIG)를 생성할 수 있다. 또한, 커맨드 디코더(140)는 활성화 상태의 오프셋 보상 신호(OFC_SIG)를 생성할 수 있다. 비활성화 상태의 오프셋 검출 신호(OFD_SIG) 및 활성화 상태의 오프셋 보상 신호(OFC_SIG)는 오프셋 제어부(150)로 출력될 수 있다.
실시 예에서, 오프셋 검출 신호(OFD_SIG)는 신호 수신부와 아날로그-디지털 변환기(제1 변환부(ADC, 311)) 사이의 연결을 제어할 수 있다. 신호 수신부는 제5 증폭기(AMP5) 를 의미할 수 있다. 또, 오프셋 보상 신호(OFC_SIG)는 디지털-아날로그 변환부(제2 변환부(DAC, 315))와 신호 수신부의 연결을 제어할 수 있다.
도 7b를 참조하면, 오프셋 제어부(150)는 제3 및 제4 패드(151A, 151B), 제5 및 제6 증폭기(AMP5, AMP6) 및 피드백 회로(310)를 포함할 수 있다. 피드백 회로(310)는 제7 및 제8 증폭기(AMP7, AMP8), 제4, 제5 및 제6 스위칭부(SW4, SW5, SW6), 아날로그-디지털 변환기(제1 변환부(ADC, 311)), 디지털-아날로그 변환부(제2 변환부(DAC, 315)) 및 레지스터(Reg., 313)를 포함할 수 있다. 피드백 회로(310)는 입력 신호의 오프셋을 제어하여 입력 신호의 오프셋을 제거하므로, 피드백 회로(310)는 직류 성분 제거 회로를 포함할 수 있다. 한편, 제3 패드(151A)를 통해 제1 기준 전압(VREFQ_A) 신호가 입력되고, 제4 패드(151B)를 통해 제2 기준 전압(VREFQ_B) 신호가 입력될 수 있다. 메모리 장치(100)의 제3 및 제4 패드(151A, 151B)의 오프셋은 제1 기준 전압(VREFQ_A) 신호 및 제2 기준 전압(VREFQ_B) 신호의 차이에 해당하는 값일 수 있다.
오프셋의 검출 및 보상 관점에서 도 7b를 참조하면, 오프셋 제어부(150)는 제3 및 제4 패드(151A, 151B), 신호 수신부, 신호 출력부, 오프셋 검출 패스, 레지스터(313) 및 오프셋 보상 패스를 포함할 수 있다. 신호 수신부는 제5 증폭기(AMP5)를 포함할 수 있다. 신호 출력부는 제6 증폭기(AMP6)를 포함할 수 있다. 오프셋 검출 패스는 제7 증폭기(AMP7), 제4 및 제5 스위칭 회로(SW4, SW5) 및 아날로그-디지털 변환기(ADC, 311)를 포함할 수 있다. 오프셋 보상 패스는 디지털-아날로그 변환기(DAC, 315), 제6 스위칭 회로(SW6) 및 제8 증폭기(AMP8)를 포함할 수 있다. 오프셋 검출 패스를 통해, 신호 수신부의 출력단의 오프셋이 레지스터(Reg., 313)에 디지털 코드의 형태로 저장될 수 있다. 오프셋 보상 패스를 통해, 레지스터(Reg., 313)에 저장된 디지털 코드가 아날로그 형태의 오프셋으로 변환되어 신호 수신부의 출력단으로 전달될 수 있다.
제4 및 제5 스위칭부(SW4, SW5)는 신호 수신부(제5 및/또는 제7 증폭기(AMP5, AMP7))와 제1 변환부(ADC, 311) 사이의 연결을 제어할 수 있다. 제6 스위칭부(SW6)는 제2 변환부(DAC, 315)와 신호 수신부의 연결을 제어할 수 있다.
오프셋 제어부(150)는 오프셋 검출 신호(OFD_SIG)를 기초로 입력 신호에 포함된 직류 성분의 오프셋을 검출 및 저장하고, 오프셋 보상 신호(OFC_SIG)를 기초로 입력 신호에 포함된 오프셋을 보상할 수 있다. 보다 구체적으로, 오프셋 제어부(150)는 제3 및 제4 패드(151A, 151B)로 각각 입력되는 제1 및 제2 기준 전압(VREFQ_A, VREFQ_B) 신호의 차이에 대응하는 오프셋을 검출하여 저장할 수 있다.
오프셋 제어부(150)는 오프셋 보정 커맨드(OC_CMD)를 수신하기 전까지, 이전의 오프셋 보정 동작에 의해 검출된 오프셋에 기초한 보상 동작을 수행할 수 있다. 이 경우, 레지스터(Reg., 313)는 이전의 오프셋을 저장하고 있을 수 있다. 레지스터(Reg., 313)에 저장된 이전 오프셋은 코드(CODE) 형태로 제2 변환부(DAC, 315)로 전달될 수 있다. 제2 변환부(DAC, 315)는 수신한 이전 오프셋 코드를 아날로그 형태의 신호로 변환하여 제8 증폭기(AMP8)로 전달할 수 있다. 아날로그 형태로 변환된 신호는 제7 증폭기(AMP7)의 입력단으로 전달된다. 위와 같은 과정을 통해, 이전의 오프셋 보정 동작에 의해 검출된 오프셋이 제7 증폭기(AMP7)의 입력단에 인가되어 오프셋 보상이 이루어질 수 있다. 다만, 시간이 지남에 따라 입력단의 오프셋이 변경될 수 있다. 오프셋이 변경되었음에도 이전에 검출된 오프셋을 보상하는 경우, 입력 신호에 노이즈가 인가될 수 있다. 따라서 이 경우 오프셋 보정 동작을 통해 변경된 오프셋을 검출하여 레지스터(Reg., 313)에 저장할 수 있다.
오프셋 제어부(150)는 오프셋 보정 커맨드(OC_CMD)를 수신하여, 새로운 오프셋을 검출 및 저장하는 동작을 수행할 수 있다. 구체적으로, 커맨드 디코더(140)가 생성한 활성화 상태의 오프셋 검출 신호(OFD_SIG)는 피드백 회로(310)에 포함된 제4 및 제5 스위칭부(SW4, SW5)에 제공될 수 있다. 또, 커맨드 디코더(140)가 생성한 비활성화 상태의 오프셋 보상 신호(OFC_SIG)는 제6 스위칭부(SW6)에 제공될 수 있다.
제4 및 제5 스위칭부(SW4, SW5)는 활성화 상태의 오프셋 검출 신호(OFD_SIG)를 수신하여, 신호 수신부와 제1 변환부(ADC, 311) 사이를 연결할 수 있다. 신호 수신부는 제5 증폭기(AMP5) 및/또는 제7 증폭기(AMP7)를 의미할 수 있다. 제6 스위칭부(SW6)는 비활성화 상태의 오프셋 보상 신호(OFC_SIG)를 수신하여, 디지털-아날로그 변환부(제2 변환부(DAC, 315))와 신호 수신부를 분리할 수 있다. 제4 및 제5 스위칭부(SW4, SW5)가 연결되고, 제6 스위칭부(SW6)가 분리되면, 입력 신호의 오프셋을 저장하기 위한 준비가 완료될 수 있다.
제5 증폭기(AMP5)(신호 수신부)는 제3 및 제4 패드(151A, 151B)를 통해 입력되는 신호를 수신할 수 있다. 구체적으로, 제3 및 제4 패드(151A, 151B)를 통해 기준 전압(VREFQ) 신호가 제5 증폭기(AMP5)의 입력 단자에 제공될 수 있다. 즉, 메모리 컨트롤러(200)로부터 오프셋 보정 커맨드(OC_CMD)가 출력되어, 메모리 컨트롤러(200) 내 제1 및 제2 패드(241A, 241B)가 연결되었고, 출력 신호 결정부(210)는 커맨드의 생성을 중단했기 ‹š문에, 제3 및 제4 패드(151A, 151B)에는 기준 전압(VREFQ) 신호가 입력될 수 있다. 따라서, 제3 및 제4 패드(151A, 151B)를 통해 제공되는 신호는 기준 전압(VREFQ) 신호일 수 있다.
제5 증폭기(AMP5)의 양 단자에 입력된 기준 전압(VREFQ) 신호에는 직류 성분의 오프셋이 포함될 수 있다. 직류 성분의 오프셋은 증폭기의 입출력 단자에 따라 다를 수 있다. 즉, 입출력 단자가 반전 단자(-)인지 또는 비반전 단자(+)인지 여부에 따라, 증폭된 신호에 포함된 오프셋의 크기는 다를 수 있다.
제5 증폭기(AMP5)의 양 단자에 입력된 기준 전압(VREFQ) 신호를 증폭하여 제7 증폭기(AMP7)에 출력할 수 있다. 기준 전압(VREFQ) 신호를 증폭한 신호는 직류 성분의 오프셋이 증폭된 신호를 포함될 수 있다. 제7 증폭기(AMP7)의 입력 단자를 통해 입력된 신호는 다시 한번 증폭될 수 있다. 증폭된 신호는 제4 및 제5 스위칭부(SW4, SW5)를 통해 제1 변환부(ADC, 311)에 제공될 수 있다.
아날로그-디지털 변환기(제1 변환부(ADC, 311))는 제3 및 제4 패드(151A, 151B)를 통해 입력되는 신호를 디지털 코드로 변환할 수 있다. 구체적으로, 제1 변환부(ADC, 311)는 증폭된 신호에 포함된 직류 성분의 오프셋을 디지털 코드로 변환하여 레지스터(Reg., 313)에 저장할 수 있다. 즉, 제1 변환부(ADC, 311)는 오프셋이 포함된 아날로그 신호를 디지털 코드로 변환하여 레지스터(Reg., 313)에 저장할 수 있다.
제1 변환부(ADC, 311)는 오프셋을 디지털 코드로 변환하여 레지스터(Reg., 313)에 저장한 직후에 검출 완료 신호(DF_SIG)를 출력할 수 있다. 검출 완료 신호(DF_SIG)는 커맨드 디코더(140)로 전달될 수 있다. 커맨드 디코더(140)는 검출 완료 신호(DF_SIG)에 응답하여 비활성화 상태의 오프셋 검출 신호(OFD_SIG) 및 활성화 상태의 오프셋 보상 신호(OFC_SIG)를 생성할 수 있다. 이에 따라 오프셋 제어부(150)는 오프셋 검출 모드에서 오프셋 보상 모드로 전환될 수 있다.
일 실시 예에서, 제1 변환부(ADC, 311)는 검출 완료 신호(DF_SIG)의 출력과 함께 오프셋 보정 완료 응답(OCC_RES)을 출력할 수 있다. 다른 실시 예에서, 제1 변환부(ADC, 311)는 검출 완료 신호(DF_SIG)를 출력한 이후에 오프셋 보정 완료 응답(OCC_RES)을 출력할 수 있다. 오프셋 보정 완료 응답(OCC_RES)은 메모리 컨트롤러(200)의 제어 신호 생성부(223)로 전달될 수 있다. 도 4를 참조하여 전술한 바와 같이, 오프셋 제어부(150)가 오프셋 검출 모드에서 오프셋 보상 모드로 전환하면, 오프셋 제어부(150)는 오프셋 보정 완료 응답(OCC_RES)을 출력할 수 있다. 메모리 컨트롤러(200)의 제어 신호 생성부(223)는 오프셋 보정 완료 응답(OCC_RES)을 수신하여, 메모리 장치(100)로 커맨드를 출력하도록 제어하는 신호들을 생성할 수 있다.
디지털-아날로그 변환부(제2 변환부(DAC, 315))는 레지스터(Reg., 313)에 저장된 디지털 코드를 아날로그 신호로 변환할 수 있다. 즉, 레지스터(Reg., 313)에 디지털 코드로 변환된 신호가 저장되면, 오프셋 제어부(150)는 제3 및 제4 패드(151A, 151B)로 입력된 신호에 포함된 오프셋을 보상하기 위한 동작을 수행할 수 있다.
도 8은 오프셋이 저장된 후 입력 신호에 보상되는 방법을 설명하기 위한 도면이다.
도 7b 및 도 8을 참조하면, 도 8에 도시된 오프셋 제어부(150)의 구성은 도 7b에 도시된 오프셋 제어부(150)의 구성과 동일하다. 따라서, 도 8에서는, 도 7b와 중복되는 내용을 제외하고 설명하기로 한다.
도 8은 제3 및 제4 패드(151A, 151B)를 통해 입력되는 신호를 디지털 코드로 변환하여 레지스터(Reg., 313)에 저장한 이후의 동작을 도시한다. 전술한 바와 같이, 제1 변환부(ADC, 311)는 오프셋을 디지털 코드로 변환하여 레지스터(Reg., 313)에 저장한 직후에 검출 완료 신호(DF_SIG)를 출력할 수 있다. 이 경우 커맨드 디코더(140)는 검출 완료 신호(DF_SIG)에 응답하여 비활성화 상태의 오프셋 검출 신호(OFD_SIG) 및 활성화 상태의 오프셋 보상 신호(OFC_SIG)를 생성할 수 있다. 이에 따라 오프셋 제어부(150)는 오프셋 검출 모드에서 오프셋 보상 모드로 전환될 수 있다.
커맨드 디코더(140)는 검출 완료 신호(DF_SIG)를 수신한 직후, 또는 오프셋 제어부(150)가 오프셋 보상 모드에서 오프셋 검출 모드로 전환된 때로부터 제2 기준 시간이 경과한 시점에, 비활성화 상태의 오프셋 검출 신호(OFD_SIG) 및 활성화 상태의 오프셋 보상 신호(OFC_SIG)를 생성할 수 있다. 제2 기준 시간은 미리 설정된 시간일 수 있다. 제2 기준 시간은 메모리 컨트롤러(200)가 오프셋 보정을 위해 할당한 시간인 제1 기준 시간 보다 짧을 수 있다.
실시 예에서, 비활성화 상태의 오프셋 검출 신호(OFD_SIG)는 신호 수신부와 아날로그-디지털 변환기(제1 변환부(ADC, 311)) 사이를 분리하도록 제어하는 신호일 수 있다. 또, 활성화 상태의 오프셋 보상 신호(OFC_SIG)는 디지털-아날로그 변환부(제2 변환부(DAC, 315)) 신호 수신부를 연결하도록 제어하는 신호일 수 있다.
제4 및 제5 스위칭부(SW4, SW5)는 비활성화 상태의 오프셋 검출 신호(OFD_SIG)를 수신하여, 신호 수신부와 제1 변환부(ADC, 311) 사이를 분리할 수 있다. 신호 수신부는 제5 증폭기(AMP5) 및/또는 제7 증폭기(AMP7)를 의미할 수 있다. 제6 스위칭부(SW6)는 활성화 상태의 오프셋 보상 신호(OFC_SIG)를 수신하여, 디지털-아날로그 변환부(제2 변환부(DAC, 315))와 신호 수신부를 연결할 수 있다. 제4 및 제5 스위칭부(SW4, SW5)가 분리되고, 제6 스위칭부(SW6)가 연결되면, 입력 신호의 오프셋을 보상하기 위한 준비가 완료될 수 있다.
디지털-아날로그 변환부(제2 변환부(DAC, 315))는 레지스터(Reg., 313)에 저장된 디지털 코드를 아날로그 신호로 변환할 수 있다. 즉, 레지스터(Reg., 313)에 저장된 디지털 코드를 아날로그 신호로 변환하여, 오프셋 제어부(150)는 제3 및 제4 패드(151A, 151B)로 입력된 신호에 포함된 오프셋을 보상하기 위한 동작을 수행할 수 있다.
구체적으로, 레지스터(Reg., 313)에 저장된 디지털 코드는 제2 변환부(DAC, 315)를 통해 아날로그 신호로 변환될 수 있다. 변환된 아날로그 신호는 제7 증폭기(AMP7)의 입력단으로 출력될 수 있다. 실시 예에서, 제5 및 제7 증폭기(AMP5, AMP7)를 통해 증폭된 신호들 중 제7 증폭기(AMP7)의 반전 출력 단자(-)로 출력된 신호에 포함된 오프셋에 대한 디지털 코드를 변환한 아날로그 신호는 제8 증폭기(AMP8)를 통해 제7 증폭기(AMP7)의 비반전 입력 단자(+)로 출력될 수 있다. 제5 및 제7 증폭기(AMP5, AMP7)를 통해 증폭된 신호들 중 제7 증폭기(AMP7)의 비반전 출력 단자(+)로 출력된 신호에 포함된 오프셋에 대한 디지털 코드를 변환한 아날로그 신호는 제8 증폭기(AMP8)를 통해 제7 증폭기(AMP7)의 반전 입력 단자(-)로 출력될 수 있다. 제8 증폭기(AMP8)는 변환된 아날로그 신호를 증폭할 수 있다.
레지스터(Reg., 313)에 저장된 디지털 코드들이 아날로그 신호로 변환되어 제7 증폭기(AMP7)의 입력 단자로 출력되면, 제5 증폭기(AMP5)를 통해 증폭된 신호에 오프셋을 보상할 수 있다. 제7 증폭기(AMP7)는 오프셋이 보상된 신호들을 증폭할 수 있다. 제6 증폭기(AMP6)는 제7 증폭기(AMP7)를 통해 증폭된 신호들을 수신하여 출력 신호(OUTPUT)를 생성할 수 있다.
도 9는 도 1의 메모리 컨트롤러 및 메모리 장치에서 생성되는 신호를 설명하기 위한 도면이다.
도 9를 참조하면, 도 9는 커맨드 인에이블 신호(CMD_EN), 메모리 장치(100)에 포함된 입출력 패드를 통해 입력되는 신호(DQ<7:0>), 스위칭 제어 신호(SC_SIG), 오프셋 검출 신호(OFD_SIG), 오프셋 보상 신호(OFC_SIG) 및 레지스터(Reg., 313)에 저장되는 코드(CODE<N-1:0>)를 도시한다. 도 9의 실시 예에서, 코드(CODE<N-1:0>)는 N 비트로 구성될 수 있다. 한편, 메모리 장치(100)의 입출력 패드(151A, 151B)는 입력 신호(DQ<7:0>)를 수신하는 복수의 패드들 중 일부에 대응할 수 있다. 도 9를 참조하면, 시간(t1) 이전에는 이전 코드(CODE_A)에 기초한 오프셋 보상 동작이 수행될 수 있다.
실시 예에서, 커맨드 인에이블 신호(CMD_EN)는 메모리 컨트롤러(200)에 포함된 인에이블 신호 생성부(221)에 의해 생성될 수 있다. 스위칭 제어 신호(SC_SIG)는 메모리 컨트롤러(200)에 포함된 제어 신호 생성부(223)에 의해 생성될 수 있다. 오프셋 검출 신호(OFD_SIG) 및 오프셋 보상 신호(OFC_SIG)는 메모리 장치(100)에 포함된 커맨드 디코더(140)에 의해 생성될 수 있다.
커맨드 인에이블 신호(CMD_EN)는 출력 신호 결정부(210)가 커맨드를 출력하도록 제어하는 신호일 수 있다. 따라서, 출력 신호 결정부(210)는 커맨드 인에이블 신호(CMD_EN)가 활성화 상태(하이 상태)일 때 메모리 장치(100)로 커맨드를 출력할 수 있다. 커맨드 인에이블 신호(CMD_EN)는 커맨드를 출력할 때 마다 활성화 상태(하이 상태)일 수 있다. 커맨드 인에이블 신호(CMD_EN)는 커맨드를 출력하는 경우 외에는 비활성화 상태(로우 상태)일 수 있다.
구간(t1~t2)에서 활성화 상태(하이 상태)의 커맨드 인에이블 신호(CMD_EN)가 생성되고, 입출력 패드를 통해 커맨드(CMD)가 수신될 수 있다. 보다 구체적으로, 구간(t1~t2)에서 메모리 장치(100)가 수신하는 커맨드(CMD)는 오프셋 보정 커맨드(OC_CMD)일 수 있다.
즉, 시간(t2) 이전에 메모리 장치(100)의 오프셋 제어부(150)는 오프셋 보상 모드로 동작할 것이다. 또한, 시간(t2) 이후에 메모리 장치(100)의 오프셋 제어부(150)는 오프셋 검출 모드로 동작할 것이다.
메모리 장치(100)에 포함된 입출력 패드를 통해 입력되는 신호는 다양할 수 있다. 입출력 패드를 통해 커맨드 어드레스 데이터가 입력될 수 있다. 입출력 패드를 통해 오프셋 보정 커맨드(OC_CMD)가 입력될 수 있다. 실시 예에서, 메모리 컨트롤러(200) 내 제2 패드(241B)를 통해 출력되어, 메모리 장치(100)의 제4 패드(151B)를 통해 입력될 수 있다. 메모리 장치(100)에 오프셋 보정 커맨드(OC_CMD)가 입력되면 메모리 장치(100)의 입출력 패드에 입력되는 신호는 기준 전압(VREFQ) 신호일 수 있다. 오프셋을 보정하기 위한 동작이 완료되면, 메모리 장치(100)의 입출력 패드에는 다양한 신호가 입력될 수 있다.
스위칭 제어 신호(SC_SIG)는 오프셋 보정 커맨드(OC_CMD)가 메모리 장치(100)로 입력된 후, 즉 오프셋 검출 모드에서 활성화 상태로 생성될 수 있다. 일 실시 예에서, 커맨드 인에이블 신호(CMD_EN)가 활성화 상태에서 비활성화 상태로 천이하는 것에 응답하여 스위칭 제어 신호(SC_SIG)가 비활성화 상태에서 활성화 상태로 천이할 수 있다.
활성화 상태의 스위칭 제어 신호(SC_SIG)는 스위칭부(240)를 연결할 수 있다. 즉, 활성화 상태의 스위칭 제어 신호(SC_SIG)는 제1 및 제2 패드(241A, 241B)를 연결하도록 제어할 수 있다. 비활성화 상태의 커맨드 인에이블 신호(CMD_EN)는 출력 신호 결정부(210)의 커맨드 출력을 중단하도록 제어할 수 있다. 즉, 출력 신호 결정부(210)는 비활성화 상태의 커맨드 인에이블 신호(CMD_EN)를 수신하여, 커맨드의 출력을 중단하고, 따라서, 제2 패드(241B)로 커맨드가 제공되지 않을 수 있다.
활성화 상태의 스위칭 제어 신호(SC_SIG)는 제1 기준 시간 후 비활성화 상태로 될 수 있다. 제1 기준 시간은 오프셋 보정을 위해 할당한 시간일 수 있다.
도 9에서, 시간(t4) 이후에 비활성화 상태의 스위칭 제어 신호(SC_SIG)가 생성되어 스위칭부(240)에 출력될 수 있다. 비활성화 상태의 스위칭 제어 신호(SC_SIG)는 제1 및 제2 패드(241A, 241B)를 분리하도록 제어할 수 있다.
기간(t1~t2) 동안 커맨드 디코더(140)에 오프셋 보정 커맨드(OC_CMD)가 입력되면, 활성화 상태의 오프셋 검출 신호(OFD_SIG) 및 비활성화 상태의 오프셋 보상 신호(OFC_SIG)가 생성될 수 있다. 이에 따라 시간(t2) 이후에는 오프셋 제어부(150)는 오프셋 검출 모드로 동작한다.
오프셋 검출 모드에서, 활성화 상태의 오프셋 검출 신호(OFD_SIG)는 제4 및 제5 스위칭부(SW4, SW5)를 연결하도록 제어할 수 있다. 즉, 활성화 상태의 오프셋 검출 신호(OFD_SIG)는 신호 수신부와 아날로그-디지털 변환기(제1 변환부(ADC, 311)) 사이를 연결 하도록 제어할 수 있다.
비활성화 상태의 오프셋 보상 신호(OFC_SIG)는 제6 스위칭부(SW6)를 분리하도록 제어할 수 있다. 즉, 비활성화 상태의 오프셋 보상 신호(OFC_SIG)는 디지털-아날로그 변환부(제2 변환부(DAC, 315))와 신호 수신부를 분리하도록 제어할 수 있다.
실시 예에서 오프셋 검출 신호(OFD_SIG)와 오프셋 보상 신호(OFC_SIG)는 서로 반대되는 상태를 가질 수 있다. 즉, 오프셋 검출 신호(OFD_SIG)가 활성화 상태면, 오프셋 보상 신호(OFC_SIG)는 비활성화 상태일 수 있다. 반대로, 오프셋 검출 신호(OFD_SIG)가 비활성화 상태면, 오프셋 보상 신호(OFC_SIG)는 활성화 상태일 수 있다.
오프셋 검출 모드 동안 검출된 오프셋이 레지스터(Reg. 313)에 저장된 이후에, 제1 변환부(ADC, 311)는 검출 완료 신호(DF_SIG)를 커맨드 디코더(140)로 전달할 수 있다. 이에 따라 커맨드 디코더(140)는 비활성화 상태의 오프셋 검출 신호(OFD_SIG) 및 활성화 상태의 오프셋 보상 신호(OFC_SIG)를 출력한다. 이에 따라 오프셋 제어부(150)는 오프셋 보상 모드로 동작한다. 도 9에서, 시간(t3)에서 레지스터(Reg., 313)에 저장된 코드(CODE<N-1:0>)가 이전 코드(CODE_A)에서 새로운 코드(CODE_B)로 변경된다. 새로운 코드(CODE_B)는 기간(t2~t3) 동안 새롭게 검출된 오프셋에 대응하는 코드이다. 새로운 코드(CODE_B)가 레지스터(Reg., 313)에 저장되면, 시간(t3)에서 오프셋 제어부(150)의 모드가 오프셋 검출 모드에서 오프셋 보상 모드로 변경된다.
다른 실시 예에서, 활성화 상태의 오프셋 검출 신호(OFD_SIG) 및 비활성화 상태의 오프셋 보상 신호(OFC_SIG)는 각각 제2 기준 시간 후 비활성화 상태 및 활성화 상태로 될 수 있다. 제2 기준 시간은 기간(t2~t3)에 대응하는 시간일 수 있다. 제2 기준 시간은 제1 기준 시간보다 짧은 시간일 수 있다. 제1 기준 시간은 오프셋 보정을 위해 메모리 컨트롤러(200)가 할당한 시간일 수 있다. 제1 기준 시간은 기간(t2~t4)에 대응하는 시간일 수 있다.
시간(t3) 이후부터 새로운 코드(CODE_B)에 대응하는 오프셋 보상 동작이 수행된다.
도 10은 도 1의 메모리 장치의 구조를 설명하기 위한 블록도이다.
도 10을 참조하면, 메모리 장치(100)는 메모리 셀 어레이(110), 주변 회로(120) 및 제어 로직(125)을 포함할 수 있다.
메모리 셀 어레이(110)는 복수의 메모리 블록들(BLK1~BLKz)을 포함한다. 복수의 메모리 블록들(BLK1~BLKz)은 행 라인들(RL)을 통해 어드레스 디코더(121)에 연결되고, 비트 라인들(BL1~BLm)을 통해 읽기 및 쓰기 회로(123)에 연결된다. 복수의 메모리 블록들(BLK1~BLKz) 각각은 복수의 메모리 셀들을 포함한다. 실시 예로서, 복수의 메모리 셀들은 불휘발성(nonvolatile) 메모리 셀들이다.
메모리 셀 어레이(110)에 포함된 복수의 메모리 셀들은 그 용도에 따라 복수의 블록들로 구분되어 사용될 수 있다. 메모리 장치(100)를 제어하기 위해서 필요한 다양한 설정 정보들인 시스템 정보은 복수의 블록들에 저장될 수 있다.
제 1 내지 제 z 메모리 블록들(BLK1~BLKz) 각각은 복수의 셀 스트링들을 포함한다. 제 1 내지 제 m 셀 스트링들은 각각 제 1 내지 제 m 비트 라인들(BL1~BLm)에 연결된다. 제 1 내지 제 m 셀 스트링들 각각은 드레인 선택 트랜지스터, 직렬 연결된 복수의 메모리 셀들 및 소스 선택 트랜지스터를 포함한다. 드레인 선택 트랜지스터(DST)는 드레인 선택 라인(DSL)에 연결된다. 제 1 내지 제 n 메모리 셀들은 각각 제 1 내지 제 n 워드 라인들에 연결된다. 소스 선택 트랜지스터(SST)는 소스 선택 라인(SSL)에 연결된다. 드레인 선택 트랜지스터(DST)의 드레인 측은 해당 비트 라인에 연결된다. 제 1 내지 제 m 셀 스트링들의 드레인 선택 트랜지스터들은 각각 제 1 내지 제 m 비트 라인들(BL1~BLm)에 연결된다. 소스 선택 트랜지스터(SST)의 소스 측은 공통 소스 라인(CSL)에 연결된다. 실시 예로서, 공통 소스 라인(CSL)은 제 1 내지 제 z 메모리 블록들(BLK1~BLKz)에 공통 연결될 수 있다. 드레인 선택 라인(DSL), 제 1 내지 제 n 워드 라인들(WL1~WLn), 및 소스 선택 라인(SSL)은 행 라인들(RL)에 포함된다. 드레인 선택 라인(DSL), 제 1 내지 제 n 워드 라인들(WL1~WLn), 및 소스 선택 라인(SSL)은 어드레스 디코더(121)에 의해 제어된다. 공통 소스 라인(CSL)은 제어 로직(125)에 의해 제어된다. 제 1 내지 제 m 비트 라인들(BL1~BLm)은 읽기 및 쓰기 회로(123)에 의해 제어된다.
주변 회로(120)는 어드레스 디코더(121), 전압 발생기(122), 읽기 및 쓰기 회로(123), 데이터 입출력 회로(124) 및 제어 로직(125)을 포함한다.
어드레스 디코더(121)는 행 라인들(RL)을 통해 메모리 셀 어레이(110)에 연결된다. 어드레스 디코더(121)는 제어 로직(125)의 제어에 응답하여 동작하도록 구성된다. 어드레스 디코더(121)는 제어 로직(125)을 통해 어드레스(ADDR)를 수신한다.
실시 예로서, 메모리 장치(100)의 프로그램 동작 및 읽기 동작은 페이지 단위로 수행된다.
프로그램 및 읽기 동작 시에, 제어 로직(125)이 수신한 어드레스(ADDR)는 블록 어드레스 및 행 어드레스를 포함할 것이다. 어드레스 디코더(121)는 수신된 어드레스(ADDR) 중 블록 어드레스를 디코딩하도록 구성된다. 어드레스 디코더(121)는 디코딩된 블록 어드레스에 따라 메모리 블록들(BLK1~BLKz) 중 하나의 메모리 블록을 선택한다.
어드레스 디코더(121)는 수신된 어드레스(ADDR) 중 행 어드레스를 디코딩하도록 구성된다. 어드레스 디코더(121)는 디코딩된 행 어드레스에 따라 전압 발생기(122)로부터 제공받은 전압들을 행 라인들(RL)에 인가하여 선택된 메모리 블록의 하나의 워드 라인을 선택한다.
소거 동작 시에 어드레스(ADDR)는 블록 어드레스를 포함한다. 어드레스 디코더(121)은 블록 어드레스를 디코딩하고, 디코딩된 블록 어드레스에 따라 하나의 메모리 블록을 선택한다. 소거 동작은 하나의 메모리 블록 전체 또는 일부에 대해서 수행될 수 있다.
부분 소거 동작 시에 어드레스(ADDR)은 블록 및 행 어드레스들을 포함할 것이다. 어드레스 디코더(121)는 디코딩된 블록 어드레스에 따라 메모리 블록들(BLK1~BLKz) 중 하나의 메모리 블록을 선택한다.
어드레스 디코더(121)는 수신된 어드레스(ADDR) 중 행 어드레스들을 디코딩하도록 구성된다. 어드레스 디코더(121)는 디코딩된 행 어드레스들에 따라 전압 발생기(122)로부터 제공받은 전압들을 행 라인들(RL)들에 인가하여 선택된 메모리 블록의 적어도 하나의 워드 라인을 선택한다.
실시 예로서, 어드레스 디코더(121)은 블록 디코더, 워드라인 디코더 및 어드레스 버퍼 등을 포함할 수 있다.
전압 발생기(122)는 메모리 장치(100)에 공급되는 외부 전원 전압을 이용하여 복수의 전압들을 발생하도록 구성된다. 전압 발생기(122)는 제어 로직(125)의 제어에 응답하여 동작한다.
실시 예로서, 전압 발생기(122)는 외부 전원 전압을 레귤레이팅하여 내부 전원 전압을 생성할 수 있다. 전압 발생기(122)에서 생성된 내부 전원 전압은 메모리 장치(100)의 동작 전압으로서 사용된다.
실시 예로서, 전압 발생기(122)는 외부 전원 전압 또는 내부 전원 전압을 이용하여 복수의 전압들을 생성할 수 있다. 예를 들면, 전압 발생기(122)는 내부 전원 전압을 수신하는 복수의 펌핑 커패시터들을 포함하고, 제어 로직(125)의 제어에 응답하여 복수의 펌핑 커패시터들을 선택적으로 활성화하여 복수의 전압들을 생성할 것이다. 생성된 복수의 전압들은 어드레스 디코더(121)에 의해 선택된 워드 라인들에 인가된다.
프로그램 동작 시에, 전압 발생기(122)는 고전압의 프로그램 펄스 및 프로그램 펄스보다 낮은 패스 펄스를 생성할 것이다. 읽기 동작 시에, 전압 발생기(122)는 리드전압 및 리드전압보다 높은 패스전압을 생성할 것이다. 소거 동작 시에, 전압 발생기(122)는 소거 전압을 생성할 것이다.
읽기 및 쓰기 회로(123)는 제 1 내지 제 m 페이지 버퍼들(PB1~PBm)을 포함한다. 제 1 내지 제 m 페이지 버퍼들(PB1~PBm)은 각각 제 1 내지 제 m 비트 라인들(BL1~BLm)을 통해 메모리 셀 어레이(110)에 연결된다. 제 1 내지 제 m 페이지 버퍼들(PB1~PBm)은 제어 로직(125)의 제어에 응답하여 동작한다.
제 1 내지 제 m 페이지 버퍼들(PB1~PBm)은 데이터 입출력 회로(124)와 데이터를 통신한다. 프로그램 시에, 제 1 내지 제 m 페이지 버퍼들(PB1~PBm)은 데이터 입출력 회로(124) 및 데이터 라인들(DL)을 통해 저장될 데이터(DATA)를 수신한다.
프로그램 동작 시, 제 1 내지 제 m 페이지 버퍼들(PB1~PBm)은 선택된 워드 라인에 프로그램 펄스가 인가될 때, 저장될 데이터(DATA)를 데이터 입출력 회로(124)를 통해 수신한 데이터(DATA)를 비트 라인들(BL1~BLm)을 통해 선택된 메모리 셀들에 전달할 것이다. 전달된 데이터(DATA)에 따라 선택된 페이지의 메모리 셀들은 프로그램 된다. 프로그램 허용 전압(예를 들면, 접지 전압)이 인가되는 비트 라인과 연결된 메모리 셀은 상승된 문턱 전압을 가질 것이다. 프로그램 금지 전압(예를 들면, 전원 전압)이 인가되는 비트 라인과 연결된 메모리 셀의 문턱 전압은 유지될 것이다. 프로그램 검증 동작 시에, 제 1 내지 제 m 페이지 버퍼들(PB1~PBm)은 선택된 메모리 셀들로부터 비트 라인들(BL1~BLm)을 통해 페이지 데이터를 읽는다.
읽기 동작 시, 읽기 및 쓰기 회로(123)는 선택된 페이지의 메모리 셀들로부터 비트 라인들(BL)을 통해 데이터(DATA)를 읽고, 읽어진 데이터(DATA)를 데이터 입출력 회로(124)로 출력한다. 소거 동작 시에, 읽기 및 쓰기 회로(123)는 비트 라인들(BL)을 플로팅(floating) 시킬 수 있다.
실시 예로서, 읽기 및 쓰기 회로(123)는 열 선택 회로를 포함할 수 있다.
데이터 입출력 회로(124)는 데이터 라인들(DL)을 통해 제 1 내지 제 m 페이지 버퍼들(PB1~PBm)에 연결된다. 데이터 입출력 회로(124)는 제어 로직(125)의 제어에 응답하여 동작한다. 프로그램 시에, 데이터 입출력 회로(124)는 외부 컨트롤러(미도시)로부터 저장될 데이터(DATA)를 수신한다.
제어 로직(125)은 어드레스 디코더(121), 전압 발생기(122), 읽기 및 쓰기 회로(123) 및 데이터 입출력 회로(124)에 연결된다. 제어 로직(125)은 메모리 장치(100)의 전반적인 동작을 제어할 수 있다. 제어 로직(125)은 외부 컨트롤러로부터 커맨드(CMD) 및 어드레스(ADDR)를 수신한다. 제어 로직(125)은 커맨드(CMD)에 응답하여 어드레스 디코더(121), 전압 발생기(122), 읽기 및 쓰기 회로(123) 및 데이터 입출력 회로(124)를 제어하도록 구성된다.
한편, 제어 로직(125)은 커맨드 디코더(140)를 포함할 수 있다. 커맨드 디코더는 수신된 커맨드(CMD)를 디코딩할 수 있다. 수신된 커맨드(CMD)가 오프셋 보정 커맨드(OC_CMD)인 경우, 커맨드 디코더(CMD)는 활성화 상태의 오프셋 검출 신호(OFD_SIG) 및 비활성화 상태의 오프셋 보상 신호(OFC_SIG)를 출력할 수 있다.
데이터 입출력 회로(124)는 오프셋 제어부(150)를 포함할 수 있다. 오프셋 제어부(150)는 커맨드 디코더(140)로부터 수신되는 오프셋 검출 신호(OFD_SIG) 및 오프셋 보상 신호(OFC_SIG)에 따라 오프셋 검출 모드 또는 오프셋 보상 모드 중 어느 하나의 모드로 동작할 수 있다.
보다 구체적으로, 오프셋 제어부(150)는 활성화 상태의 오프셋 검출 신호(OFD_SIG) 및 비활성화 상태의 오프셋 보상 신호(OFC_SIG)에 응답하여 오프셋 검출 모드로 동작할 수 있다. 한편, 오프셋 제어부(150)는 비활성화 상태의 오프셋 검출 신호(OFD_SIG) 및 활성화 상태의 오프셋 보상 신호(OFC_SIG)에 응답하여 오프셋 보상 모드로 동작할 수 있다.
도 11은 도 4에 도시된 제어 신호 생성부(223)의 예시적인 실시 예를 나타내는 블록도이다.
도 11을 참조하면, 제어 신호 생성부(223)는 카운터 회로(410), 리셋 신호 생성부(430) 및 플립플롭(450)을 포함한다. 카운터 회로(410)는 클럭 신호(CLK)를 입력받아 카운팅 신호(CNT<N-1:0>)를 출력한다. 리셋 신호 생성부(430)는 카운팅 신호(CNT<N-1:0>)를 입력받아 리셋 신호(RST)를 출력한다. 플립플롭(450)은 전원전압(VDD)을 D단자로 입력받고, 커맨드 인에이블 신호(CMD_EN)를 CK단자로 입력받으며, 리셋 신호(RST)를 R단자로 입력받는다. 한편, 플립플롭(450)은 Q단자로 스위칭 제어 신호(SC_SIG)를 출력하고, QB단자로 반전된 스위칭 제어 신호(SC_SIGB)를 출력한다.
플립플롭(450)의 D단자가 전원전압(VDD)을 입력받으므로, 활성화된 커맨드 인에이블 신호(CMD_EN)의 하강 에지에서 스위칭 제어 신호(SC_SIG)가 하이 상태로 활성화된다. 이에 따라 컨트롤러(200)의 스위칭부(240)는 제1 및 제2 패드(241A, 241B)를 연결하여, 도 6에 도시된 것과 같이 메모리 장치(100)의 제3 및 제4 패드(151A, 151B)에 기준 전압을 전달하도록 한다.
한편, 카운터 회로(410)가 N개의 클럭(CLK) 주기를 카운트하고, 리셋 신호 생성부(430)는 N개의 클럭 주기마다 리셋 신호(RST)를 생성할 수 있다. 이에 따라 N개의 클럭주기 이후에 플립플롭(450)이 리셋된다. N개의 클럭 주기는 도 9에 도시된 기간(t2~t4)에 대응할 수 있다. 즉, N개의 클럭 주기는 제1 기준 시간에 대응할 수 있다. 이와 같이, 카운터 회로(410) 및 리셋 신호 생성부(430)는 제1 기준 시간 이후에 스위칭 제어 신호(SC_SIG)를 로우 상태롤 비활성화할 수 있다.
도 12는 도 7a에 도시된 커맨드 디코더(140)의 예시적인 실시 예를 나타내는 블록도이다.
도 12를 참조하면, 커맨드 디코더(140)는 인에이블 신호 생성부(510) 및 플립플롭(530)을 포함할 수 있다. 인에이블 신호 생성부(510)는 오프셋 보정 커맨드(OC_CMD)를 수신하는 경우 활성화되는 인에이블 신호(EN_SIG)를 생성할 수 있다. 플립플롭(530)은 전원전압(VDD)을 D단자로 입력받고, 인에이블 신호(EN_SIG)를 CK단자로 입력받으며, 검출 완료 신호(DF_SIG)를 R단자로 입력받는다. 한편, 플립플롭(530)은 Q단자로 오프셋 검출 신호(OFD_SIG)를 출력하고, QB단자로 오프셋 보상 신호(OFC_SIG)를 출력한다.
플립플롭(530)의 D단자가 전원전압(VDD)을 입력받으므로, 활성화된 인에이블 신호(EN_SIG)의 하강 에지에서 오프셋 검출 신호(OFD_SIG)가 하이 상태로 활성화되고 오프셋 보상 신호(OFC_SIG)가 로우 상태로 비활성화 된다. 이에 따라 오프셋 제어부(150)가 오프셋 검출 모드로 동작한다. 한편, 플립플롭(530)이 활성화되는 검출 완료 신호(DF_SIG)를 수신하는 경우 출력이 리셋되므로, 오프셋 검출 신호(OFD_SIG)가 로우 상태로 비활성화되고 오프셋 보상 신호(OFC_SIG)가 하이 상태로 활성화 된다. 이에 따라 오프셋 제어부(150)가 오프셋 보상 모드로 동작한다.
도 13은 본 발명의 일 실시 예에 따른 메모리 컨트롤러의 동작을 설명하기 위한 도면이다.
도 13을 참조하면, S1401 단계에서, 출력 신호 결정부(210)는 호스트(300)로부터 수신된 동작 요청(OPR_REQ) 또는 메모리 컨트롤러(200) 내부 동작을 기초로 오프셋 보정 커맨드(OC_CMD)를 생성할 수 있다. 생성된 오프셋 보정 커맨드(OC_CMD)는 스위칭부(240)에 출력될 수 있다.
S1403 단계에서, 출력 신호 결정부(210)는 커맨드 인에이블 신호(CMD_EN)를 활성화하여, 오프셋 보정 커맨드(OC_CMD)를 출력할 수 있다. 실시 예에서, 인에이블 신호 생성부(221)는 출력 신호 결정부(210)가 생성한 커맨드를 메모리 장치(100)로 전송하도록 제어하는 활성화 상태의 커맨드 인에이블 신호(CMD_EN)를 생성할 수 있다. 출력 신호 결정부(210)는 활성화 상태의 커맨드 인에이블 신호(CMD_EN)를 수신한 후, 오프셋 보정 커맨드(OC_CMD)를 출력할 수 있다.
S1405 단계에서, 스위칭 제어 신호(SC_SIG)를 활성화하여 제1 패드(241A) 및 제2 패드(241B)를 연결할 수 있다. 구체적으로, 오프셋 보정 커맨드(OC_CMD)가 메모리 장치(100)로 출력되면, 메모리 컨트롤러(200)는 입력 신호에 포함된 직류 성분의 오프셋을 검출 및 저장하기 위한 동작을 수행할 수 있다. 실시 예에서, 입력 신호에 포함된 직류 성분의 오프셋을 검출 및 저장하기 위해, 제어 신호 생성부(223)는 스위칭부(240)를 제어하는 활성화 상태의 스위칭 제어 신호(SC_SIG)를 생성할 수 있다. 활성화 상태의 스위칭 제어 신호(SC_SIG)가 스위칭부(240)에 출력되면, 스위칭부(240)는 제1 패드(241A) 및 제2 패드(241B)를 연결할 수 있다. 보다 구체적으로, 도 6에 도시된 바와 같이, 스위칭부(240)는 기준 전압 생성부(230)의 출력 노드인 제1 노드(N1)와 출력 신호 결정부(210)의 출력 노드인 제2 노드(N2)를 선택적으로 연결할 수 있다. 활성화 상태의 스위칭 제어 신호(SC_SIG)가 스위칭부(240)에 출력되면 스위칭부(240)는 제1 노드(N1)와 제2 노드(N2)를 연결한다. 제1 노드(N1)와 제2 노드(N2)가 연결되어 있는 동안, 출력 신호 결정부(210)는 커맨드 또는 신호 등을 출력하지 않는다. 따라서, 기준 전압 생성부(230)로부터 출력되는 기준 전압이 제1 및 제2 패드(241A, 241B)로 출력된다.
S1407 단계에서, 커맨드 인에이블 신호(CMD_EN)를 비활성화하여, 입출력 패드로 전달되는 신호의 출력을 중단할 수 있다. 구체적으로, 오프셋 보정 커맨드(OC_CMD)가 메모리 장치(100)로 출력되면, 메모리 컨트롤러(200)는 입력 신호에 포함된 직류 성분의 오프셋을 검출 및 저장하기 위한 동작을 수행할 수 있다. 실시 예에서, 인에이블 신호 생성부(221)는 비활성화 상태의 커맨드 인에이블 신호(CMD_EN)를 생성할 수 있다. 비활성화 상태의 커맨드 인에이블 신호(CMD_EN)는 제2 패드(241B)로 입력되는 신호의 출력을 중단하도록 출력 신호 결정부(210)를 제어할 수 있다.
출력 신호 결정부(210)가 비활성화 상태의 커맨드 인에이블 신호(CMD_EN)를 수신하면, 출력 신호 결정부(210)는 제2 패드(241B)로 입력되는 신호의 출력을 중단할 수 있다. 제2 패드(241B)로 입력되는 신호는 커맨드, 어드레스 및 데이터의 신호일 수 있다. 따라서, 출력 신호 결정부(210)는 호스트(300)로부터부터 동작 요청(OPR_REQ)을 수신하더라도, 동작 요청(OPR_REQ)에 대응하는 커맨드를 출력하지 않을 수 있다. 또는, 출력 신호 결정부(210)는 특정 동작이 메모리 장치(100)에 수행될 것으로 결정되었다고 하더라도, 메모리 장치(100)에 동작을 지시하는 커맨드를 출력하지 않을 수 있다.
도 14는 본 발명의 일 실시 예에 따른 메모리 컨트롤러의 동작을 설명하기 위한 도면이다.
도 14를 참조하면, S1501 단계에서, 출력 신호 결정부(210)는 호스트(300)로부터 오프셋 보정 요청을 수신할 수 있다. 오프셋 보정 요청은 호스트(300)로부터 수신되는 동작 요청(OPR_REQ) 중 하나일 수 있다. 출력 신호 결정부(210)는 호스트(300)로부터 오프셋 보정 요청을 수신하면, 메모리 장치로 입력되는 신호의 오프셋을 보정하기 위한 동작을 수행할 수 있다.
S1503 단계에서, 출력 신호 결정부(210)는 오프셋 보정 커맨드(OC_CMD)를 생성 및 출력할 수 있다. 오프셋 보정 커맨드(OC_CMD)는 메모리 장치(100)로 수신되는 신호들에 포함된 직류 성분의 오프셋을 보정하기 위한 커맨드일 수 있다. 구체적으로, 오프셋 보정 커맨드(OC_CMD)는 메모리 장치(100)로 수신되는 신호의 직류 성분인 오프셋을 저장 또는 보정할 것을 지시하는 커맨드일 수 있다.
실시 예에서, 출력 신호 결정부(210)는 호스트(300)로부터 오프셋 보정 요청을 수신하면 오프셋 보정 커맨드(OC_CMD)를 생성할 수 있다. 생성된 오프셋 보정 커맨드(OC_CMD)는 입출력 패드를 통해 메모리 장치(100)로 출력될 수 있다.
다른 실시 예에서, 메모리 컨트롤러(200) 내부에서 메모리 장치(100)로 출력되는 신호의 오프셋을 보정할 것을 결정한 경우, 출력 신호 결정부(210)는 호스트(300)의 요청과 관계없이 오프셋 보정 커맨드(OC_CMD)를 생성하여 출력할 수 있다.
S1505 단계에서, 제1 패드(241A) 및 제2 패드(241B)가 연결될 수 있다. 제1 및 제2 패드(241A, 241B)는 메모리 컨트롤러(200)에 포함될 수 있다. 제1 및 제2 패드(241A, 241B)는 메모리 장치(100)에 각각 연결될 수 있다. 제1 및 제2 패드(241A, 241B)는 메모리 장치(100)에 입력되는 신호의 오프셋을 검출하기 위해 연결될 수 있다. 보다 구체적으로, 제1 노드(N1)와 제2 노드(N2)가 연결됨으로써, 제1 패드(241A) 및 제2 패드(241B)가 연결될 수 있다.
구체적으로, 제어 신호 생성부(223)가 활성화 상태의 스위칭 제어 신호(SC_SIG)를 생성하여 스위칭부(240)에 출력하면, 제1 및 제2 패드(241A, 241B)가 연결될 수 있다.
S1507 단계에서, 제어 신호 생성부(223)가 메모리 장치(100)로부터 오프셋 보정 완료 응답(OCC_RES)을 수신했는지를 판단할 수 있다. 오프셋 보정 완료 응답(OCC_RES)은 오프셋 보정을 위한 메모리 장치(100)의 동작이 완료된 후, 메모리 장치(100)로부터 출력될 수 있다. 제어 신호 생성부(223)가 메모리 장치(100)로부터 오프셋 보정 완료 응답(OCC_RES)을 수신한 경우, S1509 단계로 진행한다. 제어 신호 생성부(223)가 메모리 장치(100)로부터 오프셋 보정 완료 응답(OCC_RES)을 수신하지 못한 경우, S1503 단계로 진행하여 오프셋을 보정하기 위한 오프셋 보정 커맨드(OC_CMD)를 다시 생성하여 출력할 수 있다.
S1509 단계에서, 제어 신호 생성부(223)는 비활성화 상태의 스위칭 제어 신호(SC_SIG)를 출력하여 제1 패드(241A) 및 제2 패드(241B)를 분리할 수 있다. 구체적으로, 메모리 장치(100)에서 오프셋을 보정하기 위한 동작 즉, 오프셋의 검출 및 저장이 완료되면, 다시 메모리 컨트롤러(200)는 메모리 장치(100)를 제어하기 위한 커맨드, 어드레스 및 데이터를 제공할 수 있다. 따라서, 제어 신호 생성부(223)가 비활성화 상태의 스위칭 제어 신호(SC_SIG)를 생성하여 스위칭부(240)에 출력할 수 있다. 비활성화 상태의 스위칭 제어 신호(SC_SIG)가 스위칭부(240)에 출력되면, 제1 및 제2 패드(241A, 241B)는 분리될 수 있다. 보다 구체적으로, 스위칭부(240)는 제1 노드(N1)와 제2 노드(N2)를 분리함으로써 제1 패드(241A) 및 제2 패드(241B)를 분리할 수 있다.
제1 및 제2 패드(241A, 241B)가 분리되면, 제2 패드(241B)로 커맨드가 입력되고, 입력된 커맨드는 메모리 장치(100)로 출력될 수 있다.
도 15는 본 발명의 일 실시 예에 따른 메모리 장치의 동작을 설명하기 위한 도면이다.
도 15를 참조하면, S1601 단계에서, 커맨드 디코더(140)는 오프셋 보정 커맨드(OC_CMD)를 수신할 수 있다. 구체적으로, 오프셋 보정 커맨드(OC_CMD)는 메모리 컨트롤러(200)의 제2 패드(241B)를 통해 출력되어 메모리 장치(100)의 제4 패드(151B)로 입력될 수 있다. 커맨드 디코더(140)가 오프셋 보정 커맨드(OC_CMD)를 수신하면, 커맨드 디코더(140)는 메모리 장치(100)로 입력되는 신호의 오프셋을 검출 및 저장하기 위해 복수의 스위칭부를 제어하기 위한 동작을 수행할 수 있다.
S1603 단계에서, 커맨드 디코더(140)는 오프셋 보정 커맨드(OC_CMD)를 디코딩 할 수 있다. 구체적으로, 커맨드 디코더(140)는 오프셋 보정 커맨드(OC_CMD)를 디코딩하여 디코딩 신호(DEC_SIG)를 생성할 수 있다. 디코딩 신호(DEC_SIG)는 오프셋 검출 신호(OFD_SIG) 및 오프셋 보상 신호(OFC_SIG)를 포함할 수 있다.
실시 예에서, 오프셋 검출 신호(OFD_SIG)는 피드백 회로(310)에 포함된 제4 및 제5 스위칭부(SW4, SW5)의 연결 및 분리를 제어할 수 있다. 오프셋 보상 신호(OFC_SIG)는 제6 스위칭부(SW6)의 연결 및 분리를 제어할 수 있다.
S1605 단계에서, 오프셋 제어부(150)는 디코딩 결과에 따라 오프셋을 검출 및 저장할 수 있다. 구체적으로, 오프셋을 검출 및 저장하기 위해, 제4 및 제5 스위칭부(SW4, SW5)가 연결되고, 제6 스위칭부(SW6)가 분리될 수 있다. 이후, 아날로그-디지털 변환기(제1 변환부(ADC, 311))는 제3 및 제4 패드(151A, 151B)를 통해 입력되는 신호를 디지털 코드로 변환하여 레지스터(Reg., 313)에 저장할 수 있다. 즉, 제1 변환부(ADC, 311)는 오프셋이 포함된 아날로그 신호를 디지털 코드로 변환하여 레지스터(Reg., 313)에 저장할 수 있다. 아날로그 신호를 디지털 코드로 변환하여 레지스터(Reg., 313)에 저장함으로써, 오프셋이 검출되어 레지스터(Reg., 313)에 저장될 수 있다.
도 16은 본 발명의 일 실시 예에 따른 메모리 장치의 동작을 설명하기 위한 도면이다.
도 16을 참조하면, S1701 단계에서, 커맨드 디코더(140)가 오프셋 검출 신호(OFD_SIG)를 활성화하여, 오프셋 제어부(150)는 아날로그 신호를 디지털 신호로 변환 및 저장할 수 있다.
실시 예에서, 커맨드 디코더(140)는 아날로그 신호를 디지털 신호로 변환하기 위한 활성화 상태의 오프셋 검출 신호(OFD_SIG) 및 비활성화 상태의 오프셋 보상 신호(OFC_SIG)를 생성하여 출력할 수 있다. 제4 및 제5 스위칭부(SW4, SW5)는 활성화 상태의 오프셋 검출 신호(OFD_SIG)를 수신하여, 신호 수신부와 제1 변환부(ADC, 311) 사이를 연결할 수 있다. 신호 수신부는 제5 증폭기(AMP5) 및/또는 제7 증폭기(AMP7)를 의미할 수 있다. 제6 스위칭부(SW6)는 비활성화 상태의 오프셋 보상 신호(OFC_SIG)를 수신하여, 디지털-아날로그 변환부(제2 변환부(DAC, 315))와 신호 수신부를 분리할 수 있다. 제4 및 제5 스위칭부(SW4, SW5)가 연결되고, 제6 스위칭부(SW6)가 분리되면, 입력 신호의 오프셋이 디지털 코드로 변환되여 레지스터(Reg., 313)에 저장될 수 있다.
S1703 단계에서, 커맨드 디코더(140)가 오프셋 보상 신호(OFC_SIG)를 활성화하여, 오프셋 제어부(150)는 저장된 디지털 신호를 아날로그 신호로 변환할 수 있다.
실시 예에서, 커맨드 디코더(140)는 디지털 신호를 아날로그 신호로 변환하기 위한 활성화 상태의 오프셋 보상 신호(OFC_SIG) 및 비활성화 상태의 오프셋 검출 신호(OFD_SIG)를 생성하여 출력할 수 있다.
제4 및 제5 스위칭부(SW4, SW5)는 비활성화 상태의 오프셋 검출 신호(OFD_SIG)를 수신하여, 신호 수신부와 제1 변환부(ADC, 311) 사이를 분리할 수 있다. 신호 수신부는 제5 증폭기(AMP5) 및/또는 제7 증폭기(AMP7)를 의미할 수 있다. 제6 스위칭부(SW6)는 활성화 상태의 오프셋 보상 신호(OFC_SIG)를 수신하여, 디지털-아날로그 변환부(제2 변환부(DAC, 315))와 신호 수신부를 연결할 수 있다. 제4 및 제5 스위칭부(SW4, SW5)가 분리되고, 제6 스위칭부(SW6)가 연결되면, 입력 신호의 오프셋을 보상하기 위한 준비가 완료될 수 있다.
S1705 단계에서, 오프셋 제어부(150)는 변환된 아날로그 신호에 기초하여 오프셋을 제거할 수 있다. 구체적으로, 레지스터(Reg., 313)에 저장된 디지털 코드들이 아날로그 신호로 변환되어 제7 증폭기(AMP7)의 입력 단자로 출력되면, 제5 증폭기(AMP5)를 통해 증폭된 신호에 오프셋을 보상할 수 있다. 제7 증폭기(AMP7)는 오프셋이 보상된 신호들을 증폭할 수 있다. 제6 증폭기(AMP6)는 제7 증폭기(AMP7)를 통해 증폭된 신호들을 비교한 비교 결과에 따라, 신호를 출력할 수 있다.
도 17은 도 1의 메모리 컨트롤러의 다른 실시 예를 설명하기 위한 도면이다.
메모리 컨트롤러(1000)는 호스트(Host) 및 메모리 장치에 연결된다. 호스트(Host)로부터의 요청에 응답하여, 메모리 컨트롤러(1000)는 메모리 장치를 액세스하도록 구성된다. 예를 들면, 메모리 컨트롤러(1000)는 메모리 장치의 쓰기, 읽기, 소거, 그리고 배경(background) 동작을 제어하도록 구성된다. 메모리 컨트롤러(1000)는 메모리 장치 및 호스트(Host) 사이에 인터페이스를 제공하도록 구성된다. 메모리 컨트롤러(1000)는 메모리 장치를 제어하기 위한 펌웨어(firmware)를 구동하도록 구성된다.
도 17을 참조하면, 메모리 컨트롤러(1000)는 프로세서부(Processor; 1010), 메모리 버퍼부(Memory Buffer; 1020), 에러 정정부(ECC; 1030), 호스트 인터페이스(Host Interface; 1040), 버퍼 제어부(Buffer Control Circuit; 1050), 메모리 인터페이스(Memory Interface; 1060) 그리고 버스(Bus; 1070)를 포함할 수 있다.
버스(1070)는 메모리 컨트롤러(1000)의 구성 요소들 사이에 채널(channel)을 제공하도록 구성될 수 있다.
프로세서부(1010)는 메모리 컨트롤러(1000)의 제반 동작을 제어하고, 논리 연산을 수행할 수 있다. 프로세서부(1010)는 호스트 인터페이스(1040)를 통해 외부의 호스트와 통신하고, 메모리 인터페이스(1060)를 통해 메모리 장치와 통신할 수 있다. 또한 프로세서부(1010)는 버퍼 제어부(1050)를 통해 메모리 버퍼부(1020)와 통신할 수 있다. 프로세서부(1010)는 메모리 버퍼부(1020)를 동작 메모리, 캐시 메모리(cache memory) 또는 버퍼 메모리(buffer memory)로 사용하여 메모리 시스템의 동작을 제어할 수 있다.
프로세서부(1010)는 플래시 변환 계층(FTL)의 기능을 수행할 수 있다. 프로세서부(1010)는 플래시 변환 계층(FTL)을 통해 호스트가 제공한 논리 블록 어드레스(logical block address, LBA)를 물리 블록 어드레스(physical block address, PBA)로 변환할 수 있다. 플래시 변환 계층(FTL)은 맵핑 테이블을 이용하여 논리 블록 어드레스(LBA)를 입력 받아, 물리 블록 어드레스(PBA)로 변환시킬 수 있다. 플래시 변환 계층의 주소 맵핑 방법에는 맵핑 단위에 따라 여러 가지가 있다. 대표적인 어드레스 맵핑 방법에는 페이지 맵핑 방법(Page mapping method), 블록 맵핑 방법(Block mapping method), 그리고 혼합 맵핑 방법(Hybrid mapping method)이 있다.
프로세서부(1010)는 호스트(Host)로부터 수신된 데이터를 랜더마이즈하도록 구성된다. 예를 들면, 프로세서부(1010)는 랜더마이징 시드(seed)를 이용하여 호스트(Host)로부터 수신된 데이터를 랜더마이즈할 것이다. 랜더마이즈된 데이터는 저장될 데이터로서 메모리 장치에 제공되어 메모리 셀 어레이에 프로그램된다.
프로세서부(1010)는 리드 동작 시 메모리 장치로부터 수신된 데이터를 디랜더마이즈하도록 구성된다. 예를 들면, 프로세서부(1010)는 디랜더마이징 시드를 이용하여 메모리 장치로부터 수신된 데이터를 디랜더마이즈할 것이다. 디랜더마이즈된 데이터는 호스트(Host)로 출력될 것이다.
실시 예로서, 프로세서부(1010)는 소프트웨어(software) 또는 펌웨어(firmware)를 구동함으로써 랜더마이즈 및 디랜더마이즈를 수행할 수 있다.
메모리 버퍼부(1020)는 프로세서부(1010)의 동작 메모리, 캐시 메모리 또는 버퍼 메모리로 사용될 수 있다. 메모리 버퍼부(1020)는 프로세서부(1010)가 실행하는 코드들 및 커맨드들을 저장할 수 있다. 메모리 버퍼부(1020)는 프로세서부(1010)에 의해 처리되는 데이터를 저장할 수 있다. 메모리 버퍼부(1020)는 SRAM(Static RAM), 또는 DRAM(Dynamic RAM)을 포함할 수 있다.
에러 정정부(1030)는 에러 정정을 수행할 수 있다. 에러 정정부(1030)는 메모리 인터페이스(1060)를 통해 메모리 장치에 기입될 데이터에 기반하여 에러 정정 인코딩(ECC encoding)을 수행할 수 있다. 에러 정정 인코딩 된 데이터는 메모리 인터페이스(1060)를 통해 메모리 장치로 전달될 수 있다. 에러 정정부(1030)는 메모리 장치로부터 메모리 인터페이스(1060)를 통해 수신되는 데이터에 대해 에러 정정 디코딩(ECC decoding)을 수행할 수 있다. 예시적으로, 에러 정정부(1030)는 메모리 인터페이스(1060)의 구성 요소로서 메모리 인터페이스(1060)에 포함될 수 있다.
호스트 인터페이스(1040)는 프로세서부(1010)의 제어에 따라, 외부의 호스트와 통신하도록 구성된다. 호스트 인터페이스(1040)는 USB (Universal Serial Bus), SATA (Serial AT Attachment), SAS (Serial Attached SCSI), HSIC (High Speed Interchip), SCSI (Small Computer System Interface), PCI (Peripheral Component Interconnection), PCIe (PCI express), NVMe (NonVolatile Memory express), UFS (Universal Flash Storage), SD (Secure Digital), MMC (MultiMedia Card), eMMC (embedded MMC), DIMM (Dual In-line Memory Module), RDIMM (Registered DIMM), LRDIMM (Load Reduced DIMM) 등과 같은 다양한 통신 방식들 중 적어도 하나를 이용하여 통신하도록 구성될 수 있다.
버퍼 제어부(1050)는 프로세서부(1010)의 제어에 따라, 메모리 버퍼부(1020)를 제어하도록 구성된다.
메모리 인터페이스(1060)는 프로세서부(1010)의 제어에 따라, 메모리 장치와 통신하도록 구성된다. 메모리 인터페이스(1060)는 채널을 통해 커맨드, 어드레스 및 데이터를 메모리 장치와 통신할 수 있다.
예시적으로, 메모리 컨트롤러(1000)는 메모리 버퍼부(1020) 및 버퍼 제어부(1050)를 포함하지 않을 수 있다.
예시적으로, 프로세서부(1010)는 코드들을 이용하여 메모리 컨트롤러(1000)의 동작을 제어할 수 있다. 프로세서부(1010)는 메모리 컨트롤러(1000)의 내부에 제공되는 불휘발성 메모리 장치(예를 들어, Read Only Memory)로부터 코드들을 로드할 수 있다. 다른 예로서, 프로세서부(1010)는 메모리 장치로부터 메모리 인터페이스(1060)를 통해 코드들을 로드(load)할 수 있다.
예시적으로, 메모리 컨트롤러(1000)의 버스(1070)는 제어 버스(control bus) 및 데이터 버스(data bus)로 구분될 수 있다. 데이터 버스는 메모리 컨트롤러(1000) 내에서 데이터를 전송하고, 제어 버스는 메모리 컨트롤러(1000) 내에서 커맨드, 어드레스와 같은 제어 정보를 전송하도록 구성될 수 있다. 데이터 버스와 제어 버스는 서로 분리되며, 상호간에 간섭하거나 영향을 주지 않을 수 있다. 데이터 버스는 호스트 인터페이스(1040), 버퍼 제어부(1050), 에러 정정부(1030) 및 메모리 인터페이스(1060)에 연결될 수 있다. 제어 버스는 호스트 인터페이스(1040), 프로세서부(1010), 버퍼 제어부(1050), 메모리 버퍼부(1020) 및 메모리 인터페이스(1060)에 연결될 수 있다.
본 발명의 상세한 설명에서는 구체적인 실시 예에 관하여 설명하였으나, 본 발명의 범위와 기술적 사상에서 벗어나지 않는 한도 내에서 여러 가지 변형이 가능하다. 그러므로 본 발명의 범위는 상술한 실시 예에 국한되어 정해져서는 안되며 후술하는 특허청구범위뿐만 아니라 이 발명의 특허청구범위와 균등한 것들에 의해 정해져야 한다.
이상과 같이 본 발명은 비록 한정된 실시 예와 도면에 의해 설명되었으나, 본 발명은 상기의 실시 예에 한정되는 것은 아니며, 본 발명이 속하는 분야에서 통상의 지식을 가진 자라면 이러한 기재로부터 다양한 수정 및 변형이 가능하다.
그러므로, 본 발명의 범위는 설명된 실시 예에 국한되어 정해져서는 아니 되며, 후술하는 특허청구범위뿐 아니라 이 특허청구범위와 균등한 것들에 의해 정해져야 한다.
상술한 실시 예들에서, 모든 단계는 선택적으로 수행의 대상이 되거나 생략의 대상이 될 수 있다. 또한 각 실시 예에서 단계들은 반드시 순서대로 일어날 필요는 없으며, 뒤바뀔 수 있다. 한편, 본 명세서와 도면에 개시된 본 명세서의 실시 예들은 본 명세서의 기술 내용을 쉽게 설명하고 본 명세서의 이해를 돕기 위해 특정 예를 제시한 것일 뿐이며, 본 명세서의 범위를 한정하고자 하는 것은 아니다. 즉 본 명세서의 기술적 사상에 바탕을 둔 다른 변형 예들이 실시 가능하다는 것은 본 명세서가 속하는 기술 분야에서 통상의 지식을 가진 자에게 자명한 것이다.
한편, 본 명세서와 도면에는 본 발명의 바람직한 실시 예에 대하여 개시하였으며, 비록 특정 용어들이 사용되었으나, 이는 단지 본 발명의 기술 내용을 쉽게 설명하고 발명의 이해를 돕기 위한 일반적인 의미에서 사용된 것이지, 본 발명의 범위를 한정하고자 하는 것은 아니다. 여기에 개시된 실시 예 외에도 본 발명의 기술적 사상에 바탕을 둔 다른 변형 예들이 실시 가능하다는 것은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에게 자명한 것이다.
50: 메모리 시스템 100: 메모리 장치
140: 커맨드 디코더 150: 오프셋 제어부
200: 메모리 컨트롤러 210: 출력 신호 결정부
223: 제어 신호 생성부 230: 기준 전압 생성부
240: 스위칭부 300: 호스트
310: 피드백 회로

Claims (20)

  1. 입출력 패드를 포함하는 메모리 장치; 및
    상기 입출력 패드를 통해 상기 메모리 장치의 동작을 제어하는 메모리 컨트롤러를 포함하는 메모리 시스템으로서,
    상기 메모리 컨트롤러는 오프셋 보정 커맨드를 생성하여 상기 메모리 장치로 전달하고,
    상기 메모리 장치는 상기 오프셋 보정 커맨드에 응답하여, 상기 입출력 패드에 수신되는 신호의 오프셋을 저장하는 것을 특징으로 하는, 메모리 시스템.
  2. ◈청구항 2은(는) 설정등록료 납부시 포기되었습니다.◈
    제1 항에 있어서, 상기 입출력 패드는 제1 패드 및 제2 패드를 포함하고,
    상기 메모리 컨트롤러는:
    제1 노드를 통해 상기 제1 패드에 기준 전압을 제공하는 기준 전압 생성부;
    제2 노드를 통해 상기 제2 패드에 상기 오프셋 보정 커맨드를 제공하는 출력 신호 결정부;
    상기 제1 노드 및 상기 제2 노드를 선택적으로 연결하는 스위칭부;
    상기 스위칭부의 동작을 제어하는 제어 신호 생성부를 포함하는 것을 특징으로 하는, 메모리 시스템.
  3. ◈청구항 3은(는) 설정등록료 납부시 포기되었습니다.◈
    제2 항에 있어서, 상기 메모리 컨트롤러는:
    상기 출력 신호 결정부 및 상기 제어 신호 생성부의 동작을 제어하는 커맨드 인에이블 신호를 생성하는 인에이블 신호 생성부를 더 포함하는 것을 특징으로 하는, 메모리 시스템.
  4. ◈청구항 4은(는) 설정등록료 납부시 포기되었습니다.◈
    제3 항에 있어서, 상기 제어 신호 생성부는,
    상기 출력 신호 결정부가 상기 오프셋 보정 커맨드를 상기 메모리 장치로 제공한 이후에, 상기 제1 노드 및 상기 제2 노드를 연결하도록 상기 스위칭부를 제어하는 것을 특징으로 하는, 메모리 시스템.
  5. ◈청구항 5은(는) 설정등록료 납부시 포기되었습니다.◈
    제4 항에 있어서, 상기 제어 신호 생성부는,
    상기 제1 노드 및 상기 제2 노드가 연결된 시점으로부터 제1 기준 시간 이후에 상기 제1 노드 및 상기 제2 노드를 분리하도록 상기 스위칭부를 제어하는 것을 특징으로 하는, 메모리 시스템.
  6. ◈청구항 6은(는) 설정등록료 납부시 포기되었습니다.◈
    제4 항에 있어서, 상기 제어 신호 생성부는,
    상기 메모리 장치로부터 수신되는 오프셋 보정 완료 응답에 기초하여 상기 제1 노드 및 상기 제2 노드를 분리하도록 상기 스위칭부를 제어하는 것을 특징으로 하는, 메모리 시스템.
  7. ◈청구항 7은(는) 설정등록료 납부시 포기되었습니다.◈
    제1 항에 있어서, 상기 입출력 패드는 제1 패드 및 제2 패드를 포함하고,
    상기 메모리 장치는:
    상기 오프셋 보정 커맨드를 디코딩하여, 활성화되는 오프셋 검출 신호 및 비활성화되는 오프셋 보상 신호를 생성하는 커맨드 디코더; 및
    상기 활성화되는 오프셋 검출 신호에 기초하여 상기 제1 패드 및 제2 패드로 입력되는 오프셋을 검출하여 저장하도록 구성되는 오프셋 제어부를 포함하는 것을 특징으로 하는, 메모리 시스템.
  8. ◈청구항 8은(는) 설정등록료 납부시 포기되었습니다.◈
    제7 항에 있어서, 상기 오프셋 제어부는:
    상기 제1 패드를 통해 수신되는 제1 기준 전압 신호 및 제2 패드를 통해 입력되는 제2 기준 전압 신호를 수신하여 상기 오프셋을 검출하는 신호 수신부;
    상기 오프셋을 디지털 코드로 변환하는 아날로그-디지털 변환기;
    상기 활성화되는 오프셋 검출 신호에 기초하여, 상기 신호 수신부와 상기 아날로그-디지털 변환기 사이의 연결을 제어하는 제1 스위칭부; 및
    상기 디지털 코드를 저장하는 레지스터를 포함하는 것을 특징으로 하는, 메모리 시스템.
  9. ◈청구항 9은(는) 설정등록료 납부시 포기되었습니다.◈
    제8 항에 있어서, 상기 디지털 코드가 상기 레지스터에 저장된 이후에, 상기 아날로그-디지털 변환기는 검출 완료 신호를 출력하고,
    상기 커맨드 디코더는 상기 검출 완료 신호에 기초하여, 활성화되는 오프셋 보상 신호 및 비활성화되는 오프셋 검출 신호를 출력하는 것을 특징으로 하는, 메모리 시스템.
  10. ◈청구항 10은(는) 설정등록료 납부시 포기되었습니다.◈
    제9 항에 있어서, 상기 검출 완료 신호가 출력된 이후에, 상기 아날로그-디지털 변환기는, 상기 오프셋 제어부가 오프셋 검출 모드에서 오프셋 보상 모드로 전환하였음을 나타내는 오프셋 보정 완료 응답을 상기 메모리 컨트롤러로 전달하는 것을 특징으로 하는, 메모리 시스템.
  11. ◈청구항 11은(는) 설정등록료 납부시 포기되었습니다.◈
    제10 항에 있어서, 상기 오프셋 제어부는:
    상기 레지스터에 저장된 디지털 코드를 아날로그 신호로 변환하는 디지털-아날로그 변환기; 및
    상기 활성화되는 오프셋 보상 신호에 기초하여, 상기 디지털-아날로그 변환기와 상기 신호 수신부 사이의 연결을 제어하는 제2 스위칭부를 더 포함하는 것을 특징으로 하는, 메모리 시스템.
  12. 메모리 장치의 동작을 제어하는 메모리 컨트롤러로서:
    상기 메모리 장치와 연결된 제1 및 제2 패드;
    상기 제1 및 제2 패드를 통해, 상기 메모리 장치가 오프셋 보정 동작을 수행하도록 제어하는 오프셋 보정 커맨드를 출력하는 출력 신호 결정부;
    상기 제1 패드 및 제2 패드와 각각 연결된 제1 노드 및 제2 노드의 전기적 연결을 제어하는 스위칭부; 및
    상기 스위칭부 및 상기 출력 신호 결정부의 동작을 제어하는 제어 신호 생성부를 포함하는 메모리 컨트롤러.
  13. ◈청구항 13은(는) 설정등록료 납부시 포기되었습니다.◈
    제12 항에 있어서,
    상기 제1 패드로 기준 전압을 공급하는 기준 전압 생성부를 더 포함하고, 상기 제어 신호 생성부는,
    상기 출력 신호 결정부가 상기 오프셋 보정 커맨드를 상기 메모리 장치로 제공한 이후에, 상기 제1 노드 및 제2 노드를 연결하도록 상기 스위칭부를 제어하는 것을 특징으로 하는, 메모리 컨트롤러.
  14. ◈청구항 14은(는) 설정등록료 납부시 포기되었습니다.◈
    제13 항에 있어서, 상기 제어 신호 생성부는,
    상기 제1 노드 및 상기 제2 노드가 연결된 시점으로부터 제1 기준 시간 이후에 상기 제1 노드 및 상기 제2 노드를 분리하도록 상기 스위칭부를 제어하는 것을 특징으로 하는, 메모리 컨트롤러.
  15. ◈청구항 15은(는) 설정등록료 납부시 포기되었습니다.◈
    제13 항에 있어서, 상기 제어 신호 생성부는, 상기 메모리 장치로부터 수신되는 오프셋 보정 완료 응답에 기초하여 상기 제1 노드 및 상기 제2 노드를 분리하도록 상기 스위칭부를 제어하는 것을 특징으로 하는, 메모리 컨트롤러.
  16. 입력 패드를 통해 메모리 컨트롤러와 연결되는 메모리 장치로서:
    상기 메모리 컨트롤러로부터 수신되는 오프셋 보정 커맨드의 수신 여부에 기초하여 오프셋 검출 신호 또는 오프셋 보상 신호를 생성하는 커맨드 디코더; 및
    상기 오프셋 검출 신호에 기초하여 상기 입력 패드의 오프셋 검출 동작을 수행하고, 상기 오프셋 보상 신호에 기초하여 상기 입력 패드의 오프셋 보상 동작을 수행하는 오프셋 제어부를 포함하는 것을 특징으로 하는, 메모리 장치.
  17. ◈청구항 17은(는) 설정등록료 납부시 포기되었습니다.◈
    제16 항에 있어서, 상기 커맨드 디코더는:
    상기 오프셋 보정 커맨드를 수신하지 않는 경우, 활성화되는 상기 오프셋 보상 신호를 생성하고,
    상기 오프셋 보정 커맨드를 수신하는 경우, 활성화되는 상기 오프셋 검출 신호를 생성하는 것을 특징으로 하는, 메모리 장치.
  18. ◈청구항 18은(는) 설정등록료 납부시 포기되었습니다.◈
    제17 항에 있어서, 상기 오프셋 제어부는:
    상기 입력 패드와 연결되어 상기 메모리 컨트롤러로부터 신호를 수신하는 신호 수신부;
    상기 활성화되는 오프셋 검출 신호에 기초하여, 상기 신호 수신부의 출력단의 오프셋을 검출하여 디지털 코드를 생성하는 오프셋 검출 패스;
    상기 디지털 코드를 저장하는 레지스터; 및
    상기 활성화되는 오프셋 보상 신호에 기초하여, 상기 레지스터에 저장된 디지털 코드를 아날로그 신호로 변환하여 상기 신호 수신부의 출력단에 제공하는 오프셋 보상 패스를 포함하는 것을 특징으로 하는, 메모리 장치.
  19. ◈청구항 19은(는) 설정등록료 납부시 포기되었습니다.◈
    제18 항에 있어서, 상기 오프셋 검출 패스는:
    상기 신호 수신부의 출력을 증폭하는 증폭기;
    상기 증폭기의 출력단에 연결된 스위칭 회로; 및
    상기 스위칭 회로와 상기 레지스터 사이에 연결된 아날로그-디지털 변환기를 포함하고,
    상기 활성화되는 오프셋 검출 신호에 기초하여, 상기 스위칭 회로는 상기 증폭기의 출력단을 상기 아날로그-디지털 변환기에 전기적으로 연결하는 것을 특징으로 하는, 메모리 장치.
  20. ◈청구항 20은(는) 설정등록료 납부시 포기되었습니다.◈
    제18 항에 있어서, 상기 오프셋 보상 패스는:
    상기 레지스터와 연결된 디지털-아날로그 변환기;
    상기 디지털-아날로그 변환기의 출력단에 연결된 스위칭 회로; 및
    상기 스위칭 회로와 상기 신호 수신부의 출력단 사이에 연결되는 증폭기를 포함하고,
    상기 활성화되는 오프셋 보상 신호에 기초하여, 상기 스위칭 회로는 상기 디지털-아날로그 변환기를 상기 신호 수신부의 출력단에 전기적으로 연결하는 것을 특징으로 하는, 메모리 장치.
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