KR102542997B1 - 메모리 디바이스 - Google Patents

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KR102542997B1
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조성환
김동환
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한국과학기술원
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Abstract

워드라인과 비트라인의 동작에 의해 데이터를 저장하는 메모리 셀을 포함하는 메모리 디바이스에 있어서, 제1 워드라인들과 제1 비트라인들이 로우 및 컬럼으로 형성되며, 상기 제1 워드라인들의 신호에 의해 동작하는 제1 메모리 셀들이 상기 제1 비트라인들에 결합되고, 프리차지 모드에서 인에이블 되어 기준 전압을 공급하는 제1 기준 전압 스위치들이 상기 제1 비트라인들에 결합되어 있는 제1 메모리 셀 매트릭스에 포함된 어느 하나의 비트라인인 제1 특정 비트라인에 일측단이 연결되는 제1_1 스위치; 제2 워드라인들과 제2 비트라인들이 로우 및 컬럼으로 형성되며, 상기 제2 워드라인들의 신호에 의해 동작하는 제2 메모리 셀들이 상기 제2 비트라인들에 결합되고, 프리차지 모드에서 인에이블 되어 기준 전압을 공급하는 제2 기준 전압 스위치들이 상기 제2 비트라인들에 결합되어 있는 제2 메모리 셀 매트릭스에 포함된 어느 하나의 비트라인인 제2 특정 비트라인에 일측단이 연결되는 제1_2 스위치; 제1 입력단이 상기 기준 전압을 공급하는 기준 전압단에 연결되고, 제2 입력단이 상기 제1_1 스위치의 타측단 및 상기 제1_2 스위치의 타측단에 연결되며, 상기 제1 특정 비트라인에 결합된 어느 하나의 메모리 셀인 제1 특정 메모리 셀 또는 상기 제2 특정 비트라인에 결합된 어느 하나의 메모리 셀인 제2 특정 메모리 셀에 기록된 아날로그 전압을 증폭하여 출력하는 증폭기; 상기 증폭기의 출력단에 연결되며, 상기 증폭기의 출력 전압을 디지털 데이터로 변환한 출력 디지털 데이터를 출력하는 아날로그-디지털 컨버터; 상기 제1 특정 비트라인에 결합된 어느 하나의 메모리 셀 또는 상기 제2 특정 비트라인에 결합된 어느 하나의 메모리 셀에 기록하고자 하는 디지털 데이터인 기록 디지털 데이터, 또는 상기 아날로그-디지털 컨버터에 의해 출력되는 상기 출력 디지털 데이터를 아날로그 전압으로 변환한 입력 아날로그 전압을 출력하는 디지털-아날로그 컨버터; 상기 제1 특정 비트라인에 일측단이 연결되며, 상기 디지털-아날로그 컨버터의 출력단에 타측단이 연결되는 제2_1 스위치; 및 상기 제2 특정 비트라인에 일측단이 연결되며, 상기 디지털-아날로그 컨버터의 출력단에 타측단이 연결되는 제2_2 스위치;를 포함하는 메모리 디바이스가 개시된다.

Description

메모리 디바이스{MEMORY DEVICE}
본 발명은 메모리 디바이스에 관한 것으로, 보다 상세하게는, 메모리 셀에 기록된 데이터를 읽고, 메모리 셀에 데이터를 기록하는 회로 소자들의 유휴 시간(idle time)을 감소시킨 메모리 디바이스에 관한 것이다.
반도체 메모리 디바이스에서 대표적인 소자인 디램은 하나의 트랜지스터와 하나의 캐패시터로 구성된 셀들에 데이터를 기록하는 것으로, 캐패시터에 전하를 충전하거나 방전하는지 여부에 따라 셀에 하나의 비트 정보, 일례로, "0" 또는 "1"을 기록한다.
또한, 최근에는 하나의 트랜지스터와 하나의 캐패시터를 포함하는 셀에 하나의 비트 정보, 즉, "0" 또는 "1"의 1비트 정보를 저장하는 것과는 달리, 하나의 셀에 1비트를 초과하는 데이터를 저장하여 데이터 저장 용량을 증대시킨 멀티 레벨 디램이 제안되고 있다.
그리고, 디램은, 워드라인을 통해 트랜지스터를 온/오프 시킴으로써 캐패시터에 대한 접근 여부를 결정하며, 비트라인을 통해 캐패시터에 데이터를 기록하거나 캐패시터에 기록된 데이터를 읽는다.
일례로, 도 1a 및 도 1b를 참조하여 디램의 동작에 대해서 설명하면, 비트라인(BL)에 결합된 기준 전압 스위치가 인에이블 됨으로써, 비트라인에 기준 전압(VM)이 공급됨에 따라 비트라인이 프리차징 되고, 워드라인(WL)을 통해 메모리 셀의 트랜지스터가 인에이블 됨으로써, 메모리 셀의 캐패시터에 저장된 아날로그 전압이 증폭기에 의해 증폭되며, 아날로그-디지털 컨버터(ADC)가 인에이블 됨으로써, 메모리 셀의 캐패시터에 저장된 아날로그 전압에 대응되는 디지털 데이터가 아날로그-디지털 컨버터(ADC)에 의해 출력된다. 또한, 디지털-아날로그 컨버터(DAC)가 인에이블 됨으로써, 디지털 데이터가 아날로그 전압으로 변환되어 비트라인(BL)을 통해 메모리 셀에 인가됨으로써 메모리 셀에 디지털 데이터를 기록하거나, 메모리 셀의 리프레시가 이루어진다.
이때, 도 1b를 통해 확인할 수 있는 바와 같이, 오퍼레이션#1(OP#1)에 대한 동작이 완료된 이후에, 오퍼레이션#2(OP#2)에 대한 동작이 수행되므로, 리드(read)-라이트(write) 사이클이 길어져, 메모리 디바이스에 포함된 각각의 회로 소자, 즉, 증폭기(AMP), 아날로그-디지털 컨버터(ADC) 및 디지털-아날로그 컨버터(DAC)의 유휴 시간(IDLE)이 매우 큰 것을 알 수 있다.
따라서, 본 출원인은 메모리 디바이스에서의 회로 소자들의 유휴 시간을 감소시킬 수 있도록 하는 메모리 디바이스를 제안하고자 한다.
본 발명은 상술한 문제점을 모두 해결하는 것을 그 목적으로 한다.
또한, 본 발명은 메모리 디바이스에 포함된 회로 소자들의 단위 시간당 데이터 처리 능력을 향상시키는 것을 다른 목적으로 한다.
또한, 본 발명은 메모리 디바이스의 전체 회로 면적을 감소시키는 것을 또 다른 목적으로 한다.
또한, 본 발명은 메모리 디바이스에 포함된 회로 소자들의 유휴 시간을 감소시키는 것을 또 다른 목적으로 한다.
상기한 바와 같은 본 발명의 목적을 달성하고, 후술하는 본 발명의 특징적인 효과를 실현하기 위한, 본 발명의 특징적인 구성은 하기와 같다.
본 발명의 일 태양에 따르면, 워드라인과 비트라인의 동작에 의해 데이터를 저장하는 메모리 셀을 포함하는 메모리 디바이스에 있어서, 제1 워드라인들과 제1 비트라인들이 로우 및 컬럼으로 형성되며, 상기 제1 워드라인들의 신호에 의해 동작하는 제1 메모리 셀들이 상기 제1 비트라인들에 결합되고, 프리차지 모드에서 인에이블 되어 기준 전압을 공급하는 제1 기준 전압 스위치들이 상기 제1 비트라인들에 결합되어 있는 제1 메모리 셀 매트릭스에 포함된 어느 하나의 비트라인인 제1 특정 비트라인에 일측단이 연결되는 제1_1 스위치;제2 워드라인들과 제2 비트라인들이 로우 및 컬럼으로 형성되며, 상기 제2 워드라인들의 신호에 의해 동작하는 제2 메모리 셀들이 상기 제2 비트라인들에 결합되고, 프리차지 모드에서 인에이블 되어 기준 전압을 공급하는 제2 기준 전압 스위치들이 상기 제2 비트라인들에 결합되어 있는 제2 메모리 셀 매트릭스에 포함된 어느 하나의 비트라인인 제2 특정 비트라인에 일측단이 연결되는 제1_2 스위치; 제1 입력단이 상기 기준 전압을 공급하는 기준 전압단에 연결되고, 제2 입력단이 상기 제1_1 스위치의 타측단 및 상기 제1_2 스위치의 타측단에 연결되며, 상기 제1 특정 비트라인에 결합된 어느 하나의 메모리 셀인 제1 특정 메모리 셀 또는 상기 제2 특정 비트라인에 결합된 어느 하나의 메모리 셀인 제2 특정 메모리 셀에 기록된 아날로그 전압을 증폭하여 출력하는 증폭기; 상기 증폭기의 출력단에 연결되며, 상기 증폭기의 출력 전압을 디지털 데이터로 변환한 출력 디지털 데이터를 출력하는 아날로그-디지털 컨버터; 상기 제1 특정 비트라인에 결합된 어느 하나의 메모리 셀 또는 상기 제2 특정 비트라인에 결합된 어느 하나의 메모리 셀에 기록하고자 하는 디지털 데이터인 기록 디지털 데이터, 또는 상기 아날로그-디지털 컨버터에 의해 출력되는 상기 출력 디지털 데이터를 아날로그 전압으로 변환한 입력 아날로그 전압을 출력하는 디지털-아날로그 컨버터; 상기 제1 특정 비트라인에 일측단이 연결되며, 상기 디지털-아날로그 컨버터의 출력단에 타측단이 연결되는 제2_1 스위치; 및 상기 제2 특정 비트라인에 일측단이 연결되며, 상기 디지털-아날로그 컨버터의 출력단에 타측단이 연결되는 제2_2 스위치;를 포함하는 메모리 디바이스가 개시된다.
일례로서, 상기 제1 특정 비트라인에 결합된 상기 제1 특정 메모리 셀 중 어느 하나인 제1_1 특정 메모리 셀에 기록된 제1_1 기록 디지털 데이터를 읽고, 상기 제2 특정 비트라인에 결합된 상기 제2 특정 메모리 셀 중 어느 하나인 제2_1 특정 메모리 셀에 제2_1 기록 디지털 데이터를 기록하는 동작 모드에서, 상기 제1 특정 비트라인에 결합된 제1 특정 기준 전압 스위치가 인에이블 되고, 상기 제1_1 스위치가 인에이블 되는 제1_1 동작 모드에 의해, 상기 제1 특정 비트라인이 프리차징되고, 상기 제1 특정 기준 전압 스위치가 디스에이블 되고, 상기 제1_1 특정 메모리 셀이 인에이블 되며, 상기 제2_1 특정 메모리 셀이 인에이블 되고, 상기 제2_2 스위치가 인에이블 되며, 상기 디지털-아날로그 컨버터가 인에이블 되는 제1_2 동작 모드에 의해, 상기 증폭기에서 상기 제1_1 특정 메모리 셀에 기록된 상기 제1_1 기록 디지털 데이터에 대응되는 제1_1 아날로그 전압을 증폭한 제1_1 출력 전압이 출력되며, 상기 디지털-아날로그 컨버터에 의해 상기 제2_1 특정 메모리 셀에 기록하고자 하는 상기 제2_1 기록 디지털 데이터가 변환된 제2_1 입력 아날로그 전압이 상기 제2 특정 비트라인에 인가되어 상기 제2_1 기록 디지털 데이터가 상기 제2_1 특정 메모리 셀에 기록되고, 상기 제1_1 특정 메모리 셀이 디스에이블 되고, 상기 제2_1 특정 메모리 셀이 디스에이블 되며, 상기 제1_1 스위치가 디스에이블 되고, 상기 제2_2 스위치가 디스에이블 되며, 상기 디지털-아날로그 컨버터가 디스에이블 되고, 상기 아날로그-디지털 컨버터가 인에이블 되는 제1_3 동작 모드에 의해, 상기 아날로그-디지털 컨버터가 상기 증폭기에서 출력된 상기 제1_1 출력 전압을 변환하여 제1_1 출력 디지털 데이터를 출력하는 것을 특징으로 하는 메모리 디바이스가 개시된다.
일례로서, 상기 제1_1 동작 모드에서, 상기 아날로그-디지털 컨버터가 인에이블 되어, 상기 아날로그-디지털 컨버터가 상기 증폭기에서 출력된 제2_1 출력 전압 - 상기 제2_1 출력 전압은, 상기 제2_1 특정 메모리 셀 또는 상기 제2 비트라인에 결합된 다른 하나의 메모리 셀인 제2_2 특정 메모리 셀에 기록된 제2_1 기록 디지털 데이터에 대응되는 제2_1 아날로그 전압이 상기 증폭기에서 증폭된 전압임 - 을 변환하여 제2_1 출력 디지털 데이터를 출력하는 것을 특징으로 하는 메모리 디바이스가 개시된다.
일례로서, 상기 제1_2 동작 모드에서, 상기 제2_1 특정 메모리 셀 및 상기 제2_2 특정 메모리 셀 중 어느 하나가 인에이블 되어, 상기 디지털-아날로그 컨버터에 의해 상기 제2_1 출력 디지털 데이터가 변환된 제2_1 입력 아날로그 전압이 상기 제2 특정 비트라인에 인가되어 상기 제2_1 특정 메모리 셀 및 상기 제2_2 특정 메모리 셀 중 어느 하나가 리프레시 되는 것을 특징으로 하는 메모리 디바이스가 개시된다.
일례로서, 상기 제1 특정 비트라인에 결합된 상기 제1 특정 메모리 셀 중 어느 하나인 제1_1 특정 메모리 셀에 제1_1 기록 디지털 데이터를 기록하고, 상기 제2 특정 비트라인에 결합된 제2 특정 메모리 셀 중 어느 하나인 제2_1 특정 메모리 셀에 기록된 제2_1 기록 디지털 데이터를 읽는 동작 모드에서, 상기 제2 특정 비트라인에 결합된 제2 특정 기준 전압 스위치가 인에이블 되고, 상기 제1_2 스위치가 인에이블 되는 제2_1 동작 모드에 의해, 상기 제2 특정 비트라인이 프리차징되고, 상기 제2 특정 기준 전압 스위치가 디스에이블 되고, 상기 제1_1 특정 메모리 셀이 인에이블 되며, 상기 제2_1 특정 메모리 셀이 인에이블 되고, 상기 제2_1 스위치가 인에이블 되며, 상기 디지털-아날로그 컨버터가 인에이블 되는 제2_2 동작 모드에 의해, 상기 증폭기에서 상기 제2_1 특정 메모리 셀에 기록된 상기 제2_1 기록 디지털 데이터에 대응되는 제2_1 아날로그 전압을 증폭한 제2_1 출력 전압이 출력되며, 상기 디지털-아날로그 컨버터에 의해 상기 제1_1 특정 메모리 셀에 기록하고자 하는 상기 제1_1 기록 디지털 데이터가 변환된 제1_1 입력 아날로그 전압이 상기 제1 특정 비트라인에 인가되어 상기 제1_1 기록 디지털 데이터가 상기 제1_1 특정 메모리 셀에 기록되고, 상기 제1_1 특정 메모리 셀이 디스에이블 되고, 상기 제2_1 특정 메모리 셀이 디스에이블 되며, 상기 제1_2 스위치가 디스에이블 되고, 상기 제2_1 스위치가 디스에이블 되며, 상기 디지털-아날로그 컨버터가 디스에이블 되고, 상기 아날로그-디지털 컨버터가 인에이블 되는 제2_3 동작 모드에 의해, 상기 아날로그-디지털 컨버터가 상기 증폭기에서 출력된 상기 제2_1 출력 전압을 변환하여 제2_1 출력 디지털 데이터를 출력하는 것을 특징으로 하는 메모리 디바이스가 개시된다.
일례로서, 상기 제2_1 동작 모드에서, 상기 아날로그-디지털 컨버터가 인에이블 되어, 상기 아날로그-디지털 컨버터가 상기 증폭기에서 출력된 제1_1 출력 전압 - 상기 제1_1 출력 전압은, 상기 제1_1 특정 메모리 셀 또는 상기 제1 특정 비트라인에 결합된 다른 하나의 메모리 셀인 제1_2 특정 메모리 셀에 기록된 제1_1 기록 디지털 데이터에 대응되는 제1_1 아날로그 전압이 상기 증폭기에서 증폭된 전압임 - 을 변환하여 제1_1 출력 디지털 데이터를 출력하는 것을 특징으로 하는 메모리 디바이스가 개시된다.
일례로서, 상기 제2_2 동작 모드에서, 상기 제1_1 특정 메모리 셀 및 상기 제1_2 특정 메모리 셀 중 어느 하나가 인에이블 되어, 상기 디지털-아날로그 컨버터에 의해 상기 제1_1 출력 디지털 데이터가 변환된 제1_1 입력 아날로그 전압이 상기 제1 특정 비트라인에 인가되어 상기 제1_1 특정 메모리 셀 및 상기 제1_2 특정 메모리 셀 중 어느 하나가 리프레시 되는 것을 특징으로 하는 메모리 디바이스가 개시된다.
일례로서, 상기 증폭기는, 상기 제1 입력단이 비반전 입력단이며, 상기 제2 입력단이 반전 입력단인 오피앰프, 피드백 캐패시터 및 피드백 스위치를 포함하며, 상기 피드백 캐패시터 및 상기 피드백 스위치는, 상기 제2 입력단 및 상기 출력단 사이에 결합되며, 서로 병렬로 형성되는 것을 특징으로 하는 메모리 디바이스가 개시된다.
일례로서, 상기 피드백 스위치는, 상기 제1 특정 비트라인에 결합된 제1 특정 기준 전압 스위치가 인에이블 되거나 상기 제2 특정 비트라인에 결합된 제2 특정 기준 전압 스위치가 인에이블 될 때, 인에이블 되는 것을 특징으로 하는 메모리 디바이스가 개시된다.
본 발명은 메모리 디바이스에 포함된 회로 소자들이 2개 이상의 비트라인을 제어하도록 함으로써 메모리 디바이스의 전체 회로 면적을 감소시키는 효과가 있다.
또한, 본 발명은 메모리 디바이스에 포함된 회로 소자들의 유휴 시간을 감소시키는 효과가 있다.
또한, 본 발명은 메모리 디바이스에 포함된 회로 소자들의 유휴 시간을 줄임으로써 메모리 디바이스에 포함된 회로 소자들의 단위 시간당 데이터 처리 능력을 향상시키는 효과가 있다.
본 발명의 실시예의 설명에 이용되기 위하여 첨부된 아래 도면들은 본 발명의 실시예들 중 단지 일부일 뿐이며, 본 발명이 속한 기술분야에서 통상의 지식을 가진 자(이하 "통상의 기술자")에게 있어서는 발명적 작업이 이루어짐 없이 이 도면들에 기초하여 다른 도면들이 얻어질 수 있다.
도 1a 및 도 1b는 종래의 디램의 동작을 설명하기 위한 도면이고,
도 2는 본 발명의 일 실시예에 따른 메모리 디바이스를 개략적으로 도시한 도면이고,
도 3a 내지 도 4c는 본 발명의 일 실시예에 따른 메모리 디바이스의 다양한 동작 모드들에 대한 타이밍 다이어그램들을 개략적으로 도시한 것이고,
도 5는 종래의 메모리 디바이스 및 본 발명의 일 실시예에 따른 메모리 디바이스의 차이점을 설명하기 위한 도면이다.
후술하는 본 발명에 대한 상세한 설명은, 본 발명의 목적들, 기술적 해법들 및 장점들을 분명하게 하기 위하여 본 발명이 실시될 수 있는 특정 실시예를 예시로서 도시하는 첨부 도면을 참조한다. 이들 실시예는 통상의 기술자가 본 발명을 실시할 수 있기에 충분하도록 상세히 설명된다.
또한, 본 발명의 상세한 설명 및 청구항들에 걸쳐, "포함하다"라는 단어 및 그것의 변형은 다른 기술적 특징들, 부가물들, 구성요소들 또는 단계들을 제외하는 것으로 의도된 것이 아니다. 통상의 기술자에게 본 발명의 다른 목적들, 장점들 및 특성들이 일부는 본 설명서로부터, 그리고 일부는 본 발명의 실시로부터 드러날 것이다. 아래의 예시 및 도면은 실례로서 제공되며, 본 발명을 한정하는 것으로 의도된 것이 아니다.
더욱이 본 발명은 본 명세서에 표시된 실시예들의 모든 가능한 조합들을 망라한다. 본 발명의 다양한 실시예는 서로 다르지만 상호 배타적일 필요는 없음이 이해되어야 한다. 예를 들어, 여기에 기재되어 있는 특정 형상, 구조 및 특성은 일 실시예에 관련하여 본 발명의 정신 및 범위를 벗어나지 않으면서 다른 실시예로 구현될 수 있다. 또한, 각각의 개시된 실시예 내의 개별 구성요소의 위치 또는 배치는 본 발명의 정신 및 범위를 벗어나지 않으면서 변경될 수 있음이 이해되어야 한다. 따라서, 후술하는 상세한 설명은 한정적인 의미로서 취하려는 것이 아니며, 본 발명의 범위는, 적절하게 설명된다면, 그 청구항들이 주장하는 것과 균등한 모든 범위와 더불어 첨부된 청구항에 의해서만 한정된다. 도면에서 유사한 참조부호는 여러 측면에 걸쳐서 동일하거나 유사한 기능을 지칭한다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명을 용이하게 실시할 수 있도록 하기 위하여, 본 발명의 바람직한 실시예들에 관하여 첨부된 도면을 참조하여 상세히 설명하기로 한다. 본 발명에 따른 메모리 디바이스는 DRAM(Dynamic Random Access Memory), SDRAM(Synchronous DRAM), SRAM(Static RAM), DDR SDRAM(Double Date Rate SDRAM), DDR2 SDRAM, DDR3 SDRAM, PRAM(Phase-change RAM), MRAM(Magnetic RAM), RRAM(Resistive RAM) 등을 포함하는 랜덤 액세스 메모리(RAM, Random Access Memory)들 중의 어느 하나의 메모리 디바이스일 수 있으며, 이하에서는 디램을 위주로 설명하도록 한다. 또한, 메모리 셀은 워드라인 신호에 의해 스위칭되는 스위치 소자와 전하를 저장하는 셀 캐패시터를 포함하지만, 설명의 편의를 위하여 셀 캐패시터를 메모리 셀로 지칭할 수도 있다.
도 2는 본 발명의 일 실시예에 따른 메모리 디바이스를 개략적으로 도시한 것이다.
도 2를 참조하면, 본 발명의 일 실시예에 따른 메모리 디바이스(1000)는 제1 워드라인들과 제1 비트라인들이 로우 및 컬럼으로 형성된 제1 메모리 셀 매트릭스(MAT#1)에서, 제1 워드라인들의 신호에 의해 동작하는 제1 메모리 셀들이 제1 비트라인들에 결합될 수 있다.
그리고, 제1 비트라인들 각각에는, 프리차지 모드에서 인에이블 되어 기준 전압(VM)을 공급하는 제1 기준 전압 스위치들이 결합될 수 있다.
그리고, 제1 메모리 셀 매트릭스(MAT#1)에 포함된 제1 비트라인들 중 어느 하나의 비트라인인 제1 특정 비트라인(BL#1)에 제1_1 스위치(1200_1)의 일측단이 연결될 수 있다.
또한, 본 발명의 일 실시예에 따른 메모리 디바이스(1000)는 제2 워드라인들과 제2 비트라인들이 로우 및 컬럼으로 형성된 제2 메모리 셀 매트릭스(MAT#2)에서, 제2 워드라인들의 신호에 의해 동작하는 제2 메모리 셀들이 제2 비트라인들에 결합될 수 있다.
그리고, 제2 비트라인들 각각에는, 프리차지 모드에서 인에이블 되어 기준 전압(VM)을 공급하는 제2 기준 전압 스위치들이 결합될 수 있다.
그리고, 제2 메모리 셀 매트릭스(MAT#2)에 포함된 제2 비트라인들 중 어느 하나의 비트라인인 제2 특정 비트라인(BL#2)에 제1_2 스위치(1200_2)의 일측단이 연결될 수 있다.
그리고, 제1 특정 비트라인(BL#1)에 결합된 어느 하나의 메모리 셀인 제1 특정 메모리 셀 또는 제2 특정 비트라인(BL#2)에 결합된 어느 하나의 메모리 셀인 제2 특정 메모리 셀에 기록된 아날로그 전압을 증폭하여 출력하는 증폭기(1300)의 제1 입력단이 기준 전압(VM)을 공급하는 기준 전압단에 연결되고, 제2 입력단이 제1_1 스위치(1200_1)의 타측단 및 제1_2 스위치(1200_2)의 타측단에 연결될 수 있다.
즉, 종래의 메모리 디바이스에서는, 도 1a에서 도시하는 바와 같이 증폭기와 비트라인이 직접적으로 연결되었으나, 본 발명의 일 실시예에 따른 메모리 디바이스(1000)에서는, 도 2에서 도시하는 바와 같이 증폭기(1300)와 비트라인(BL#1, BL#2) 사이에 제1_1 스위치(1200_1) 및 제1_2 스위치(1200_2)가 형성됨으로써, 제1 메모리 셀 매트릭스(MAT#1)에 포함된 제1 특정 비트라인(BL#1)과 제2 메모리 셀 매트릭스(MAT#2)에 포함된 제2 특정 비트라인(BL#2)이 구분된다.
한편, 증폭기(1300)는, 제1 입력단이 비반전 입력단이며, 제2 입력단이 반전 입력단인 오피앰프(1310), 피드백 캐패시터(1320) 및 피드백 스위치(1330)를 포함할 수 있다. 구체적으로, 피드백 캐패시터(1320) 및 피드백 스위치(1330)는 제2 입력단 및 출력단 사이에 결합되며, 피드백 캐패시터(1320) 및 피드백 스위치(1330)는 서로 병렬로 형성될 수 있다.
이때, 피드백 스위치(1330)는, 제1 특정 비트라인(BL#1)에 결합된 제1 특정 기준 전압 스위치(1100_1)가 인에이블 되거나 제2 특정 비트라인(BL#2)에 결합된 제2 특정 기준 전압 스위치(미도시)가 인에이블 될 때, 인에이블 됨으로써, 피드백 캐패시터(1320)에 저장되는 전하량을 0으로 만들 수 있다.
그리고, 증폭기(1300)의 출력 전압을 디지털 데이터로 변환한 출력 디지털 데이터를 출력하는 아날로그-디지털 컨버터(ADC)가 증폭기(1300)의 출력단에 연결될 수 있다.
그리고, 본 발명의 일 실시예에 따른 메모리 디바이스(1000)는, 제1 특정 비트라인(BL#1)에 결합된 어느 하나의 메모리 셀 또는 제2 특정 비트라인(BL#2)에 결합된 어느 하나의 메모리 셀에 기록하고자 하는 디지털 데이터인 기록 디지털 데이터, 또는 아날로그-디지털 컨버터(ADC)에 의해 출력되는 출력 디지털 데이터를 아날로그 전압으로 변환한 입력 아날로그 전압을 출력하는 디지털-아날로그 컨버터(DAC)를 포함할 수 있다.
그리고, 제2_1 스위치(1400_1)의 일측단이 제1 특정 비트라인(BL#1)에 연결되며, 제2_1 스위치(1400_1)의 타측단이 디지털-아날로그 컨버터(DAC)의 출력단에 연결될 수 있다.
또한, 제2_2 스위치(1400_2)의 일측단이 제2 특정 비트라인(BL#2)에 연결되며, 제2_2 스위치(1400_2)의 타측단이 디지털-아날로그 컨버터(DAC)의 출력단에 연결될 수 있다.
이와 같이 구성된 본 발명의 일 실시예에 따른 메모리 디바이스(1000)의 다양한 동작 모드에 대해 도 3a 내지 도 4c의 타이밍 다이어그램을 참조하여 설명하면 아래와 같다.
참고로, 도 3a 내지 도 4c 각각에서, 아래에서 설명할 각각의 동작 모드에 대응되는 타이밍 다이어그램 영역은 굵은 실선으로 표시하였고, 각각의 동작 모드에 대응되지 않는 타이밍 다이어그램 영역은 점선으로 표시하였다.
먼저, 도 3a 내지 도 3c를 참조하여, 제1 특정 비트라인(BL#1)의 제1_1 특정 메모리 셀에 기록된 데이터를 읽는 중, 제2 특정 비트라인(BL#2)의 어느 하나의 메모리 셀에 데이터를 기록하거나, 제2 특정 비트라인(BL#2)의 어느 하나의 메모리 셀에 기록된 데이터를 읽는 다양한 동작 모드에 대해 설명하겠다.
도 3a를 참조하면, 제1 특정 비트라인(BL#1)에 결합된 제1 특정 메모리 셀 중 어느 하나인 제1_1 특정 메모리 셀에 기록된 제1_1 기록 디지털 데이터를 읽고, 제2 특정 비트라인(BL#2)에 결합된 제2 특정 메모리 셀 중 어느 하나인 제2_1 특정 메모리 셀에 제2_1 기록 디지털 데이터를 기록하는 동작 모드에서, 제1_1 동작 모드에 따라, 제1 특정 비트라인(BL#1)에 결합된 제1 특정 기준 전압 스위치(1100_1)가 인에이블 되고, 제1_1 스위치(1200_1)가 인에이블 될 수 있다.
이에 따라, 제1 특정 비트라인(BL#1)에 기준 전압(VM)이 공급됨에 따라, 제1 특정 비트라인(BL#1)이 프리차지 될 수 있다. 즉, 제1 특정 비트라인(BL#1)에 생성되는 기생 캐패시터에 기준 전압(VM)에 따른 전하가 충전될 수 있다.
그리고, 도 3b를 참조하면, 제1_2 동작 모드에 따라, 제1 특정 기준 전압 스위치(1100_1)가 디스에이블 되고, 제1 특정 워드라인 신호(WL(BL#1))에 따라 제1_1 특정 메모리 셀이 인에이블 되며, 제2 특정 워드라인 신호(WL(BL#2))에 따라 제2_1 특정 메모리 셀이 인에이블 되고, 제2_2 스위치(1400_2)가 인에이블 되며, 디지털-아날로그 컨버터(DAC)가 인에이블 될 수 있다.
이에 따라, 증폭기(AMP)에서 제1_1 특정 메모리 셀에 기록된 제1_1 기록 디지털 데이터에 대응되는 제1_1 아날로그 전압을 증폭한 제1_1 출력 전압이 출력될 수 있다. 이때, 증폭기(APM)가 피드백 캐패시터(1320)를 이용한 스위치드(switched) 캐패시터 오피 앰프일 경우에는 피드백 캐패시터(1320)에 의한 캐패시티브 피드백(capacitive feedback)을 통해 제1_1 특정 메모리 셀에 기록된 제1_1 기록 디지털 데이터에 대응되는 제1_1 아날로그 전압을 증폭한 제1_1 출력 전압이 출력될 수 있다.
이와 함께, 디지털-아날로그 컨버터(DAC)가, 제2_1 특정 메모리 셀에 기록하고자 하는 제2_1 기록 디지털 데이터를 제2_1 입력 아날로그 전압으로 변환, 즉, 디지털 데이터(제2_1 기록 디지털 데이터)의 비트 코드에 대응되는 아날로그 전압(제2_1 입력 아날로그 전압)을 출력하며, 제2_1 입력 아날로그 전압이 제2 특정 비트라인(BL#2)에 인가됨으로써 제2_1 기록 디지털 데이터가 제2_1 특정 메모리 셀에 기록될 수 있다.
그리고, 도 3c를 참조하면, 제1_3 동작 모드에 따라, 제1_1 특정 메모리 셀이 디스에이블 되고, 제2_1 특정 메모리 셀이 디스에이블 되며, 제1_1 스위치(1200_1)가 디스에이블 되고, 제2_2 스위치(1400_2)가 디스에이블 되며, 디지털-아날로그 컨버터(DAC)가 디스에이블 되고, 아날로그-디지털 컨버터(ADC)가 인에이블 될 수 있다.
이에 따라, 아날로그-디지털 컨버터(ADC)가 증폭기(AMP)에서 출력된 제1_1 출력 전압을 제1_1 출력 디지털 데이터로 변환하여 출력할 수 있다. 즉, 아날로그-디지털 컨버터(ADC)는 증폭기(AMP)의 제1_1 출력 전압에 대응되는 비트코드로 변환하여 출력하여 준다. 이때, 본 발명의 일 실시예에 따른 메모리 디바이스(1000)는 멀티 비트 데이터를 기록하기 위한 멀티 레벨 메모리 디바이스일 수 있으며, 멀티 레벨 메모리 디바이스에서의 디지털 데이터 라이트 및 리드에 관한 내용은 본 출원인이 출원하여 등록된 한국등록특허 제10-2416605호 및 한국등록특허 제10-2361253호를 통해 용이하게 이해 가능할 것이다.
한편, 도 3a의 제1_1 동작 모드에서, 아날로그-디지털 컨버터(ADC)가 인에이블 될 수 있다.
이에 따라, 아날로그-디지털 컨버터(ADC)가 증폭기에서 출력된 제2_1 출력 전압을 변환하여 제2_1 출력 디지털 데이터를 출력할 수 있다. 즉, 아날로그-디지털 컨버터(ADC)는 증폭기의 제2_1 출력 전압에 대응되는 비트코드로 변환하여 출력하여 준다.
참고로, 제2_1 출력 전압은, 제2_1 특정 메모리 셀 또는 제2 특정 비트라인(BL#2)에 결합된 다른 하나의 메모리 셀인 제2_2 특정 메모리 셀에 기록된 제2_1 기록 디지털 데이터에 대응되는 제2_1 아날로그 전압이 증폭기(AMP)에서 캐패시티브 피드백을 통해 증폭된 전압일 수 있다.
즉, 제1 특정 비트라인(BL#1)에 결합된 제1_1 특정 메모리 셀에 기록된 데이터를 읽기 위해 제1 특정 비트라인(BL#1)을 프리차징 하는 동작과 함께, 제2 특정 비트라인(BL#2)에 결합된 제2_1 특정 메모리 셀 또는 제2 특정 비트라인(BL#2)에 결합된 다른 하나의 메모리 셀인 제2_2 특정 메모리 셀에 기록된 데이터를 읽기 위한 아날로그-디지털 컨버터(ADC)의 동작이 수행될 수 있다.
또한, 도 3b의 제1_2 동작 모드에서, 제2_1 특정 메모리 셀에 기록하고자 하는 제2_1 기록 디지털 데이터를 디지털-아날로그 컨버터(DAC)에 입력하는 것과는 달리, 이전 오퍼레이션에서 제2_1 특정 메모리 셀 및 제2_2 특정 메모리 셀 중 어느 하나에 기록된 디지털 데이터를 읽은 아날로그-디지털 컨버터(ADC)의 출력 신호인 제2_1 출력 디지털 데이터를 디지털-아날로그 컨버터(DAC)에 입력함으로써, 디지털-아날로그 컨버터(DAC)가, 제2_1 출력 디지털 데이터를 제2_1 입력 아날로그 전압으로 변환, 즉, 디지털 데이터(제2_1 출력 디지털 데이터)의 비트 코드에 대응되는 아날로그 전압(제2_1 입력 아날로그 전압)을 출력하며, 제2_1 입력 아날로그 전압이 제2 특정 비트라인(BL#2)에 인가됨으로써 제2_1 특정 메모리 셀 및 제2_2 특정 메모리 셀 중 어느 하나(즉, 제2_1 기록 디지털 데이터가 기록되었던 메모리 셀)가 리프레시 되도록 할 수 있다.
즉, 제1_1 특정 메모리 셀에 기록된 제1_1 기록 디지털 데이터를 읽는 동작과 함께, 제2_1 특정 메모리 셀 및 제2_2 특정 메모리 셀 중 어느 하나에 기록된 데이터(즉, 제2_1 기록 디지털 데이터)를 읽는 과정에 필요한 리프레시 동작이 수행될 수 있다.
지금까지, 도 3a 내지 도 3c를 참조하여, 제1 특정 비트라인(BL#1)의 제1_1 특정 메모리 셀에 기록된 데이터를 읽는 중, 제2 특정 비트라인(BL#2)의 어느 하나의 메모리 셀에 데이터를 기록하거나, 제2 특정 비트라인(BL#2)의 어느 하나의 메모리 셀에 기록된 데이터를 읽는 다양한 동작 모드에 대해 설명하였다.
아래에서는, 도 4a 내지 도 4c를 참조하여, 제2 특정 비트라인(BL#2)의 제2_1 특정 메모리 셀에 기록된 데이터를 읽는 중, 제1 특정 비트라인(BL#1)의 어느 하나의 메모리 셀에 데이터를 기록하거나, 제1 특정 비트라인(BL#1)의 어느 하나의 메모리 셀에 기록된 데이터를 읽는 다양한 동작 모드에 대해 설명하겠다.
도 4a를 참조하면, 제1 특정 비트라인(BL#1)에 결합된 제1 특정 메모리 셀 중 어느 하나인 제1_1 특정 메모리 셀에 제1_1 기록 디지털 데이터를 기록하고, 제2 특정 비트라인(BL#2)에 결합된 제2 특정 메모리 셀 중 어느 하나인 제2_1 특정 메모리 셀에 기록된 제2_1 기록 디지털 데이터를 읽는 동작 모드에서, 제2_1 동작 모드에 따라, 제2 특정 비트라인(BL#2)에 결합된 제2 특정 기준 전압 스위치가 인에이블 되고, 제1_2 스위치(1200_2)가 인에이블 될 수 있다.
이에 따라, 제2 특정 비트라인(BL#2)에 기준 전압(VM)이 공급됨에 따라, 제2 특정 비트라인(BL#2)이 프리차지 될 수 있다. 즉, 제2 특정 비트라인(BL#2)에 생성되는 기생 캐패시터에 기준 전압(VM)에 따른 전하가 충전될 수 있다.
그리고, 도 4b를 참조하면, 제2_2 동작 모드에 따라, 제2 특정 기준 전압 스위치가 디스에이블 되고, 제1 특정 워드라인 신호(WL(BL#1))에 따라 제1_1 특정 메모리 셀이 인에이블 되며, 제2 특정 워드라인 신호(WL(BL#2))에 따라 제2_1 특정 메모리 셀이 인에이블 되고, 제2_1 스위치(1400_1)가 인에이블 되며, 디지털-아날로그 컨버터(DAC)가 인에이블 될 수 있다.
이에 따라, 증폭기(AMP)에서 제2_1 특정 메모리 셀에 기록된 제2_1 기록 디지털 데이터에 대응되는 제2_1 아날로그 전압을 증폭한 제2_1 출력 전압이 출력될 수 있다. 이때, 증폭기(APM)가 피드백 캐패시터(1320)를 이용한 스위치드 캐패시터 오피 앰프일 경우에는 피드백 캐패시터(1320)에 의한 캐패시티브 피드백을 통해 제2_1 특정 메모리 셀에 기록된 제2_1 기록 디지털 데이터에 대응되는 제2_1 아날로그 전압을 증폭한 제2_1 출력 전압이 출력될 수 있다.
이와 함께, 디지털-아날로그 컨버터(DAC)가, 제1_1 특정 메모리 셀에 기록하고자 하는 제1_1 기록 디지털 데이터를 제1_1 입력 아날로그 전압으로 변환, 즉, 디지털 데이터(제1_1 기록 디지털 데이터)의 비트 코드에 대응되는 아날로그 전압(제1_1 입력 아날로그 전압)을 출력하며, 제1_1 입력 아날로그 전압이 제1 특정 비트라인(BL#1)에 인가됨으로써 제1_1 기록 디지털 데이터가 제1_1 특정 메모리 셀에 기록될 수 있다.
그리고, 도 4c를 참조하면, 제2_3 동작 모드에 따라, 제1_1 특정 메모리 셀이 디스에이블 되고, 제2_1 특정 메모리 셀이 디스에이블 되며, 제1_2 스위치(1200_2)가 디스에이블 되고, 제2_1 스위치(1400_1)가 디스에이블 되며, 디지털-아날로그 컨버터(DAC)가 디스에이블 되고, 아날로그-디지털 컨버터(ADC)가 인에이블 될 수 있다.
이에 따라, 아날로그-디지털 컨버터(ADC)가 증폭기(AMP)에서 출력된 제2_1 출력 전압을 제2_1 출력 디지털 데이터로 변환하여 출력할 수 있다. 즉, 아날로그-디지털 컨버터(ADC)는 증폭기(AMP)의 제2_1 출력 전압에 대응되는 비트코드로 변환하여 출력하여 준다.
한편, 도 4a의 제2_1 동작 모드에서, 아날로그-디지털 컨버터(ADC)가 인에이블 될 수 있다.
이에 따라, 아날로그-디지털 컨버터(ADC)가 증폭기(AMP)에서 출력된 제1_1 출력 전압을 변환하여 제1_1 출력 디지털 데이터를 출력할 수 있다. 즉, 아날로그-디지털 컨버터(ADC)는 증폭기(AMP)의 제1_1 출력 전압에 대응되는 비트코드로 변환하여 출력하여 준다.
참고로, 제1_1 출력 전압은, 제1_1 특정 메모리 셀 또는 제1 특정 비트라인(BL#1)에 결합된 다른 하나의 메모리 셀인 제1_2 특정 메모리 셀에 기록된 제1_1 기록 디지털 데이터에 대응되는 제1_1 아날로그 전압이 증폭기(AMP)에서 캐패시티브 피드백을 통해 증폭된 전압일 수 있다.
즉, 제2 특정 비트라인(BL#2)에 결합된 제2_1 특정 메모리 셀에 기록된 데이터를 읽기 위해 제2 특정 비트라인(BL#2)을 프리차징 하는 동작과 함께, 제1 특정 비트라인(BL#1)에 결합된 제1_1 특정 메모리 셀 또는 제1 특정 비트라인(BL#1)에 결합된 다른 하나의 메모리 셀인 제1_2 특정 메모리 셀에 기록된 데이터를 읽기 위해 아날로그-디지털 컨버터(ADC)의 동작이 수행될 수 있다.
또한, 도 4b의 제2_2 동작 모드에서, 제1_1 특정 메모리 셀에 기록하고자 하는 제1_1 기록 디지털 데이터를 디지털-아날로그 컨버터(DAC)에 입력하는 것과는 달리, 이전 오퍼레이션에서 제1_1 특정 메모리 셀 및 제1_2 특정 메모리 셀 중 어느 하나에 기록된 디지털 데이터를 읽은 아날로그-디지털 컨버터(ADC)의 출력 신호인 제1_1 출력 디지털 데이터를 디지털-아날로그 컨버터(DAC)에 입력함으로써, 디지털-아날로그 컨버터(DAC)가, 제1_1 출력 디지털 데이터를 제1_1 입력 아날로그 전압으로 변환, 즉, 디지털 데이터(제1_1 출력 디지털 데이터)의 비트 코드에 대응되는 아날로그 전압(제1_1 입력 아날로그 전압)을 출력하며, 제1_1 입력 아날로그 전압이 제1 특정 비트라인(BL#1)에 인가됨으로써 제1_1 특정 메모리 셀 및 제1_2 특정 메모리 셀 중 어느 하나(즉, 제1_1 기록 디지털 데이터가 기록되었던 메모리 셀)가 리프레시 되도록 할 수 있다.
즉, 제2_1 특정 메모리 셀에 기록된 제2_1 기록 디지털 데이터를 읽는 동작과 함께, 제1_1 특정 메모리 셀 및 제1_2 특정 메모리 셀 중 어느 하나에 기록된 데이터(즉, 제1_1 기록 디지털 데이터)를 읽는 과정에서 필요한 리프레시 동작이 수행될 수 있다.
한편, 도 5는, 종래의 메모리 디바이스(좌측) 및 본 발명의 일 실시예에 따른 메모리 디바이스(1000)(우측)을 개략적으로 도시하고 있다.
앞서 설명한 바와 같이, 종래의 메모리 디바이스에 따르면, 메모리 셀 매트릭스의 비트라인 각각마다 증폭기, 아날로그-디지털 컨버터 및 디지털-아날로그 컨버터가 형성되어야 했다.
따라서, 비트라인이 M개인 메모리 셀 매트릭스가 2개인 경우, 종래에는 2M개의 증폭기, 아날로그-디지털 컨버터 및 디지털-아날로그 컨버터가 필요하였다.
반면에, 본 발명의 일 실시예에 따른 메모리 디바이스(1000)에 따르면, 비트라인이 M개인 메모리 셀 매트릭스가 2개인 경우, M개의 증폭기, 아날로그-디지털 컨버터 및 디지털-아날로그 컨버터만으로도 충분하다.
이를 통해, 본 발명의 일 실시예에 따른 메모리 디바이스(1000)의 전체 회로 면적은 종래의 메모리 디바이스의 전체 회로 면적보다 감소하게 되므로, 메모리 디바이스의 제조 원가가 획기적으로 절감될 수 있다.
이상에서 본 발명이 구체적인 구성요소 등과 같은 특정 사항들과 한정된 실시예 및 도면에 의해 설명되었으나, 이는 본 발명의 보다 전반적인 이해를 돕기 위해서 제공된 것일 뿐, 본 발명이 상기 실시예들에 한정되는 것은 아니며, 본 발명이 속하는 기술분야에서 통상적인 지식을 가진 자라면 이러한 기재로부터 다양한 수정 및 변형을 꾀할 수 있다.
따라서, 본 발명의 사상은 상기 설명된 실시예에 국한되어 정해져서는 아니 되며, 후술하는 특허청구범위뿐만 아니라 이 특허청구범위와 균등하게 또는 등가적으로 변형된 모든 것들은 본 발명의 사상의 범주에 속한다고 할 것이다.

Claims (9)

  1. 워드라인과 비트라인의 동작에 의해 데이터를 저장하는 메모리 셀을 포함하는 메모리 디바이스에 있어서,
    제1 워드라인들과 제1 비트라인들이 로우 및 컬럼으로 형성되며, 상기 제1 워드라인들의 신호에 의해 동작하는 제1 메모리 셀들이 상기 제1 비트라인들에 결합되고, 프리차지 모드에서 인에이블 되어 기준 전압을 공급하는 제1 기준 전압 스위치들이 상기 제1 비트라인들에 결합되어 있는 제1 메모리 셀 매트릭스에 포함된 어느 하나의 비트라인인 제1 특정 비트라인에 일측단이 연결되는 제1_1 스위치;
    제2 워드라인들과 제2 비트라인들이 로우 및 컬럼으로 형성되며, 상기 제2 워드라인들의 신호에 의해 동작하는 제2 메모리 셀들이 상기 제2 비트라인들에 결합되고, 프리차지 모드에서 인에이블 되어 기준 전압을 공급하는 제2 기준 전압 스위치들이 상기 제2 비트라인들에 결합되어 있는 제2 메모리 셀 매트릭스에 포함된 어느 하나의 비트라인인 제2 특정 비트라인에 일측단이 연결되는 제1_2 스위치;
    제1 입력단이 상기 기준 전압을 공급하는 기준 전압단에 연결되고, 제2 입력단이 상기 제1_1 스위치의 타측단 및 상기 제1_2 스위치의 타측단에 연결되며, 상기 제1 특정 비트라인에 결합된 어느 하나의 메모리 셀인 제1 특정 메모리 셀 또는 상기 제2 특정 비트라인에 결합된 어느 하나의 메모리 셀인 제2 특정 메모리 셀에 기록된 아날로그 전압을 증폭하여 출력하는 증폭기;
    상기 증폭기의 출력단에 연결되며, 상기 증폭기의 출력 전압을 디지털 데이터로 변환한 출력 디지털 데이터를 출력하는 아날로그-디지털 컨버터;
    상기 제1 특정 비트라인에 결합된 어느 하나의 메모리 셀 또는 상기 제2 특정 비트라인에 결합된 어느 하나의 메모리 셀에 기록하고자 하는 디지털 데이터인 기록 디지털 데이터, 또는 상기 아날로그-디지털 컨버터에 의해 출력되는 상기 출력 디지털 데이터를 아날로그 전압으로 변환한 입력 아날로그 전압을 출력하는 디지털-아날로그 컨버터;
    상기 제1 특정 비트라인에 일측단이 연결되며, 상기 디지털-아날로그 컨버터의 출력단에 타측단이 연결되는 제2_1 스위치; 및
    상기 제2 특정 비트라인에 일측단이 연결되며, 상기 디지털-아날로그 컨버터의 출력단에 타측단이 연결되는 제2_2 스위치;
    를 포함하는 메모리 디바이스.
  2. 제1항에 있어서,
    상기 제1 특정 비트라인에 결합된 상기 제1 특정 메모리 셀 중 어느 하나인 제1_1 특정 메모리 셀에 기록된 제1_1 기록 디지털 데이터를 읽고, 상기 제2 특정 비트라인에 결합된 상기 제2 특정 메모리 셀 중 어느 하나인 제2_1 특정 메모리 셀에 제2_1 기록 디지털 데이터를 기록하는 동작 모드에서,
    상기 제1 특정 비트라인에 결합된 제1 특정 기준 전압 스위치가 인에이블 되고, 상기 제1_1 스위치가 인에이블 되는 제1_1 동작 모드에 의해, 상기 제1 특정 비트라인이 프리차징되고,
    상기 제1 특정 기준 전압 스위치가 디스에이블 되고, 상기 제1_1 특정 메모리 셀이 인에이블 되며, 상기 제2_1 특정 메모리 셀이 인에이블 되고, 상기 제2_2 스위치가 인에이블 되며, 상기 디지털-아날로그 컨버터가 인에이블 되는 제1_2 동작 모드에 의해, 상기 증폭기에서 상기 제1_1 특정 메모리 셀에 기록된 상기 제1_1 기록 디지털 데이터에 대응되는 제1_1 아날로그 전압을 증폭한 제1_1 출력 전압이 출력되며, 상기 디지털-아날로그 컨버터에 의해 상기 제2_1 특정 메모리 셀에 기록하고자 하는 상기 제2_1 기록 디지털 데이터가 변환된 제2_1 입력 아날로그 전압이 상기 제2 특정 비트라인에 인가되어 상기 제2_1 기록 디지털 데이터가 상기 제2_1 특정 메모리 셀에 기록되고,
    상기 제1_1 특정 메모리 셀이 디스에이블 되고, 상기 제2_1 특정 메모리 셀이 디스에이블 되며, 상기 제1_1 스위치가 디스에이블 되고, 상기 제2_2 스위치가 디스에이블 되며, 상기 디지털-아날로그 컨버터가 디스에이블 되고, 상기 아날로그-디지털 컨버터가 인에이블 되는 제1_3 동작 모드에 의해, 상기 아날로그-디지털 컨버터가 상기 증폭기에서 출력된 상기 제1_1 출력 전압을 변환하여 제1_1 출력 디지털 데이터를 출력하는 것을 특징으로 하는 메모리 디바이스.
  3. 제2항에 있어서,
    상기 제1_1 동작 모드에서, 상기 아날로그-디지털 컨버터가 인에이블 되어, 상기 아날로그-디지털 컨버터가 상기 증폭기에서 출력된 제2_1 출력 전압 - 상기 제2_1 출력 전압은, 상기 제2_1 특정 메모리 셀 또는 상기 제2 특정 비트라인에 결합된 다른 하나의 메모리 셀인 제2_2 특정 메모리 셀에 기록된 제2_1 기록 디지털 데이터에 대응되는 제2_1 아날로그 전압이 상기 증폭기에서 증폭된 전압임 - 을 변환하여 제2_1 출력 디지털 데이터를 출력하는 것을 특징으로 하는 메모리 디바이스.
  4. 제3항에 있어서,
    상기 제1_2 동작 모드에서, 상기 제2_1 특정 메모리 셀 및 상기 제2_2 특정 메모리 셀 중 어느 하나가 인에이블 되어, 상기 디지털-아날로그 컨버터에 의해 상기 제2_1 출력 디지털 데이터가 변환된 제2_1 입력 아날로그 전압이 상기 제2 특정 비트라인에 인가되어 상기 제2_1 특정 메모리 셀 및 상기 제2_2 특정 메모리 셀 중 어느 하나가 리프레시 되는 것을 특징으로 하는 메모리 디바이스.
  5. 제1항에 있어서,
    상기 제1 특정 비트라인에 결합된 상기 제1 특정 메모리 셀 중 어느 하나인 제1_1 특정 메모리 셀에 제1_1 기록 디지털 데이터를 기록하고, 상기 제2 특정 비트라인에 결합된 제2 특정 메모리 셀 중 어느 하나인 제2_1 특정 메모리 셀에 기록된 제2_1 기록 디지털 데이터를 읽는 동작 모드에서,
    상기 제2 특정 비트라인에 결합된 제2 특정 기준 전압 스위치가 인에이블 되고, 상기 제1_2 스위치가 인에이블 되는 제2_1 동작 모드에 의해, 상기 제2 특정 비트라인이 프리차징되고,
    상기 제2 특정 기준 전압 스위치가 디스에이블 되고, 상기 제1_1 특정 메모리 셀이 인에이블 되며, 상기 제2_1 특정 메모리 셀이 인에이블 되고, 상기 제2_1 스위치가 인에이블 되며, 상기 디지털-아날로그 컨버터가 인에이블 되는 제2_2 동작 모드에 의해, 상기 증폭기에서 상기 제2_1 특정 메모리 셀에 기록된 상기 제2_1 기록 디지털 데이터에 대응되는 제2_1 아날로그 전압을 증폭한 제2_1 출력 전압이 출력되며, 상기 디지털-아날로그 컨버터에 의해 상기 제1_1 특정 메모리 셀에 기록하고자 하는 상기 제1_1 기록 디지털 데이터가 변환된 제1_1 입력 아날로그 전압이 상기 제1 특정 비트라인에 인가되어 상기 제1_1 기록 디지털 데이터가 상기 제1_1 특정 메모리 셀에 기록되고,
    상기 제1_1 특정 메모리 셀이 디스에이블 되고, 상기 제2_1 특정 메모리 셀이 디스에이블 되며, 상기 제1_2 스위치가 디스에이블 되고, 상기 제2_1 스위치가 디스에이블 되며, 상기 디지털-아날로그 컨버터가 디스에이블 되고, 상기 아날로그-디지털 컨버터가 인에이블 되는 제2_3 동작 모드에 의해, 상기 아날로그-디지털 컨버터가 상기 증폭기에서 출력된 상기 제2_1 출력 전압을 변환하여 제2_1 출력 디지털 데이터를 출력하는 것을 특징으로 하는 메모리 디바이스.
  6. 제5항에 있어서,
    상기 제2_1 동작 모드에서, 상기 아날로그-디지털 컨버터가 인에이블 되어, 상기 아날로그-디지털 컨버터가 상기 증폭기에서 출력된 제1_1 출력 전압 - 상기 제1_1 출력 전압은, 상기 제1_1 특정 메모리 셀 또는 상기 제1 특정 비트라인에 결합된 다른 하나의 메모리 셀인 제1_2 특정 메모리 셀에 기록된 제1_1 기록 디지털 데이터에 대응되는 제1_1 아날로그 전압이 상기 증폭기에서 증폭된 전압임 - 을 변환하여 제1_1 출력 디지털 데이터를 출력하는 것을 특징으로 하는 메모리 디바이스.
  7. 제6항에 있어서,
    상기 제2_2 동작 모드에서, 상기 제1_1 특정 메모리 셀 및 상기 제1_2 특정 메모리 셀 중 어느 하나가 인에이블 되어, 상기 디지털-아날로그 컨버터에 의해 상기 제1_1 출력 디지털 데이터가 변환된 제1_1 입력 아날로그 전압이 상기 제1 특정 비트라인에 인가되어 상기 제1_1 특정 메모리 셀 및 상기 제1_2 특정 메모리 셀 중 어느 하나가 리프레시 되는 것을 특징으로 하는 메모리 디바이스.
  8. 제1항에 있어서,
    상기 증폭기는, 상기 제1 입력단이 비반전 입력단이며, 상기 제2 입력단이 반전 입력단인 오피앰프, 피드백 캐패시터 및 피드백 스위치를 포함하며,
    상기 피드백 캐패시터 및 상기 피드백 스위치는, 상기 제2 입력단 및 상기 출력단 사이에 결합되며, 서로 병렬로 형성되는 것을 특징으로 하는 메모리 디바이스.
  9. 제8항에 있어서,
    상기 피드백 스위치는, 상기 제1 특정 비트라인에 결합된 제1 특정 기준 전압 스위치가 인에이블 되거나 상기 제2 특정 비트라인에 결합된 제2 특정 기준 전압 스위치가 인에이블 될 때, 인에이블 되는 것을 특징으로 하는 메모리 디바이스.
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