JP4582764B2 - マルチビット制御機能を有する不揮発性強誘電体メモリ装置 - Google Patents
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Description
2…共通データバス
10…タイミングデータバッファ部
20…データバッファバス部
30…タイミングデータレジスタアレイ部
40…セルアレイブロック
41…メインビットラインプルアップ制御部
42…メインビットラインセンシングロード部
43…サブセルアレイ
44…カラム選択スイッチング部
50…共通データバス部
71…D/A変換部
72〜74…センスアンプ
75…データディコーダ
76…データインコーダ
80…センシング制御部
81…D/A変換部
82〜86…センスアンプ
87…データディコーダ
88…データインコーダ
Claims (16)
- 複数のメインビットラインと一対一対応して連結された複数のカラム選択スイッチを各々備え、水平方向に配列され同時に活性化される複数のセルアレイブロック;
前記複数のセルアレイブロックと共通連結された共通データバス;及び
前記共通データバスを介し印加される複数の平均化されたデータの電圧レベルと互いに異なる基準電圧レベルを比較及び増幅し、電圧レベルが相違するマルチビットデータを各々出力する複数のセンスアンプを備えることを特徴とするマルチビット制御機能を有する不揮発性強誘電体メモリ装置。 - 前記複数のセルアレイブロックから各々印加される複数のデータは各々の電荷値が平均化され、前記複数の平均化したデータの電圧レベルが前記共通データバスに出力されることを特徴とする請求項1記載のマルチビット制御機能を有する不揮発性強誘電体メモリ装置。
- 前記複数のセルアレイブロックから一つのセンスアンプに印加される前記複数のデータは、全て同一のデータであることを特徴とする請求項2記載のマルチビット制御機能を有する不揮発性強誘電体メモリ装置。
- 前記複数のセルアレイブロック各々は
メインビットライン制御信号により前記複数のメインビットラインに電源電圧を選択的に供給し、メインビットラインのセンシングロードを制御する複数のメインビットラインセンシングロード部をさらに備えることを特徴とする請求項1記載のマルチビット制御機能を有する不揮発性強誘電体メモリ装置。 - 前記複数のセルアレイブロック各々は
ライトモード時mビットのデータを記録するため、2m個の互いに異なるライト電圧をメモリセルに印加することを特徴とする請求項1記載のマルチビット制御機能を有する不揮発性強誘電体メモリ装置。 - 前記複数のセンスアンプ各々は
リードモード時mビットのデータをセンシングする場合、前記複数の平均化されたデータの電源電圧と2m−1個の前記互いに異なる基準電圧レベルを比較及び増幅することを特徴とする請求項1記載のマルチビット制御機能を有する不揮発性強誘電体メモリ装置。 - 互いに異なる複数のデータレベルを有する前記マルチビットデータをインコーディングし、nビットデータをデータ入出力バスに出力するデータインコーダ;
前記データ入出力バスから印加されるnビットデータをディコーディングするデータディコーダ;及び
前記データディコーダでディコーディングされたデータの電圧レベルを複数の電圧レベルに変換し、前記共通データバス部に出力するディジタル/アナログ変換部をさらに備えることを特徴とする請求項1記載のマルチビット制御機能を有する不揮発性強誘電体メモリ装置。 - リード動作モード時、前記共通データバスを介し前記複数のセルアレイブロックからリードされたデータを格納し、ライト動作モード時入力データを格納するタイミングデータレジスタアレイ部;及び
前記タイミングデータレジスタアレイ部に格納されたリードデータをバッファリングして出力し、前記入力データを前記タイミングデータレジスタアレイ部に出力するタイミングデータバッファ部をさらに備えることを特徴とする請求項1記載のマルチビット制御機能を有する不揮発性強誘電体メモリ装置。 - 複数のメインビットラインと一対一対応して連結された複数のカラム選択スイッチを各々備え、水平及び垂直方向に配列され同時に活性化される複数のセルアレイブロック;
前記複数のセルアレイブロックと共通連結された共通データバス;及び
前記共通データバスを基準にして垂直に対応される前記複数のセルアレイブロックから印加される複数の平均化したデータの電圧レベルと、互いに異なる基準電圧レベルを比較及び増幅し、電圧レベルが互いに異なるマルチビットデータを各々出力する複数のセンスアンプを備えることを特徴とするマルチビット制御機能を有する不揮発性強誘電体メモリ装置。 - 前記複数のセルアレイブロックから各々印加される複数のデータは各々の電荷値が平均化され、前記複数の平均化したデータの電圧レベルが前記共通データバスに出力されることを特徴とする請求項9記載のマルチビット制御機能を有する不揮発性強誘電体メモリ装置。
- 前記複数のセルアレイブロックから一つのセンスアンプに印加される前記複数のデータは、全て同一のデータであることを特徴とする請求項9記載のマルチビット制御機能を有する不揮発性強誘電体メモリ装置。
- 前記複数のセルアレイブロック各々は
メインビットライン制御信号により前記複数のメインビットラインに電源電圧を選択的に供給し、メインビットラインのセンシングロードを制御する複数のメインビットラインセンシングロード部をさらに備えることを特徴とする請求項9記載のマルチビット制御機能を有する不揮発性強誘電体メモリ装置。 - 前記複数のセルアレイブロック各々は、
ライトモード時mビットのデータを記録するため、2m個の互いに異なるライト電圧をメモリセルに印加することを特徴とする請求項9記載のマルチビット制御機能を有する不揮発性強誘電体メモリ装置。 - 前記複数のセンスアンプ各々は
リードモード時mビットのデータをセンシングする場合、前記複数の平均化したデータの電源電圧と2m−1個の前記互いに異なる基準電圧レベルを比較及び増幅することを特徴とする請求項9記載のマルチビット制御機能を有する不揮発性強誘電体メモリ装置。 - 互いに異なる複数のデータレベルを有する前記マルチビットデータをインコーディングし、nビットデータをデータ入出力バスに出力するデータインコーダ;
前記データ入出力バスから印加されるnビットデータをディコーディングするデータディコーダ;及び
前記データディコーダでディコーディングされたデータの電圧レベルを複数の電圧レベルに変換し、前記共通データバス部に出力するディジタル/アナログ変換部をさらに備えることを特徴とする請求項9記載のマルチビット制御機能を有する不揮発性強誘電体メモリ装置。 - リード動作モード時、前記共通データバスを介して前記複数のセルアレイブロックでリードされたデータを格納し、ライト動作モード時入力データを格納するタイミングデータレジスタアレイ部;及び
前記タイミングデータレジスタアレイ部に格納されたリードデータをバッファリングして出力し、前記入力データを前記タイミングデータレジスタアレイ部に出力するタイミングデータバッファ部をさらに備えることを特徴とする請求項9記載のマルチビット制御機能を有する不揮発性強誘電体メモリ装置。
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