KR20030064136A

KR20030064136A - 불휘발성 강유전체 메모리 장치 및 그 구동방법

Info

Publication number: KR20030064136A
Application number: KR1020020004622A
Authority: KR
Inventors: 강희복; 계훈우; 이근일; 박제훈; 김정환
Original assignee: 주식회사 하이닉스반도체
Priority date: 2002-01-26
Filing date: 2002-01-26
Publication date: 2003-07-31
Also published as: US20030142532A1; KR100459228B1; US6845031B2

Abstract

본 발명은 리드 모드(read mode)와 라이트 모드(write)의 동작을 구분하여 동작시키고 라이트 모드 중에도 라이트하는 셀(cell)들과 리드 동작만 하는 셀 들을 따로 구별하여 동작하도록 한 불휘발성 강유전체 메모리 장치 및 그 구동방법에 관한 것으로서, 칩 선택 신호의 활성화에 의해 선택되는 영역과 칩 선택 신호의 비활성화에 의해 선택되지 않는 영역으로 나누어 구성되고 플레이트 라인과 워드라인의 제어를 받는 복수개의 단위 셀들을 포함하여 구성된 셀 어레이부와, 상기 셀 어레이부의 일측과 타측에 구성되어 셀 어레이부의 플레이트 라인과 워드라인에 구동신호를 인가하는 플레이트 라인 드라이버 및 워드 라인 드라이버를 포함하여 구성됨을 특징으로 한다.

Description

불휘발성 강유전체 메모리 장치 및 그 구동방법{Ferroelectric Random Access Memory Device and method for driving the same}

본 발명은 불휘발성 강유전체 메모리 장치에 관한 것으로, 특히 리드 모드(read mode)와 라이트 모드(write mode)의 동작을 구분하여 동작시키고 라이트 모드 중에도 라이트하는 셀(cell)들과 리드 동작만 하는 셀 들을 따로 구별하여 동작하도록 한 불휘발성 강유전체 메모리 장치 및 그 구동방법에 관한 것이다.

일반적으로 불휘발성 강유전체 메모리 즉, FRAM(Ferroelectric Random Access Memory)은 DRAM(Dynamic Random Access Memory) 정도의 데이터 처리 속도를 갖고, 전원의 오프(off)시에도 데이터가 보존되는 특성 때문에 차세대 기억 소자로 주목받고 있다.

FRAM은 DRAM과 거의 유사한 구조를 갖는 기억소자로서 커패시터의 재료로 강유전체를 사용하여 강유전체의 특성인 높은 잔류 분극을 이용한 것이다.

이와 같은 잔류 분극 특성으로 인하여 전계를 제거하더라도 데이터가 지워지지 않는다.

도 1은 일반적인 강유전체의 히스테리시스 루프를 나타낸 특성도이다.

도 1에서와 같이, 전계에 의해 유기된 분극이 전계를 제거하더라도 잔류 분극(또는 자활 분극)의 존재로 인하여 소멸되지 않고 일정량(d,a 상태)을 유지하고 있는 것을 알 수 있다.

불휘발성 강유전체 메모리 셀은 상기 d,a 상태를 각각 1,0으로 대응시켜 기억소자로 응용한 것이다.

도 2는 종래의 불휘발성 강유전체 메모리 단위 셀 구성도를 나타낸 것이다.

도 2에 도시한 바와 같이, 일방향으로 일정한 간격을 갖고 비트 라인(B/L)이 형성되고, 상기 비트 라인(B/L)과 교차하는 방향으로 일정한 간격을 갖고 워드 라인(W/L)이 형성되며, 상기 워드 라인(W/L)에 일정한 간격을 두고 워드 라인(W/L)과 동일한 방향으로 플레이트 라인(P/L)이 형성되고, 워드 라인(W/L)에 게이트가 연결되고 비트 라인(B/L)에 소오스가 연결되도록 트랜지스터(T1)가 형성되며, 두 단자 중 제 1 단자가 트랜지스터(T1)의 드레인에 연결되고 제 2 단자는 플레이트 라인(P/L)에 연결되도록 강유전체 커패시터(FC1)가 형성된다.

이와 같은 불휘발성 강유전체 메모리 소자의 데이터 입/출력 동작은 다음과 같다.

도 3a는 종래의 불휘발성 강유전체 메모리 소자의 쓰기 모드(Write mode)의 동작을 나타낸 타이밍도이고, 도 3b는 종래의 불휘발성 강유전체 메모리 소자의 읽기 모드(Read mode)의 동작을 나타낸 타이밍도이다.

먼저, 쓰기 모드의 경우 도 3a에서와 같이, 외부에서 인가되는 칩 인에이블 신호(CSBpad)가 하이(high)에서 로우(low)로 활성화되고, 동시에 쓰기 인에이블 신호(WEBpad)를 하이에서 로우로 인가하면 쓰기 모드가 시작된다.

이어, 쓰기 모드에서 어드레스 디코딩이 시작되면 해당 워드 라인(W/L)에 인가되는 펄스가 "로우"에서 "하이"로 천이되어 셀이 선택된다.

이와 같이, 워드 라인(W/L)이 "하이" 상태를 유지하고 있는 구간에서 해당 플레이트 라인(P/L)에는 차례로 일정구간의 "하이" 신호와 일정구간의 "로우" 신호가 인가된다.

그리고 선택된 셀에 로직값 "1" 또는 "0"을 쓰기 위하여 해당 비트 라인(B/L)에 쓰기 인에이블 신호(WEBpad)에 동기되는 "하이" 또는 "로우" 신호를 인가한다.

즉, 비트 라인(B/L)에 "하이"신호를 인가하고 워드 라인(W/L)에 인가되는 신호가 "하이" 상태인 구간에서 플레이트 라인(P/L)에 인가되는 신호가 "로우"이면 강유전체 커패시터(FC1)에는 로직값 "1"이 기록된다.

그리고 비트 라인(B/L)에 "로우" 신호를 인가하고 플레이트 라인(P/L)에 인가되는 신호가 "하이" 신호이면 강유전체 커패시터(FC1)에는 로직값 "0"이 기록된다.

이와 같은 쓰기 모드의 동작으로 셀에 저장된 데이터를 읽어내기 위한 동작은 다음과 같다.

도 3b에서와 같이, 외부에서 칩 인에이블 신호(CSBpad)를 "하이"에서 "로우"로 활성화시키면 해당 워드 라인(W/L)이 선택되기 이전에 모든 비트 라인(B/L)은 이퀄라이저 신호(EQ)에 의해 "로우"전압으로 등전위 된다.

그리고 각 비트 라인(B/L)을 비활성화시킨 다음, 어드레스를 디코딩하고 디코딩된 어드레스에 의해 해당 워드 라인(W/L)에는 "로우"신호가 "하이"신호로 천이되어 해당 셀을 선택한다.

이어, 선택된 셀의 플레이트 라인(P/L)에 "하이" 신호를 인가하여 강유전체 커패시터(FC1)에 저장된 로직값 "1"에 상응하는 데이터를 파괴시킨다.

만약, 강유전체 커패시터(FC1)에 로직값 "0"이 저장되어 있다면 그에 상응하는 데이터는 파괴되지 않는다.

이와 같이, 파괴된 데이터와 파괴되지 않은 데이터는 전술한 히스테리시스 루프의 원리에 의해 서로 다른 값을 출력하게 되어 센스앰프는 로직값 "1" 또는 "0"을 센싱하게 된다.

즉, 데이터가 파괴된 경우는 도 1의 히스테리시스 루프에서처럼 d에서 f로 변경되는 경우이고, 데이터가 파괴되지 않은 경우는 a에서 f로 변경되는 경우이다.

따라서, 일정시간이 경과한 후에 센스앰프가 인에이블되면 데이터가 파괴된 경우는 증폭되어 로직값 "1"을 출력하고, 데이터가 파괴되지 않는 경우는 로직값 "0"을 출력한다.

이와 같이, 센스앰프에서 데이터를 출력한 후에는 원래의 데이터로 복원하여야 하므로 해당 워드 라인(W/L)에 "하이" 신호를 인가한 상태에서 플레이트 라인(P/L)을 "하이"에서 "로우"로 비활성화시킨다.

그러나 상기와 같은 종래의 불휘발성 강유전체 메모리 장치에 있어서 다음과 같은 문제점이 있었다.

즉, 리드와 라이트 동작에서의 기본은 액티브 구간에서 셀을 억세스하고 프리차아지 구간에서 리드 동안에 파괴된 데이터를 저장(라이트)하거나 새로운 데이터를 라이트 하는 과정으로 되어 있다.

이러한 방법은 정상적인 동작에서는 문제가 없으나 전원이 불안정한 곳에서는 상당한 위험을 초래하게 된다.

즉, 긴 액티브(long active) 구간 사이에서 전원 공급이 없어지면 파괴된 데이터는 복구를 할 수 없게 된다. 결국 프리차아지 구간없이 액티브 상태로 전원이 없어지면 데이터를 복구하거나 쓸 수 없게 된다.

본 발명은 상기와 같은 종래의 문제점을 해결하기 위해 안출한 것으로 리드 모드(read mode)와 라이트 모드(write)의 동작을 구분하여 동작시키고 라이트 모드 중에도 라이트하는 셀(cell)들과 리드 동작만 하는 셀 들을 따로 구별하여 동작하도록 한 불휘발성 강유전체 메모리 장치 및 그 구동방법을 제공하는데 그 목적이 있다.

도 1은 일반적인 강유전체의 히스테리시스 루프를 나타낸 특성도

도 2는 종래의 불휘발성 강유전체 메모리 단위 셀 구성도

도 3a는 종래의 불휘발성 강유전체 메모리 소자의 쓰기 모드(Write mode)의 동작을 나타낸 타이밍도

도 3b는 종래의 불휘발성 강유전체 메모리 소자의 읽기 모드(Read mode)의 동작을 나타낸 타이밍도

도 4는 본 발명에 의한 불휘발성 강유전체 메모리 장치의 셀 어레이 블록을 나타낸 구성도

도 5a 및 도 5b는 본 발명에 의한 불휘발성 강유전체 메모리 장치의 워드 라인 드라이버를 나타낸 회로도

도 6은 본 발명에 의한 워드 라인 드라이버의 동작을 설명하기 위한 타이밍도

도 7은 계층적 비트라인 전압 센싱 셀 어레이의 구성을 나타낸 구성도

도 8은 라이트 모드 중에서도 /WE이 High로 천이하는 시간이 t5 구간이내에서 일어나는 경우 있어서의 라이트 타이밍도

도 9는 라이트 모드 중에서도 /WE가 High로 천이하는 시간이 t6 구간 이후에서 일어나는 경우 있어서의 라이트 타이밍도

도 10은 전압 센싱을 위한 리드 모드에서 일어나는 리드 타이밍도

도 11은 계층적 비트 라인 전류 센싱 셀 어레이 구성을 나타낸 구성도

도 12는 라이트 모드 중에서도 /WE가 High로 천이하는 시간이 t5 구간이내에서 일어나는 경우 있어서의 라이트 타이밍도

도 13은 라이트 모드 중에서도 /WE가 High로 천이하는 시간이 t6 구간 이후에서 일어나는 경우에 있어서의 라이트 타이밍도

도 14는 전류 센싱을 위한 리드 모드에서 일어나는 리드 타이밍도

도 15와 도 16은 계층적 B/L 전압 센싱 셀 어레이 구성에서 라이트 모드 동작 방법을 나타낸 타이밍도

도 17과 도 18은 계층적 B/L 전류 센싱 셀 어레이 구성에서 라이트 모드 동작 방법을 나타낸 타이밍도

도 19는 라이트/리드 사이클을 나타낸 타이밍도

도면의 주요 부분에 대한 부호의 설명

20 : 셀 어레이부 21 : 선택된 셀 영역

22 : 비선택된 셀 영역 23 : 플레이트 라인 드라이버

24 : 워드라인 드라이버

상기와 같은 목적을 달성하기 위한 본 발명에 의한 불휘발성 강유전체 메모리 장치는 칩 선택 신호의 활성화에 의해 선택되는 선택 셀 영역과 칩 선택 신호의 비활성화에 의해 비선택되는 비선택 셀 영역으로 나누어 구성되고 플레이트 라인과 워드라인의 제어를 받는 복수개의 단위 셀들을 포함하여 구성된 셀 어레이부와, 상기 셀 어레이부의 일측과 타측에 구성되어 셀 어레이부의 플레이트 라인과 워드라인에 구동신호를 인가하는 플레이트 라인 드라이버 및 워드 라인 드라이버를 포함하여 구성됨을 특징으로 한다.

또한, 상기와 같은 목적을 달성하기 위한 본 발명에 의한 불휘발성 강유전체 메모리 장치의 구동방법은 칩 선택 신호의 활성화에 의해 선택되는 선택 셀 영역과 칩 선택 신호의 비활성화에 의해 비선택되는 비선택 셀 영역으로 나누어 구성되고 플레이트 라인과 워드라인의 제어를 받는 복수개의 단위 셀들을 포함하여 구성된셀 어레이부와, 상기 셀 어레이부의 일측과 타측에 구성되어 셀 어레이부의 플레이트 라인과 워드라인에 구동신호를 인가하는 플레이트 라인 드라이버 및 워드 라인 드라이버를 포함하여 구성된 불휘발성 강유전체 메모리 장치의 구동방법에 있어서, 모든 단위 셀에 "하이" 데이터를 라이트할 때 칩 선택 신호에 의해 선택된 셀에만 외부 데이터를 라이트하고 비선택된 셀들은 리스토어 동작을 수행하는 것을 특징으로 한다.

이하, 첨부된 도면을 참고하여 본 발명에 의한 불휘발성 강유전체 메모리 장치 및 그 구동방법을 상세히 설명하면 다음과 같다.

본 발명은 계층적 비트라인(Hierarchy B/L) 셀 어레이 구조를 이용하여 리드 모드와 라이트 모드의 동작을 구분하여 동작시키고 라이트 모드 중에도 라이트하는 셀들과 리드 동작만 하는 셀들을 따로 구별하여 동작시키는 방법에 관한 것이다.

리드 모드와 라이트 모드 구간에서 리드 모드 상태에 있는 모든 셀들은 프리차아지 구간을 기다리는 것이 아니라 액티브 구간내에서 바로 리스토어(restore)를 하도록 한다.

이렇게 함으로서 일단 액티브 모드가 시작되면 100㎱이내에서 리드 모드의 셀들은 모두 리스토어 동작까지 완료되도록 하고 라이트 할 셀들만 /WE 신호가 "로우"에서 "하이"로 반전되기를 기다렸다가 반전되면 해당 셀들만 라이트 하는 방식이다.

따라서 액티브 구간에 전원이 없어지는 사고가 발생해도 리드 모드에 있던 셀들은 정상적으로 리스토어까지 완료되지만 라이트 할 셀들만 정상 라이트 동작을완성하지 못한 상태가 된다.

이런 셀들은 다시 정상 전압이 복구되었을 때 다시 라이트 동작을 수행하면 되기 때문에 문제가 되지 않는다. 문제가 되는 부분은 라이트하려 하지 않으려던 셀들에서 에러(error)가 일어나지 못하게 하는 것이 중요하다.

또한, 프리차아지 시간을 기다리지 않고 바로 리드함으로서 리드 억세스 시간(read access time)을 개선할 수 있다.

도 4는 본 발명에 의한 불휘발성 강유전체 메모리 장치의 셀 어레이 블록을 나타낸 구성도이다.

도 4에서와 같이, 복수개의 단위 셀들로 구성되는 셀 어레이부(20)는 칩 선택 신호의 활성화에 의해 선택되는 선택 셀 영역(21)과 칩 선택 신호의 비활성화에 의해 비선택되는 비선택 셀 영역(22)으로 나눈다.

여기서 상기 칩 선택 신호는 선택 셀 영역(21)과 비선택 셀 영역(22)의 하부에 구성된 칩 선택 스위치(30)의 제어를 받고, 상기 칩 선택 스위치(30)는 외부에서 제어신호를 받아 셀 영역을 선택하게 된다.

한편, 상기 셀 어레이부(20)의 단위 셀들은 플레이트 라인(PL)과 워드라인(WL)의 제어를 받는다.

또한, 상기 셀 어레이부(20)의 일측과 타측에 구성되어 셀 어레이부(20)의 플레이트 라인과 워드라인에 구동신호를 인가하는 플레이트 라인(PL) 드라이버(23) 및 워드 라인(WL) 드라이버(24)를 포함하여 이루어져 있다.

여기서 상기 워드 라인 드라이버(24)는 셀 어레이부(20)의 워드 라인에 구동신호를 인가하고, 상기 플레이트 라인 드라이버(25)는 셀 어레이부(20)의 플레이트 라인에 구동신호를 인가한다.

도 5a 및 도 5b는 본 발명에 의한 불휘발성 강유전체 메모리 장치의 워드 라인 드라이버를 나타낸 회로도이다.

도 5a에 도시한 바와 같이, 복수개의 X-어드레스 신호(X1, X2, X3)를 입력으로 받아 논리 연산하여 출력하는 NAND 게이트(31)와, 상기 NAND 게이트(31)의 출력신호와 외부의 제 1 워드 라인 제어신호(WL_CON1)를 입력으로 받아 논리 연산하여 출력하는 NOR 게이트(32)와, 상기 NAND 게이트(31)의 출력신호를 반전시키어 출력하는 인버터(33)와, 상기 NOR 게이트(32)의 출력신호가 소오스에 연결되고 게이트에 외부의 제 2 워드 라인 제어신호(WL_CON2)가 인가되며 드레인을 출력단(노드 1)으로 하는 제 1 NMOS 트랜지스터(NM1)와, 상기 제 1 NMOS 트랜지스터(NM1)의 드레인에 게이트가 연결되고 소오스가 제 3 워드라인 제어신호(Pre_WL)에 연결되며 드레인을 출력단으로 하는 제 2 NMOS 트랜지스터(NM2)와, 상기 제 2 NMOS 트랜지스터(NM2)의 드레인에 소오스가 연결되고 게이트에 상기 인버터(33)의 출력신호(노드 2)가 인가되며 드레인이 접지단(VSS)에 연결된 제 3 NMOS 트랜지스터(NM3)로 구성된다.

여기서 상기 제 2 NMOS 트랜지스터(NM2)의 드레인과 상기 제 3 NMOS 트랜지스터(NM3)의 소오스의 접점이 공통 출력단이 된다.

한편, 워드라인 드라이버는 도 5b에 도시한 바와 같이, 복수개의 X-어드레스 신호(X1, X2, X3)를 입력으로 받아 논리 연산하여 출력하는 제 1 NAND 게이트(31)와, 상기 제 1 NAND 게이트(31)의 출력신호를 반전시키어 출력하는 인버터(33)와, 상기 인버터(33)의 출력신호가 소오스에 연결되고 게이트에 외부의 제 2 워드 라인 제어신호(WL_CON2)가 인가되며 드레인을 출력단(노드 1)으로 하는 제 1 NMOS 트랜지스터(NM1)와, 상기 제 1 NMOS 트랜지스터(NM1)의 드레인에 게이트가 연결되고 소오스가 제 3 워드라인 제어신호(Pre_WL)에 연결되며 드레인을 출력단으로 하는 제 2 NMOS 트랜지스터(NM2)와, 상기 인버터(33)의 출력신호와 외부의 풀다운 제어(pull down control) 신호를 입력으로 받아 논리 연산하여 출력하는 제 2 NAND 게이트(34)와, 상기 제 2 NMOS 트랜지스터(NM2)의 드레인에 소오스가 연결되고 게이트에 상기 제 2 NAND 게이트(34)의 출력신호가 인가되며 드레인이 접지단(VSS)에 연결된 제 3 NMOS 트랜지스터(NM3)로 구성된다.

상기와 같이 구성된 본 발명에 의한 워드 라인 드라이버의 동작을 설명하면 다음과 같다.

즉, 도 6은 본 발명에 의한 워드 라인 드라이버의 동작을 설명하기 위한 타이밍도이다.

셀 동작의 한 사이클은 액티브 구간과 프리차아지 구간으로 나누어 설명할 수 있는데, 액티브 구간은 칩 활성화 신호(CSB)가 "로우" 레벨일 때이고, 프리차아지 구간은 CSB가 "하이" 레벨일 때이다.

전체 동작 타이밍을 t0 ~ t7구간으로 나누어 설명한다.

이때 t0 구간은 프리차아지 구간이고, t1 ~ t7 구간은 연속되는 액티브 구간이다.

먼저, t0 구간은 액티브 구간 이전의 프리차아지 구간으로서, 모든 신호라인에 "VSS" 전압을 인가한다.

이어, t1 구간은 액티브 구간이 시작되는 구간으로써, 제 2 워드라인 제어신호(WL_CON2)에 "VPP" 전압이 인가되면 노드 1(N1)의 전압을 "VSS"에서 "VCC" 전압으로 천이시킨다.

여기서 VPP는 2VCC의 값을 갖는다.

그리고 t2 구간에는 워드 라인(WL)과 플레이트 라인(PL)은 "VPP" 전압을 인가하고, SBSW1 인가라인은 "VCC/VPP" 전압을 인가하며, 제 2 워드라인 제어신호(WL_CON2)는 "VPP"에서 "VCC"로 천이시키고 제 3 워드라인 제어신호(Pre_WL)를 "VSS"에서 "VPP"로 천이시킴으로서 노드 1(N1)에서 "VPP+α"값을 출력하게 된다.

이어 t3 구간은 t2 구간의 신호들을 그대로 유지한다.

이후에 t4 구간에는 워드 라인(WL)은 "VPP"을 유지하고, 플레이트 라인(PL)은 "VPP"에서 "VSS"로 천이시키고, SBSW1도 "VCC/VPP"에서 "VSS"로 천이시키며, SBSW2는 "VSS"에서 "VPP"로 천이시킨다.

이때 SBSW2를 t4 구간에서 미리 "VPP"로 천이시키는 이유는 액티브 구간 중 t5 구간에 워드 라인(WL)과 SBSW2를 2VPP로 셀프 부스트(Self boost)시켜서 강유전체 커패시터에 로직 "1" 데이터를 라이트(write)하기 위해서이다.

한편, 제 1 워드라인 제어신호(WL_CON1)는 "VSS"에서 "VCC"로 천이시키고, 제 2 워드라인 제어신호(WL_CON2)는 ""VCC" 전압에서 "VPP" 전압으로 천이시킴으로 노드 1(N1)의 전압을 VSS로 하여 워드라인 플로트(OFF)상태가 되도록 한다.

다음에 t5 구간은 액티브 구간에 로직 "1" 데이터를 라이트(write)하기 위한 구간으로써, t4 구간에서 SBSW2가 "VPP"이고 노드 1(N1)이 플로트(Float)되어 있을 때, t5 구간에서 SBSW2와 워드 라인(WL)은 2VPP로 셀프 부스트된다.

이에 의해서 서브 비트라인(SBL)의 "VPP" 신호를 받은 선택된 셀의 강유전체 커패시터에는 VPP가 전달된다.

이후에 t6 구간은 프리차아지 동작이 시작되는 구간으로써, 로직 "0" 데이터를 리드한다.

이때 WL은 2VPP, PL은 VPP, SBSW1은 VCC, SBSW2는 "VSS"를 유지시킨다.

그리고 t7 구간은 t0 구간과 같이 액티브 동작을 하기 이전과 같은 상태를 유지한다.

도 6에서와 같이, X1, X2, X3의 X-어드레스 신호에 의해 NAND 게이트(31)에서 해당 워드 라인 드라이버를 활성화시킨다.

그러면 제 2 NMOS 트랜지스터(NM2)는 비활성화되고 노드 2는 로우 레벨(low level)로 변한다.

그리고 2-입력 NOR 게이트(32)의 입력이 되는 제 1 워드라인 제어신호(WL_CON1)에 의해 노드 1의 신호가 결정된다.

즉, 제 1 워드라인 제어신호(WL_CON1)가 "하이"이면 노드 1은 무조건 "로우"가 되어 제 2 NMOS 트랜지스터(NM2)가 비활성화되어 워드 라인(WL)이 플로트(Float) 상태가 된다.

따라서 제 1 워드라인 제어신호(WL_CON1)는 워드 라인(WL)을 플로트 상태로 만들고자 할 때만 "하이"를 만들게 된다.

상기 제 1 워드라인 제어신호(WL_CON1)가 "로우"이면 노드 1은 "하이"가 되고 제 2 워드라인 제어신호(WL_CON2)의 전압 크기에 의해 노드 1의 전압이 결정된다.

즉, 제 2 워드라인 제어신호(WL_CON2)가 VPP 레벨로 올라가면 노드 1은 NOR 게이트(32)의 출력 "하이" 값을 갖게 된다.

일단 노드 1(N1)이 t1 구간에서 VCC로 충분히 공급되면 제 2 워드라인 제어신호(WL_CON2) 다시 VCC 레벨로 하강하여 셀프 부스트(self boost)에 의해 노드 1(N1)의 전압 손실을 방지한다.

즉, 노드 1(N1)이 VCC 레벨이 되면 제 3 워드라인 제어신호(Pre_WL)를 "로우"에서 VPP 레벨로 상승시키게 되면 노드 1(N1)의 전압은 VCC에서 VPP+α이상의 전압으로 상승하게 되어 제 3 워드라인 제어신호(Pre_WL)의 VPP 전압이 전압 손실 없이 워드라인(WL)에 잘 전달되도록 해 준다.

그리고 t4, t5 구간에서 워드라인(WL)이 플로트 상태가 되도록 한다.

도 7은 계층적 비트라인 전압 센싱 셀 어레이의 구성을 나타낸 구성도이다.

도 7에 도시한 바와 같이, 일 방향으로 일정한 간격을 갖고 배열된 복수개의 메인 비트 라인(MBL)들이 있고, 각 서브 셀 어레이내의 단위 셀들과 연결되도록 메인 비트 라인(MBL)들과 동일 방향으로 배열된 서브 비트 라인(SBL)들이 있다.

그리고 상기 메인 비트 라인(MBL)들과 서브 비트 라인(SBL)들과 직교하도록 배열된 워드 라인/플레이트 라인 쌍들((WL<0>,PL<0>),...,(WL<63>,PL<63>))이 있다.

이때 도 7은 각 서브 셀 어레이가 64로우(Row)와 64칼럼(Column)으로 구성된 예를 나타낸 것으로, 각 서브 셀 어레이 블록은 복수개의 로우(Row)와 복수개의 칼럼(Column) 방향으로 복수개의 셀들이 구성되어 있다.

상기에서 각 로우(Row) 방향의 셀들은 한 개의 칼럼(Column) 마다 각각 배치되어 있고, 각 칼럼 방향의 셀들도 한 개의 로우(Row) 마다 각각 배치되어 있다.

그리고 워드 라인/플레이트 라인 쌍들((WL<0>, PL<0>),....., (WL<63>, PL<63>))과 동일한 방향으로 구성되는 서브 비트 라인 풀다운 신호(Sub Bit line Pull Down : SBPD) 인가라인과 제 1, 제 2 서브 비트 라인 스위치 신호(Sub Bit line Switch : SBSW1, SBSW2) 인가라인과 서브 비트 라인 풀업 신호(Sub Bit line Pull Up : SBPU) 인가라인이 있다.

그리고 상기 SBPD, SBSW1, SBSW2와 SBPU 인가라인의 제어를 받으며, 하나의 메인 비트 라인과 하나의 서브 비트 라인에 대응하여 구성되며, 선택된 셀이 메인 비트 라인과 연결될지 아니면 서브 비트 라인과 연결될지의 여부를 제어하고, 또한 선택된 셀의 강유전체에 전달되는 전압을 제어하는 스위칭 제어 블록들(63,64)을 포함하여 구성된다.

여기서, 상기 스위칭 제어 블록(63,64)은 각각 제 1, 제 2, 제 3 스위칭 트랜지스터(ST1,ST2,ST3)로 구성된다.

한편, 제 1 스위칭 트랜지스터(ST1)는 게이트가 SBSW1 인가 라인에 연결되고 한쪽 전극과 다른 쪽 전극이 각각 메인 비트 라인과 서브 비트 라인에 연결된다.

그리고 제 2 스위칭 트랜지스터(ST2)는 게이트가 SBSW2 인가 라인에 연결되고 한쪽 전극은 서브 비트 라인에 연결되고 다른 쪽 전극은 SBPU 인가 라인에 연결된다.

그리고 제 3 스위칭 트랜지스터(ST3)는 게이트가 SBPD 인가 라인에 연결되고 한쪽 전극은 서브 비트 라인에 연결되고 다른 쪽 전극은 접지전압(VSS)단에 연결된다.

복수개의 서브 비트 라인(SBL)들 중에 선택적으로 한 번 동작에 한 개의 서브 비트 라인(SBL)을 연결할 수 있도록 한다.

즉, 복수개의 서브 비트 라인들의 어느 하나를 선택하기 위한 SBSW1 신호들 중에 하나만 활성화시켜 어느 하나의 서브 비트 라인을 선택한다.

이에 의해서 비트 라인에 걸리는 로드(load)를 한 개의 서브 비트 라인 로드 수준으로 줄일 수 있게 한다.

도 8은 라이트 모드 중에서도 /WE이 High로 천이하는 시간이 t5 구간이내에서 일어나는 경우 있어서의 라이트 타이밍도이다.

셀 동작의 한 사이클은 액티브 구간과 프리차아지 구간으로 나누어 설명할 수 있는데, 액티브 구간은 CSB가 "로우"레벨일 때이고, 프리차아지 구간은 CSB가 "하이"레벨일 때이다.

일반적으로 프리차아지 구간동안 로직 "0"과 "1" 데이터를 라이트(write)하는데 본 발명에서는 로직 "0" 또는 "1" 데이터의 라이트를 액티브 구간에서 진행함으로서 프리차아지 타임(precharge time)을 줄이기 위한 것이다.

이하, 본 발명은 액티브 구간에서 로직 "1" 데이터를 라이트하고 프리차아지 구간에서 로직 "0" 데이터를 라이트하는 동작에 대하여 설명한다.

전체 동작 타이밍을 t0 ~ t7구간으로 나누어 설명한다.

첫 번째로 t0 구간은 액티브 구간 이전의 프리차아지 구간으로서, 서브 비트 라인(SBL)과 메인 비트 라인(MBL)을 0V로 만들어 주기 위해서 서브 비트 라인 풀다운(SBPD) 인가라인에 "VCC"을 인가한다.

그리고 이때 워드 라인(WL)과 플레이트 라인(PL)과 서브 비트 라인 제 1, 제 2 스위칭 신호(SBSW1, SBSW2) 인가라인과, 서브 비트 라인 풀 업 신호(SBPU) 인가라인과 센스앰프 인에이블 신호(SEN) 인가라인에는 "0V" 전압을 인가한다.

이후에 t1 구간은 액티브 구간이 시작되는 구간으로써, CSB 인가라인과 SBPD 인가라인에는 "0V" 전압을 인가한다.

그리고 t2 구간에는 워드 라인(WL)과 플레이트 라인(PL)에는 VPP 전압을 인가하고, SBSW1 인가라인에는 VCC/VPP 전압을 인가한다.

이때 VPP는 2VCC의 값을 갖는 것이고, SBSW1에 VCC/VPP 전압을 인가함에 의해서 SBL과 MBL이 서로 연결되어서 셀의 데이터가 SBL과 MBL을 통해서 센스앰프에전달된다.

그리고 t3 구간에는 워드 라인(WL)과 플레이트 라인(PL)은 "VPP"를 유지하고, SBSW1 인가라인은 센스앰프가 동작을 시작할 때까지 "VCC/VPP" 전압을 유지하여 SEN에 VCC 전압을 전달시켜 센스앰프가 동작을 시작하도록 한다.

이후에 t4 구간에는 워드 라인(WL)은 "VPP"을 유지하고, 플레이트 라인(PL)은 "VPP"에서 "0V"로 천이시키고, SBSW1도 "VCC/VPP"에서 "0V"로 천이시키며, SBSW2는 "0V"에서 "VPP"로 천이시킨다.

그리고 SBPD도 "VSS"에서 "VCC"로 천이시킨다.

여기서, SBSW2를 t4 구간에서 미리 "VPP"로 천이시키는 이유는 액티브 구간중 t5 구간에 워드 라인(WL)과 SBSW2를 2VPP로 셀프 부스트(Self boost)시켜서 강유전체 커패시터에 로직 "1" 데이터를 라이트(write)하기 위해서이다.

다음에 t5 구간은 액티브 구간에 로직 "1" 데이터를 라이트(write)하기 위한 구간으로써, t4 구간에서 SBSW2가 "VPP"이고 SBPU가 "0V"이고 SBL이 플로트(Float)되어 있을 때, t5 구간에서 SBPU를 "VPP"로 천이시키면 SBL은 "VPP"로 천이되고 SBSW2와 워드 라인(WL)은 2VPP로 셀프 부스트된다.

이에 의해서 SBL의 "VPP" 신호를 받은 선택된 셀의 강유전체 커패시터에는 VPP가 전달된다.

이후에 t6 구간은 프리차아지 동작이 시작되는 구간으로써, 로직 "0" 데이터를 라이트한다.

이때 WL은 2VPP, PL은 VPP, SBSW1은 VCC, SBSW2와 SBPD는 "VSS", SBPU는"VPP"를 유지시킨다.

상기와 같은 신호에 의해서 제 1 스위칭 트랜지스터(ST1)는 턴온되고, 센스앰프에 저장되어 있던 로직 "0"의 데이터(VPP)가 SBL를 통해서 셀의 강유전체 커패시터에 전달된다.

한편, 본 발명의 t5 구간에서 모든 셀에 데이터 "1"을 쓰며 t6 구간에 칼럼 선택 신호(C/S)에 의해 선택된 셀에만 외부 데이터가 라이트(write)되고, 비선택된 셀들은 t6 구간에서 리스토어(restore) 동작을 수행한다.

도 9는 라이트 모드 중에서도 /WE가 High로 천이하는 시간이 t6 구간 이후에서 일어나는 경우 있어서의 라이트 타이밍도이다.

t5 구간에서 모든 셀에 데이터 "1"을 쓰며 비선택된 셀들은 t6 구간에서 리스토어(restore) 동작을 수행한다.

그리고 t7 구간에 C/S에 의해 선택된 셀에만 외부 데이터가 라이트 된다.

한편, 도 9에서 상부의 SBL과 MBL은 칩 선택 신호(C/S)에 의해 선택되지 않은 셀들의 동작을 나타내고, 하부의 SBL과 MBL은 칩 선택 신호(C/S)에 의해 선택된 셀들의 동작을 나타내고 있다.

도 10은 전압 센싱을 위한 리드 모드에서 일어나는 리드 타이밍도이다.

t5 구간에서 모든 셀에 데이터 "1"을 쓰며 셀의 선택에 상관없이 셀들은 t6 구간에서 리스토어(restore) 동작을 수행한다.

도 11은 계층적 비트 라인 전류 센싱 셀 어레이 구성을 나타낸 구성도이다.

즉, 복수개의 서브 셀 어레이 블록으로 구성된 셀 어레이 블록의 상세한 회로로 나타낸 것이다.

도 11에 도시한 바와 같이, 일방향으로 배열된 복수개의 워드 라인(WL)과 플레이트 라인(PL)이 하나씩 쌍을 이루어 배열되며, 각 셀들이 워드 라인과 플레이트 라인쌍들과 서브 비트 라인(SBL)에 하나씩 형성되었으며, 각 스위칭 블록의 제2스위칭 트랜지스터(ST2)의 게이트가 하나의 제 2 서브 비트 라인 스위칭 신호(SBSW2) 인가라인의 제어를 받아 동작하도록 배열된다.

또한, 상기 워드 라인(WL) 및 플레이트 라인(PL)과 수직한 방향으로 배열된 복수개의 메인 비트 라인(MBL)들이 있고, 각 서브 셀 어레이내의 단위 셀들과 연결되도록 메인 비트 라인(MBL)들과 동일한 방향으로 배열된 서브 비트 라인(SBL)들이 있다.

그리고 상기 워드 라인(WL)과 플레이트 라인(PL)과 동일한 방향으로 배열된 서브 비트 라인 풀다운 신호(Sub Bit Line Pull Down : SBPD) 인가라인과, 제 1, 제 2 서브 비트 라인 스위치 신호(Sub Bit Line Switch : SBSW1, SBSW2) 인가라인과, 서브 비트 라인 풀업 신호(Sub Bit Line Pull Up : SBPU) 인가라인이 있다.

그리고 상기 SBPD, SBSW1, SBSW2, SBPU 인가라인의 제어를 받고 하나의 메인 비트 라인(MBL)과 하나의 서브 비트 라인(SBL)에 대응하여 구성되며, 선택된 셀이 메인 비트 라인(MBL)과 연결될지 아니면 서브 비트 라인(SBL)에 연결될지의 여부를 제어하고, 선택된 셀의 강유전체 커패시터에 전달되는 전압을 제어하는 스위칭 제어 블록(71,72)들을 포함하여 구성된다.

여기서 상기 스위칭 제어 블록(71,72)은 각각 제 1, 제 2, 제 3 스위칭 트랜지스터(ST1, ST2, ST3)로 구성된다.

이때 상기 제 1 스위칭 트랜지스터(ST1)는 게이트가 SBSW1 인가라인에 연결되고 한쪽 전극과 다른 쪽 전극이 각각 메인 비트 라인(MBL)과 서브 비트 라인(SBL)에 연결된다.

그리고 제 2 스위칭 트랜지스터(ST2)는 게이트가 SBSW2 인가라인에 연결되고 한쪽 전극은 서브 비트 라인(SBL)에 연결되고 다른 쪽 전극은 SBPU 인가라인에 연결된다.

그리고 제 3 스위칭 트랜지스터(ST3)는 게이트가 SBPD에 연결되고 한쪽 전극은 서브 비트 라인(SBL)에 연결되고 다른 쪽 전극은 접지전압(VSS)단에 연결된다.

그리고 게이트단은 서브 비트 라인(SBL)에 연결되고 드레인단과 소오스단은 각각 메인 비트 라인(MBL)과 접지(VSS)라인 사이에 연결되는 NMOS 트랜지스터로 구성되는 제 4 스위칭 트랜지스터(ST4)가 있다.

이때 상기 제 4 스위칭 트랜지스터(ST4)는 각 서브 비트 라인(SBL)당 하나씩 구성된다.

상기에서 각 서브 셀 어레이부의 서브 비트 라인에는 셀에 저장된 데이터에 상응하는 전압이 전달되고, 이 전압은 서브 비트 라인을 통해서 제 4 스위칭 트랜지스터(ST4)의 게이트에 인가된다.

상기에서와 같이 셀에 저장된 데이터에 상응하는 전압 크기에 따라서 제 4스위칭 트랜지스터(ST4)에 흐르는 전류 값이 달라지고, 이에 따라서 제 4 스위칭 트랜지스터(ST4)의 드레인단에 연결된 메인 비트 라인(MBL)의 전압을 레퍼런스 값과 비교하여 셀의 데이터를 센싱 할 수 있다.

그리고 복수개의 서브 비트 라인(SBL)들 중에 선택적으로 한 번 동작에 한 개의 서브 비트 라인(SBL)을 연결할 수 있도록 한다.

즉, 복수개의 서브 비트 라인(SBL)들의 어느 하나를 선택하기 위한 SBSW1신호들 중에 하나만 활성화시켜 어느 하나의 서브 비트 라인(SBL)을 선택한다.

이에 의해서 비트 라인에 걸리는 로드(load)를 한 개의 서브 비트 라인 로드 수준으로 줄일 수 있게 된다.

또한, 상기 서브 비트 라인(SBL)은 SBPD 인가라인의 신호에 의해 SBPD 신호가 활성화되면 SBL 신호를 접지전압 레벨이 되도록 조정한다.

상기 SBPU는 SBL에 공급할 전원을 조정하는 신호이다.

저전압에서 하이(high) 전압 발생시 VCC 전압보다 높은 전압을 생성하여 공급한다.

또한, SBSW1, SBSW2 신호는 SBPU와 SBL 사이의 신호 흐름을 조정하는 스위칭 역할을 한다.

그리고 각각의 SBL에는 복수개의 셀들이 연결되어 있다.

또한, 데이터의 라이트(write)시 전류 누출을 방지하도록 NMOS 트랜지스터 구성된 제 5 스위칭 트랜지스터(ST5)가 구비되어 있다.

이때 제 5 스위칭 트랜지스터(ST5)는 게이트단이 메인 비트 라인 스위칭 신호(MBSW1)에 연결되고, 드레인단에 제 4 스위칭 트랜지스터(ST4)의 각 소오스단에 공통으로 연결되어 있고, 소오스단에 접지 전압(VSS)단에 연결되어 있는 것으로 서브 비트 라인(SBL)당 하나씩 구비되어 있다.

도 12는 라이트 모드 중에서도 /WE가 High로 천이하는 시간이 t5 구간이내에서 일어나는 경우 있어서의 라이트 타이밍도이다.

전체 동작 타이밍을 t0 ~ t7구간으로 나누어 설명한다.

t0 구간은 프리차아지 구간이고, t1 ~ t7 구간은 연속되는 액티브 구간이다.

도 12에서와 같이, t0 구간은 액티브 구간 이전의 프리차아지 구간으로서, 서브 비트 라인(SBL)을 0V로 만들어 주기 위해서 서브 비트 라인 풀-다운(SBPD) 인가라인에 "VCC"를 인가한다.

그리고 이때 워드 라인(WL)과 플레이트 라인(PL)과 서브 비트 라인 제 1, 제 2 스위치 신호(SBSW1, SBSW2) 인가라인과, 서브 비트 라인 풀-업 신호(SBPU) 인가라인과 센스앰프 인에이블 신호(SEN) 인가라인에는 "0V" 전압을 인가한다.

그리고 SBPD와 메인 비트 라인 로드 제어신호(MBSW1) 인가라인에는 "하이" 레벨의 전압을 인가한다.

이후에 t1 구간은 액티브 구간이 시작되는 구간으로서, SBPD 인가라인과 CSB 인가라인은 "하이"레벨에서 "로우" 레벨로 천이시키고, 나머지 신호 인가라인은 t0구간의 신호를 유지한다.

그리고 t2 구간에서는 워드 라인(WL)과 플레이트 라인(PL)에 VPP 전압을 인가하고, 나머지 인가라인은 t1 구간의 신호를 유지한다.

이에 따라서 서브 비트 라인(SBL)은 "하이"레벨이 되고, 이에 의해서 제 4 스위칭 트랜지스터(ST4)가 턴온되어 메인 비트 라인(MBL)은 서브 비트 라인(SBL)에 대응하는 "로우"레벨로 떨어진다.

다음에 t3 구간에서는 WL과 PL은 VPP 전압을 유지하고, 센스앰프는 SEN에 VCC 전압을 인가하여 인에이블시키고, 다른 신호 인가라인은 t2 구간의 신호를 유지한다.

상기에서 t2, t3 구간은 제 4 스위칭 트랜지스터(ST4)가 턴온되는 구간으로서 센싱 동작이 진행되는 구간이다.

그리고 t4 구간은 워드 라인(WL)은 VPP 전압을 유지하고, 플레이트 라인(PL)은 VPP 전압에서 "0V"로 천이시키고, 서브 비트 라인 제 2 스위치 신호(SBSW2) 인가라인은 "0V"에서 "VPP 전압"으로 천이시키며, 서브 비트 라인 풀-업(SBPU) 인가라인에는 "0V"를 인가하여 서브 비트 라인(SBL)이 "로우" 레벨(0V)을 나타내도록 한다.

이때 SBSW2를 t4 구간에 미리 'VPP"로 천이시키는 이유는 액티브 구간 중 t5 구간에 워드 라인(WL)과 SBSW2를 2VPP로 셀프 부스트(self boost)시켜서 모든 단위 셀의 강유전체 커패시터에 로직 "1"의 데이터를 라이트(write)하기 위해서이다.

다음에 t5 구간은 모든 셀에 로직 "1" 데이터를 라이트(write)하기 위한 구간이다.

t4 구간에 SBSW2가 "VPP"이고 SBPU가 "0V"이고 SBL이 플로트(Float)되어 있을 때, SBPU를 "VPP"로 천이시키면 SBL은 "VPP"로 천이되고 SBSW2와 WL은 "2VPP"로 셀프 부스트된다.

이때 메인 비트 라인 스위칭 신호(MBSW1)는 "하이"레벨에서 "로우"레벨로 천이된다.

이에 의해서 SBL의 "VPP" 신호를 받은 선택된 셀의 강유전체 커패시터에는 "VPP"가 전달된다.

이후에 t6 구간은 멀티플-비트의 데이터를 라이트하는 구간이다.

이하에서는 셀에 2비트의 데이터를 저장(라이트)할 경우를 예로 설명한다.

이때 워드 라인(WL)은 t5 구간의 "2VPP"를 유지하고, 플레이트 라인(PL)은 "VPP", SBSW1은 "VCC", SBSW2는 "0V"로 천이시키고, SBPU는 "VPP", SEN은 "VCC"을 유지한다.

상기에서와 같이 SBSW1은 전구간 동안 "0V"를 유지하고 있다가 "멀티플-레벨" 데이터를 라이트하는 t6구간에만 "VPP"로 천이되어 제 1 스위칭 트랜지스터(ST1)를 턴온시킨다.

상기에서와 같이 플레이트 라인(PL)에는 "VPP"가 인가되고 제 1 스위칭 트랜지스터(ST1)가 턴온되어 있는 동안, 메인 비트 라인(MBL)과 서브 비트 라인(SBL)으로 멀티플-레벨 전압 즉, "11", "10", "01", "00"과 같은 2비트의 데이터를 라이트할 수 있다.

상기에서와 같이 t5 구간에서 모든 셀에 데이터 "1"을 쓰며 t6 구간에 C/S에 의해 선택된 셀에만 외부 데이터가 라이트되고, 비 선택된 셀들은 t6 구간에서 리스토어(restore) 동작을 수행한다.

즉, SBSW1이 t6의 로직 "O"을 라이트하는 구간만 활성화되어 셀에 로직 "0"을 라이트 할 때만 사용된다.

다음에 t7 구간은 t0 구간과 같은 상태를 나타낸다.

도 13은 라이트 모드 중에서도 /WE가 High로 천이하는 시간이 t6 구간 이후에서 일어나는 경우에 있어서의 라이트 타이밍도이다.

t5 구간에서 모든 셀에 데이터 "1"을 쓰면 비 선택된 셀들은 t6 구간에서 리스토어 동작을 수행한다.

t7 구간에 C/S에 의해 선택된 셀에만 외부 데이터가 라이트된다.

특징은 SBSW1이 t6,t7 동안 로직 "0"을 라이트 하는 구간만 활성화되어 셀에 로직 "0"을 라이트 할 때만 사용된다.

한편, 도 13에서 상부의 SBL과 MBL은 칩 선택 신호(C/S)에 의해 선택되지 않은 셀들의 동작을 나타내고, 하부의 SBL과 MBL은 칩 선택 신호(C/S)에 의해 선택된 셀들의 동작을 나타내고 있다.

도 14는 전류 센싱을 위한 리드 모드에서 일어나는 리드 타이밍도이다.

t5 구간에서 모든 셀에 데이터 "1"을 쓰면 셀의 선택에 상관없이 셀들은 t6 구간에서 리스토어 동작을 수행한다.

특징은 SBSW1이 t6의 로직 "0"을 라이트하는 구간만 활성화되어 셀에 로직"0"을 라이트 할 때만 사용된다.

도 15와 도 16은 계층적 B/L 전압 센싱 셀 어레이 구성에서 라이트 모드 동작 방법을 나타낸 타이밍도이다.

도 15는 원 라이트 사이클내에서 어드레스가 먼저 바뀌고 /WE 신호가 High에서 Low로 활성화되는 경우이다.

라이트 동작 시작은 ATD(Address Change Detection) 펄스 신호를 이용하여 시작된다.

라이트 동작이 완료될 때까지 WTD(Write Transition Detection) 신호는 발생하지 못하도록 한다.

즉, /WE 신호가 High에서 Low로 바뀌면 WTD가 발생하는데 이미 라이트 사이클이 시작되어 아직 완료되지 않았으면 WTD는 발생하지 않고 라이트 사이클이 완료된 후의 /WE의 High에서 Low로의 변화에는 WTD를 발생시킨다.

한편, 도 15에서 상부의 SBL과 MBL은 칩 선택 신호(C/S)에 의해 선택되지 않은 셀들의 동작을 나타내고, 하부의 SBL과 MBL은 칩 선택 신호(C/S)에 의해 선택된 셀들의 동작을 나타내고 있다.

도 16은 어드레스는 변화하지 않았는데 /WE 신호만 High에서 Low로 변화하는 경우이다.

즉, 같은 어드레스에서 리드 혹은 라이트 동작을 수행할 때 어드레스 변화없이 /WE 신호만으로 변화하는 경우이다.

이때 WTD가 발생하고 이 WTD를 이용하여 정상 라이트 동작을 수행하도록 한다.

한편, 도 16에서 상부의 SBL과 MBL은 칩 선택 신호(C/S)에 의해 선택되지 않은 셀들의 동작을 나타내고, 하부의 SBL과 MBL은 칩 선택 신호(C/S)에 의해 선택된 셀들의 동작을 나타내고 있다.

도 17과 도 18은 계층적 B/L 전류 센싱 셀 어레이 구성에서 라이트 모드 동작 방법을 나타낸 타이밍도이다.

도 17은 원 라이트 사이클(one write cycle)내에서 어드레스가 먼저 바뀌고 /WE 신호가 High에서 Low로 활성화되는 경우이다.

라이트 동작 시작은 ATD 펄스 신호를 이용하여 시작된다.

라이트 동작이 완료될 때까지 WTD 신호는 발생하지 못하도록 한다.

도 18은 어드레스는 변화하지 않았는데 /WE 신호만 High에서 Low로 변화하는 경우이다.

즉, 같은 어드레스에서 리드 후 라이트 동작을 수행할 때 어드레스 변화없이 /WE 신호만으로 변화하는 경우이다.

한편, 도 18에서 상부의 SBL과 MBL은 칩 선택 신호(C/S)에 의해 선택되지 않은 셀들의 동작을 나타내고, 하부의 SBL과 MBL은 칩 선택 신호(C/S)에 의해 선택된 셀들의 동작을 나타내고 있다.

도 19는 라이트/리드 사이클을 나타낸 타이밍도이다.

도 19에서와 같이, 원 라이트 사이클(one write cycle)내에서 어드레스가 먼저 바뀌고 /WE 신호가 High에서 Low로 비활성화되는 경우이다.

라이트 동작 시작은 ATD 펄스 신호를 이용하여 시작된다.

그리고 t7 구간을 지나서 /WE가 Low에서 High로 활성화되고, 이때 어드레스는 변화하지 않는다.

즉, 같은 어드레스에서 라이트 후 리드 동작을 수행할 때 어드레스 변화없이 /WE 신호만으로 변화하는 경우이다.

한편, 도 19에서 상부의 SBL과 MBL은 칩 선택 신호(C/S)에 의해 선택되지 않은 셀들의 동작을 나타내고, 하부의 SBL과 MBL은 칩 선택 신호(C/S)에 의해 선택된 셀들의 동작을 나타내고 있다.

이상에서 설명한 바와 같이 본 발명에 의한 불휘발성 강유전체 메모리 장치 및 그 구동방법은 다음과 같은 효과가 있다.

첫째, 리드 모드와 라이트 모드의 동작을 구분하여 동작시키고 라이트 모드 중에도 라이트하는 셀들과 리드 동작만 하는 셀들을 따로 구별하여 동작시킴으로서 액티브 구간에 전원이 없어지는 사고가 발생해도 리드 모드에 있던 셀들은 정상적으로 리스토어까지 완료할 수 있다.

둘째, 리드 모드와 라이트 모드 구간에서 리드 모드 상태에 있는 모든 셀들은 프리차아지 구간을 기다리지 않고 액티브 구간내에서 바로 리스토어를 하도록 함으로서 리드 억세스 시간(read access time)을 개선할 수 있다.

Claims

칩 선택 신호의 활성화에 의해 선택되는 선택 셀 영역과 칩 선택 신호의 비활성화에 의해 비선택되는 비선택 셀 영역으로 나누어 구성되고 플레이트 라인과 워드라인의 제어를 받는 복수개의 단위 셀들을 포함하여 구성된 셀 어레이부와,

상기 셀 어레이부의 일측과 타측에 구성되어 셀 어레이부의 플레이트 라인과 워드라인에 구동신호를 인가하는 플레이트 라인 드라이버 및 워드 라인 드라이버를 포함하여 구성됨을 특징으로 하는 불휘발성 강유전체 메모리 장치.
제 1 항에 있어서, 상기 워드 라인 드라이버는

복수개의 X-어드레스 신호를 입력으로 받아 논리 연산하여 출력하는 NAND 게이트와, 상기 NAND 게이트의 출력신호와 외부의 제 1 워드 라인 제어신호를 입력으로 받아 논리 연산하여 출력하는 NOR 게이트와,

상기 NOR 게이트의 출력신호가 소오스에 연결되고 게이트에 외부의 제 2 워드 라인 제어신호가 인가되며 드레인을 출력단으로 하는 제 1 NMOS 트랜지스터와,

상기 제 1 NMOS 트랜지스터의 드레인에 게이트가 연결되고 소오스가 제 3 워드라인 제어신호에 연결되며 드레인을 출력단으로 하는 제 2 NMOS 트랜지스터와,

상기 제 2 NMOS 트랜지스터의 드레인에 소오스가 연결되고 게이트에 상기 NAND 게이트의 출력신호가 인가되며 드레인이 접지단에 연결된 제 3 NMOS 트랜지스터로 구성되는 것을 특징으로 하는 불휘발성 강유전체 메모리 장치.
제 1 항에 있어서, 상기 워드 라인 드라이버는

복수개의 X-어드레스 신호를 입력으로 받아 논리 연산하여 출력하는 제 1 NAND 게이트와,

상기 제 1 NAND 게이트의 출력신호를 반전시키어 출력하는 인버터와,

상기 인버터의 출력신호가 소오스에 연결되고 게이트에 외부의 제 1 워드 라인 제어신호가 인가되며 드레인을 출력단으로 하는 제 1 NMOS 트랜지스터와,

상기 제 1 NMOS 트랜지스터의 드레인에 게이트가 연결되고 소오스가 제 2 워드라인 제어신호에 연결되며 드레인을 출력단으로 하는 제 2 NMOS 트랜지스터와,

상기 인버터의 출력신호와 외부의 풀다운 제어 신호를 입력으로 받아 논리 연산하여 출력하는 제 2 NAND 게이트와,

상기 제 2 NMOS 트랜지스터의 드레인에 소오스가 연결되고 게이트에 상기 제 2 NAND 게이트의 출력신호가 인가되며 드레인이 접지단에 연결된 제 3 NMOS 트랜지스터로 구성되는 것을 특징으로 하는 불휘발성 강유전체 메모리 장치.
칩 선택 신호의 활성화에 의해 선택되는 선택 셀 영역과 칩 선택 신호의 비활성화에 의해 비선택되는 비선택 셀 영역으로 나누어 구성되고 플레이트 라인과 워드라인의 제어를 받는 복수개의 단위 셀들을 포함하여 구성된 셀 어레이부와, 상기 셀 어레이부의 일측과 타측에 구성되어 셀 어레이부의 플레이트 라인과 워드라인에 구동신호를 인가하는 플레이트 라인 드라이버 및 워드 라인 드라이버를 포함하여 구성된 불휘발성 강유전체 메모리 장치의 구동방법에 있어서,

모든 단위 셀에 "하이" 데이터를 라이트할 때 칩 선택 신호에 의해 선택된 셀에만 외부 데이터를 라이트하고 비선택된 셀들은 리스토어 동작을 수행하는 것을 특징으로 하는 불휘발성 강유전체 메모리 장치의 구동방법.
칩 선택 신호의 활성화에 의해 선택되는 선택 셀 영역과 칩 선택 신호의 비활성화에 의해 비선택되는 비선택 셀 영역으로 나누어 구성되고 플레이트 라인과 워드라인의 제어를 받는 복수개의 단위 셀들을 포함하여 구성된 셀 어레이부와, 상기 셀 어레이부의 일측과 타측에 구성되어 셀 어레이부의 플레이트 라인과 워드라인에 구동신호를 인가하는 플레이트 라인 드라이버 및 워드 라인 드라이버를 포함하여 구성된 불휘발성 강유전체 메모리 장치의 구동방법에 있어서,

모든 셀들에 하이 데이터를 동일 타이밍에 쓰고 나머지 로우 데이터를 쓸 때,

라이트하지 않는 셀들에게는 하이 데이터를 라이트한 후에 바로 로우 데이터를 라이트하고 나머지 라이트 할 타겟 셀들에게는 라이트 인에이블 신호가 로우에서 하이로 천이되는 신호를 받아서 해당 셀에 로우를 라이트하는 것을 특징으로 하는 불휘발성 강유전체 메모리 장치의 구동방법.
복수개의 X-어드레스 신호를 입력으로 받아 논리 연산하여 출력하는 NAND 게이트와, 상기 NAND 게이트의 출력신호와 외부의 제 1 워드 라인 제어신호를 입력으로 받아 논리 연산하여 출력하는 NOR 게이트와, 상기 NOR 게이트의 출력신호가 소오스에 연결되고 게이트에 외부의 제 2 워드 라인 제어신호가 인가되며 드레인을 출력단으로 하는 제 1 NMOS 트랜지스터와, 상기 제 1 NMOS 트랜지스터의 드레인에 게이트가 연결되고 소오스가 제 3 워드라인 제어신호에 연결되며 드레인을 출력단으로 하는 제 2 NMOS 트랜지스터와, 상기 제 2 NMOS 트랜지스터의 드레인에 소오스가 연결되고 게이트에 상기 NAND 게이트의 출력신호가 인가되며 드레인이 접지단에 연결된 제 3 NMOS 트랜지스터로 구성된 워드라인 드라이버를 구비한 불휘발성 강유전체 메모리 장치의 구동방법에 있어서,

상기 제 1 워드라인 제어신호는 워드라인을 플로트 상태로 만들 때에만 하이를 출력하는 것을 특징으로 하는 불휘발성 강유전체 메모리 장치의 구동방법.
제 6 항에 있어서, 상기 제 1 워드라인 제어신호가 "하이"이면 제 1 NMOS 트랜지스터의 출력은 무조건 "로우"가 되어 제 2 NMOS 트랜지스터를 비활성화시키어 워드 라인을 플로트 상태로 만드는 것을 특징으로 하는 불휘발성 강유전체 메모리 장치의 구동방법.
제 6 항에 있어서, 상기 제 1 워드라인 제어신호가 "로우"이면 제 1 NMOS 트랜지스터의 출력은 "하이"가 되고 상기 제 2 워드라인 제어신호의 전압 크기에 의해 제 1 NMOS 트랜지스터의 출력전압을 결정하는 것을 특징으로 하는 불휘발성 강유전체 메모리 장치의 구동방법.
제 6 항에 있어서, 상기 제 2 워드라인 제어신호가 VPP 레벨로 올라가면 제 1 NMOS 트랜지스터의 출력은 상기 NOR 게이트의 출력 "하이" 값을 갖는 것을 특징으로 하는 불휘발성 강유전체 메모리 장치의 구동방법.
제 6 항에 있어서, 상기 제 1 NMOS 트랜지스터의 출력이 소정 구간에서 VCC 레벨로 공급되면 상기 제 2 워드라인 제어신호를 다시 VCC 레벨로 하강하여 셀프 부스트에 의해 제 1 NMOS 트랜지스터의 출력 전압의 손실을 방지하는 것을 특징으로 하는 불휘발성 강유전체 메모리 장치의 구동방법.
제 6 항에 있어서, 상기 제 1 NMOS 트랜지스터의 출력이 VCC 레벨이 되면 제 3 워드라인 제어신호를 "로우"에서 VPP 레벨로 상승시키어 제 1 NMOS 트랜지스터의 출력전압을 VCC에서 VPP+α이상의 전압으로 상승시키는 것을 특징으로 하는 불휘발성 강유전체 메모리 장치의 구동방법.
플레이트 라인과 워드라인의 제어를 받는 복수개의 단위 셀들을 포함하여 구성된 복수개의 서브 셀 어레이부들을 구비한 복수개의 셀 어레이부들, 상기 서브 셀 어레이부에 칼럼 단위로 일방향으로 배열된 복수개의 메인 비트라인들, 상기 단위 셀의 일단자에 연결되며 상기 메인 비트라인과 동일방향으로 구성된 복수개의 서브 비트 라인들, 게이트는 상기 서브 비트라인에 접속되고 드레인은 상기 메인비트라인에 접속되도록 상기 서브 비트라인당 한 개씩 구비된 스위칭 트랜지스터, 상기 스위칭 트랜지스터를 통한 전류센싱에 의해서 상기 셀에 저장된 데이터에 상응하는 전압이 상기 메인 비트라인으로 전달되고, 상기 메인 비트라인으로 전달된 전압을 받아 센싱하도록 복수개의 셀 어레이부들에 공유된 복수개의 센스앰프들로 구성된 센스 앰프부를 구비한 불휘발성 강유전체 메모리 장치에 있어서,

리드 모드와 라이트 모드의 동작을 구분하여 동작시키고 라이트 모드 중에서 라이트 하는 셀들과 리드 동작만 하는 셀들을 따로 구별하여 동작시키는 것을 특징으로 하는 불휘발성 강유전체 메모리 장치의 구동방법.
제 12 항에 있어서, 상기 리드 모드와 라이트 모드 구간에서 리드 모드 상태에 있는 모든 셀들은 프리차아지 구간을 기다리지 않고 액티브 구간내에서 바로 리스토어하는 것을 특징으로 하는 불휘발성 강유전체 메모리 장치의 구동방법.
계층적 비트라인 전류/전압 센싱 셀 어레이 구성에서 라이트 모드 동작방법을 위한 불휘발성 강유전체 메모리 장치의 구동방법에 있어서,

원 사이클내에서 어드레스가 먼저 바뀌고 라이트 인에이블 신호가 하이에서 로우로 활성화될 때 ATD 펄스 신호를 이용하여 라이트 동작을 시작하는 것을 특징으로 하는 불휘발성 강유전체 메모리 장치의 구동방법.
제 14 항에 있어서, 상기 라이트 동작이 완료될 때까지 WTD 펄스 신호가 발생하지 않도록 제어하는 것을 특징으로 하는 불휘발성 강유전체 메모리 장치의 구동방법.
계층적 비트라인 전류/전압 센싱 셀 어레이 구성에서 라이트 모드 동작방법을 위한 불휘발성 강유전체 메모리 장치의 구동방법에 있어서,

원 사이클내에서 어드레스가 변화하지 않는 상태에서 라이트 인에이블 신호만 하이에서 로우로 활성화될 때 WTD 펄스 신호를 발생시키어 상기 WTD 펄스 신호를 이용하여 라이트 동작을 시작하는 것을 특징으로 하는 불휘발성 강유전체 메모리 장치의 구동방법.