JP2011044218A - 半導体記憶装置 - Google Patents

Abstract

【課題】データ読出し動作において、不要なリストア動作を省略し、破壊されたデータのリストア時間を従来よりも長くすることができる半導体記憶装置を提供する。
【解決手段】半導体記憶装置は、プレート駆動信号ＰＤＳと、データ書込みを示すライト信号ＷＲＩＴＥと、センスアンプから外部へのデータ読出しまたは外部からセンスアンプへのデータ書込みの実行可能期間の終了を示す動作終了信号ＰＲＥＣＨとを受け取り、ライト信号および動作終了信号に基づいてプレート駆動信号を有効または無効にするプレート制御回路ＰＣＣとを備え、プレート制御回路は、実行可能期間にプレート駆動信号を有効にし、プレート制御回路は、実行可能期間内に１度もライト信号が活性化されなかったときには実行可能期間終了時にプレート駆動信号を無効にし、実行可能期間内に少なくとも１度ライト信号が活性化されたときにはプレート駆動信号を有効にしたままにする。
【選択図】図２

Description

本発明は、半導体記憶装置に関する。

強誘電体メモリは、データ読出し時にデータが破壊される破壊読出し型メモリである。従って、データ読出し後には、データを書き戻すリストア動作が必要である。センスアンプがデータを検出する際には、強誘電体キャパシタの電極間に一方向の電界が印加される。従って、データ読出し時には、データ“０”およびデータ“１”の両方が破壊されるわけではなく、その一方のみが破壊される。

しかし、従来の強誘電体メモリでは、データ読出し動作において、データ“０”およびデータ“１”の両方について同等にリストア期間が設けられていた。データ読出し動作では、破壊された一方のデータをリストアすれば足りるが、データ書込み時には、データ“０”およびデータ“１”の両方を同等に書き込まなければならない。従って、従来、データ読出し動作をデータ書込み動作に合わせ、データ読出し動作においても、データ“０”およびデータ“１”の両方についてリストア期間が同等に設けられていた。

特開２０００−１５６０９０号公報

データ読出し動作において、不要なリストア動作を省略し、破壊されたデータのリストア時間を従来よりも長くすることができる半導体記憶装置を提供する。

本発明に係る実施形態に従った半導体記憶装置は、複数のワード線と、前記複数のワード線に交差する複数のビット線と、前記複数のワード線と前記複数のビット線との交点に対応して設けられ、データを格納する複数の強誘電体キャパシタと、前記強誘電体キャパシタの一方の電極に接続されたプレート線と、前記ビット線に接続され、前記強誘電体キャパシタに格納されたデータを検出するセンスアンプと、前記プレート線を駆動させるプレート駆動信号と、外部から前記センスアンプへのデータ書込みを示すライト信号と、前記センスアンプから外部へのデータ読出しまたは外部から前記センスアンプへのデータ書込みの実行可能期間の終了を示す動作終了信号とを受け取り、前記ライト信号および前記動作終了信号に基づいて前記プレート駆動信号を有効または無効にするプレート制御回路とを備え、前記プレート制御回路は、前記実行可能期間に前記プレート駆動信号を有効にし、前記プレート制御回路は、前記実行可能期間内に１度も前記ライト信号が活性化されなかったときには前記実行可能期間終了時に前記プレート駆動信号を無効にし、前記実行可能期間内に少なくとも１度前記ライト信号が活性化されたときには前記プレート駆動信号を有効にしたままにすることを特徴とする。

本発明に係る実施形態に従った半導体記憶装置は、複数のワード線と、前記複数のワード線に交差する複数のビット線と、前記複数のワード線と前記複数のビット線との交点に対応して設けられ、データを格納する複数の強誘電体キャパシタと、前記強誘電体キャパシタの一方の電極に接続されたプレート線と、前記ビット線に接続され、前記強誘電体キャパシタに格納されたデータを検出するセンスアンプと、前記プレート線を駆動させるプレート駆動信号と、前記センスアンプから外部へのデータ読出し動作を示すリード信号とを受け取り、前記リード信号に基づいて前記プレート駆動信号を有効または無効にするプレート制御回路とを備え、前記プレート制御回路は、前記センスアンプから外部へのデータ読出しまたは外部から前記センスアンプへのデータ書込みの実行可能期間に前記プレート駆動信号を有効にし、前記プレート制御回路は、前記リード信号が活性化された時に前記プレート駆動信号を無効にし、前記リード信号が活性化されないときには前記プレート駆動信号を有効にしたままにすることを特徴とする。

本発明に係る実施形態に従った半導体記憶装置は、複数のワード線と、前記複数のワード線に交差する複数のビット線と、前記複数のワード線と前記複数のビット線との交点に対応して設けられ、データを格納する複数の強誘電体キャパシタと、前記強誘電体キャパシタの一方の電極に接続されたプレート線と、前記ビット線に接続され、前記強誘電体キャパシタに格納されたデータを検出するセンスアンプと、前記プレート線を駆動させるプレート駆動信号と、前記センスアンプから外部へのデータ読出し動作を示すリード信号と、前記センスアンプの増幅動作の開始を示すセンス信号とを受け取り、前記リード信号および前記センス信号に基づいて前記プレート駆動信号を有効または無効にするプレート制御回路とを備え、前記リード信号は、前記センスアンプから外部へのデータ読出しまたは外部から前記センスアンプへのデータ書込みの実行可能期間中、データ読出し動作を実行するか否かいずれか一方の状態を保持しており、前記プレート制御回路は、前記リード信号が前記データ読出し動作を示しているときには前記センス信号の活性化時に前記プレート駆動信号を無効にし、前記リード信号が前記データ読出し動作を示していないときには前記プレート駆動信号を有効にしたままにすることを特徴とする。

本発明による半導体記憶装置は、データ読出し動作において、不要なリストア動作を省略し、破壊されたデータのリストア時間を従来よりも長くすることができる。

本発明に係る第１の実施形態に従った強誘電体メモリの構成を示す回路図。 プレート制御回路ＰＣＣの構成を示す図。 データ書込み動作および／またはデータ読出し動作を示すタイミング図。 データ書込み動作および／またはデータ読出し動作を示すタイミング図。 本発明に係る第２の実施形態に従ったプレート制御回路ＰＣＣの構成を示す図。 第２の実施形態によるデータ書込み動作および／またはデータ読出し動作を示すタイミング図。 第２の実施形態によるデータ書込み動作および／またはデータ読出し動作を示すタイミング図。 本発明に係る第３の実施形態に従ったプレート制御回路ＰＣＣの構成を示す図。 外部からセンスアンプＳ／Ａへのデータ書込み動作を示すタイミング図。 センスアンプＳ／Ａから外部へのデータ読出し動作を示すタイミング図。 ＴＣ並列ユニット直列接続型強誘電体メモリの構成を示す図。

以下、図面を参照して本発明に係る実施形態を説明する。本実施形態は、本発明を限定するものではない。

（第１の実施形態）
図１は、本発明に係る第１の実施形態に従った強誘電体メモリの構成を示す回路図である。本実施形態による強誘電体メモリは、ロウ方向へ延伸する複数のワード線ＷＬと、ロウ方向に対して直交するカラム方向へ延伸する複数のビット線ＢＬと、ロウ方向へ延伸する複数のプレート線ＰＬとを備える。尚、図１では、ワード線ＷＬ、ビット線ＢＬおよびプレート線ＰＬを１本ずつのみ示しているが、実際には、それらは多数設けられている。

１つのメモリセルＭＣは、バイナリデータあるいはマルチビットデータを強誘電体キャパシタに記憶する。メモリセルＭＣは、ワード線ＷＬとビット線ＢＬとの交点に対応して設けられている。従って、複数のメモリセルＭＣは、マトリクス状に二次元配置されている。各ワード線ＷＬは、ロウ方向に配列するセルトランジスタＣＴのゲートに接続され、あるいは、ゲート電極Ｇ自体として設けられている。各ビット線ＢＬは、カラム方向に配列するセルトランジスタＣＴのソースまたはドレインに接続されている。各プレート線ＰＬは、セルトランジスタＣＴとは反対側の強誘電体キャパシタＦＣの電極に接続されている。１つのメモリセルＭＣにおいて、セルトランジスタＣＴおよび強誘電体メモリＦＣは、ビット線ＢＬとプレート線ＰＬとの間に直列に接続されている。

センスアンプＳ／ＡのセンスノードＳＮが、ビット線ＢＬの一端にトランスファゲートＴＧを介して接続され、強誘電体キャパシタＦＣに格納されたデータを検出する。センスアンプＳ／Ａにおいて検出されたデータは、カラム選択トランジスタＴＣＳを介して入出力パッドＩ／Ｏから出力される。カラム選択トランジスタＴＣＳは、カラム選択線ＣＳＬによって制御される。

トランスファゲートＴＧは、制御信号Φによって制御される。トランスファゲートＴＧは、センスアンプＳ／Ａが信号差を増幅する際にオフになる。これにより、ビット線ＢＬの容量がセンスノードＳＮの容量に付加しないため、センスアンプＳ／Ａは、データを容易に増幅することができる。また、トランスファゲートＴＧは、センスアンプＳ／ＡからメモリセルＭＣへデータを書き込むときにオンになる。

ワード線ドライバＷＬＤおよびプレート線ドライバＰＬＤは、それぞれワード線ＷＬおよびプレート線ＰＬに接続され、動作コマンドに応じて電圧を印加するように構成されている。

図２は、プレート線ドライバＰＬＤに組み込まれ、あるいは、プレート線ドライバＰＬＤの外に付属するプレート制御回路ＰＣＣの構成を示す図である。

図２に示すように、プレート制御回路ＰＣＣは、プレート線ＰＬを駆動させるプレート駆動信号ＰＤＳと、外部からセンスアンプＳ／Ａへのデータ書込みを示すライト信号ＷＲＩＴＥと、センスアンプＳ／Ａから外部へのデータ読出し動作または外部からセンスアンプＳ／Ａへのデータ書込み動作の実行可能期間（以下、単に実行可能期間ともいう）の開始を示す動作開始信号としてのアクティブ信号ＡＣＴと、実行可能期間の終了を示す動作終了信号としてのプリチャージ信号ＰＲＥＣＨとを受け取る。そして、プレート制御回路ＰＣＣは、ライト信号ＷＲＩＴＥ、アクティブ信号ＡＣＴおよびプリチャージ信号ＰＲＥＣＨに基づいてプレート駆動信号ＰＤＳを有効または無効にするように構成されている。

より詳細には、プレート制御回路ＰＣＣは、第１のフリップフロップＦＦ１と、第２のフリップフロップＦＦ２と、ゲート回路Ｇ１とを備えている。第１のフリップフロップＦＦ１は、アクティブ信号ＡＣＴをリセットとして受けとり、ライト信号ＷＲＩＴＥをセットとして受け取り、アクティブ信号ＡＣＴおよびライト信号ＷＲＩＴＥに基づいて動作フラグＱａを出力するＲＳ型フリップフロップである。ライト信号ＷＲＩＴＥが論理ハイに活性化された場合（データ書込み動作を実行する場合）、第１のフリップフロップＦＦ１は動作フラグＱａを立ち上げる。第２のフリップフロップＦＦ２は、プリチャージ信号ＰＲＥＣＨおよび動作フラグＱａを受け取り、プリチャージ信号ＰＲＥＣＨが活性化されるタイミングに動作フラグＱａを動作フラグＱｂとして出力するＤフリップフロップである。

このとき、第２のフリップフロップＦＦ２は、第１のフリップフロップＦＦ１から動作フラグＱａをＤ入力として受け取る。しかし、プリチャージ信号ＰＲＥＣＨが活性化されるまで、第２のフリップフロップＦＦ２は、動作フラグＱｂを論理ハイの状態に保持する。尚、便宜的に、第２のフリップフロップＦＦ２から出力される動作フラグをＱｂと呼ぶ。動作フラグＱｂは、プリチャージ信号ＰＲＥＣＨが活性化された時点で動作フラグＱａと同一論理となる。

図２に示すゲートＧ１は、プレート駆動信号ＰＤＳと第２のフリップフロップＦＦ２からの動作フラグＱｂとを受け取り、第２のフリップフロップＦＦ２からの動作フラグＱｂに応じて、プレート駆動信号ＰＤＳを有効または無効にするＮＡＮＤゲートである。ゲートＧ１は、動作フラグＱｂが活性状態である場合に、プレート駆動信号ＰＤＳを有効とし、動作フラグＱｂが不活性状態である場合に、プレート駆動信号ＰＤＳを無効にする。

プレート駆動信号ＰＤＳが有効であることは、プレート制御回路ＰＣＣがプレート駆動信号ＰＤＳを通過させることを意味する。この場合、プレート駆動信号ＰＤＳの論理が出力ＯＵＴに反映される。プレート駆動信号ＰＤＳが無効であることは、プレート制御回路ＰＣＣがプレート駆動信号ＰＤＳを遮断することを意味する。この場合、プレート駆動信号ＰＤＳの論理に関わらず、出力ＯＵＴは論理ロウに不活性される。

出力ＯＵＴが論理ハイに活性化されている場合、プレート線ドライバＰＬＤは、プレート線ＰＬを論理ハイにする。出力ＯＵＴが論理ロウに不活性化されている場合、プレート線ドライバＰＬＤは、プレート線ＰＬを論理ロウにする。

尚、活性化とは素子または回路をオンまたは駆動させることを意味し、不活性化とは素子または回路をオフまたは停止させることを意味する。従って、ＨＩＧＨ（高電位レベル）の信号が活性化信号である場合もあり、ＬＯＷ（低電位レベル）の信号が活性化信号である場合もある。例えば、ＮＭＯＳトランジスタは、ゲートをＨＩＧＨにすることによって活性化する。一方、ＰＭＯＳトランジスタは、ゲートをＬＯＷにすることによって活性化する。

図３および図４は、データ書込み動作および／またはデータ読出し動作を示すタイミング図である。以下、図３および図４を参照して、本実施形態による強誘電体メモリの動作をより詳細に説明する。

本実施形態では、複数のデータ読出し動作および／または複数のデータ書込み動作が、アクティブ信号ＡＣＴの活性化からプリチャージ信号ＰＲＥＣＨの活性化までの実行可能期間内において実行される。ここで、データ読出し動作は、センスアンプＳ／Ａにラッチされたデータを入出力回路Ｉ／Ｏから出力する動作である。データ書込み動作は、入出力回路Ｉ／ＯからセンスアンプＳ／Ａにデータを書き込む動作である。データ読出し／書込み動作後に、センスアンプＳ／Ａは、ラッチされたデータをメモリセルＭＣへ書き込む（リストアする）。このように、実行可能期間に複数のデータ読出し動作および／または複数のデータ書込み動作を実行し、その後、センスアンプＳ／ＡにラッチされたデータをメモリセルＭＣに書き込む動作をバーストモードと呼ぶ。

図３は、或る実行可能期間内にデータ書込み動作が少なくとも１つ含むバーストモードを示す。図４は、或る実行可能期間内にデータ書込み動作が含まれておらず、データ読出し動作のみを含むバーストモードを示す。

アクティブ信号ＡＣＴが活性化されると（ｔ１）、選択されたワード線ＷＬのみが論理ハイに活性化される。これにより、実行可能期間が開始される。ノードＡにおける動作フラグＱａは、論理ロウにリセットされ、ノードＢにおける動作フラグＱｂは、論理ハイにセットされる。

プレート駆動信号ＰＤＳが論理ハイに活性化されると（ｔｓ）、出力ＯＵＴとともにプレート線ＰＬが論理ハイに活性化される。尚、この時点で、動作フラグＱｂが活性状態であるので、プレート制御回路ＰＣＣは、プレート駆動信号ＰＤＣを有効にする。これと同時に、初期センス動作が開始される。データがビット線ＢＬにおいて発展すると、制御信号Φは不活性状態になり、センスアンプＳ／Ａは、ビット線ＢＬから切断される。その直後に、センスアンプＳ／Ａがデータ“０”とデータ“１”との信号差を増幅する。

その後、データ読出し動作またはデータ書込み動作の実行ごとに、カラム選択線ＣＳＬが活性化されている。これにより、データ読出し時（ＲＥＡＤ）には、データは、センスアンプＳ／Ａから図１に示す入出力回路Ｉ／Ｏを介して外部へ読み出される。データ書込み時（ＷＲＩＴＥ）には、データは、外部から入出力回路Ｉ／Ｏを介してセンスアンプＳ／Ａへ書き込まれる。このときに、センスノードＳＮは、書込みデータで更新される。

図３に示すシーケンスには、データ書込み動作が含まれている。よって、ライト信号ＷＲＩＴＥの活性化時に、第１のフリップフロップＦＦ１は、ノードＡにおける動作フラグＱａを論理ハイに活性化する。第１のフリップフロップＦＦ１は、次のシーケンスにおいてリセットされるまで、動作フラグＱａの論理ハイの状態を保持する。プリチャージ信号ＰＲＥＣＨの活性化時に、第２のフリップフロップＦＦ２は、ノードＢにおける動作フラグＱｂを動作フラグＱａと同一論理にする。動作フラグＱｂの論理状態は、次のセット（アクティブ信号ＡＣＴの活性化）まで維持される。従って、ゲートＧ１は、プリチャージ信号ＰＲＥＣＨの活性化から次のアクティブ信号ＡＣＴの活性化まで、プレート駆動信号ＰＤＳを有効にする。

また、ｔ３において、制御信号Φが活性化される。これにより、図１に示すトランスファゲートＴＧがビット線ＢＬをセンスアンプＳ／Ａに接続する。よって、各カラムのセンスアンプＳ／Ａにラッチされたデータがビット線ＢＬを介してメモリセルＭＣへ書き込まれる。ｔ３〜ｔ４において、データ“０”がメモリセルＭＣへ書き込まれ、ｔ４〜ｔ５において、データ“１”がメモリセルＭＣへ書き込まれる。

このように、外部からセンスアンプＳ／Ａへのデータ書込み動作が実行可能期間に含まれている場合、プレート制御回路ＰＣＣは、プリチャージ信号ＰＲＥＣＨの活性化後もプレート駆動信号ＰＤＳを有効にする。その結果、メモリセルＭＣへの書込み期間をデータ“０”およびデータ“１”において同等にすることができ、データ“０”およびデータ“１”の両方を充分に書き込むことができる。

尚、図３に示すビット線ＢＬの破線は、或るカラムにおいて、メモリセルＭＣから読み出したデータと外部から書き込むデータとが論理的に逆の場合を示す。このカラムでは、センスアンプＳ／Ａへの書込み時にセンスノードＳＮが反転する。そして、メモリセルＭＣへの書込み時にビット線ＢＬの電位が反転する。その他のカラムでは、センスノードＳＮおよびビット線ＢＬは、メモリセルＭＣから読み出したデータと同じ論理のデータをリストアする。

図４に示すシーケンスには、データ書込み動作（ＷＲＩＴＥ）が含まれず、データ読出し動作（ＲＥＡＤ）のみ含む。即ち、ライト信号ＷＲＩＴＥが１度も活性化されない。よって、第１のフリップフロップＦＦ１は、ｔ１以降、ノードＡにおける動作フラグＱａを不活性状態（論理ロウ）に維持している。その後、プリチャージ信号ＰＲＥＣＨの活性化直後、第２のフリップフロップＦＦ２は、ノードＢにおける動作フラグＱｂを動作フラグＱａと同一論理にする。動作フラグＱｂの論理状態は、次のアクティブ信号ＡＣＴの活性化まで維持される。従って、ゲートＧ１は、プリチャージ信号ＰＲＥＣＨの活性化から次のアクティブ信号ＡＣＴの活性化まで、プレート駆動信号ＰＤＳを無効にする。

これにより、実行可能期間にデータ読出し動作しか含まれていない場合には、プレート制御回路ＰＣＣは、プリチャージ信号ＰＲＥＣＨの活性化時に（実行可能期間の終了時に）、プレート駆動信号ＰＤＳを無効にする。従って、プリチャージ信号ＰＲＥＣＨの活性化後、出力ＯＵＴは、プレート駆動信号ＰＤＳに関わらず、論理ロウに不活性化されている。その結果、破壊されていないデータ（例えば、“０”）のリストア期間を、破壊されているデータ（例えば、“１”）のリストア期間に割り当てることができる。

例えば、データ検出当初、ビット線ＢＬを論理ロウ、プレート線ＰＬを論理ハイにすることによって、強誘電体キャパシタＦＣに電圧を印加する。これにより、強誘電体キャパシタＦＣに格納されたデータに応じた電荷がビット線ＢＬに放出され、ビット線ＢＬの電位が上昇する。このとき、図４に示すように、データが“１”であれば、ビット線ＢＬの電位は高く、データが“０”であれば、ビット線ＢＬの電位は低くなるものとする。この場合、プレート線ＰＬを論理ハイにするので、データ“１”が破壊される。プリチャージ信号ＰＲＥＣＨの活性化時に（ｔ３）、プレート線ＰＬは論理ロウに遷移する。同時に、データ“１”を伝達するビット線ＢＬは論理ハイに遷移する。よって、データ“１”を伝達するビット線ＢＬ（論理ハイ）とプレート線ＰＬ（論理ロウ）との電位差によって、データ“１”のみがリストアされる。尚、データ“０”を伝達するビット線ＢＬ（論理ロウ）とプレート線ＰＬ（論理ロウ）との間に電位差は生じないので、データ“０”は保持される。

本実施形態は、実行可能期間内にデータ書込み動作が含まれていない場合に、不要なデータ“０”のリストア期間を、データ“１”のリストア期間に割り当てることができる。強誘電体の分極は、電圧を印加時点に瞬時に起きるというわけではなく、ある程度の時間を必要とする。書込み時間によって分極の大きさが決定される。よって、破壊されるデータ“１”の書込み時間を長くすることによって、データ“１”を格納する強誘電体キャパシタの分極特性を向上させることができる。これにより、破壊されたデータ“１”を確実にメモリセルＭＣに書き込む（リストアする）ことができる。その結果、データ“１”とデータ“０”との信号差を大きくすることができるので、信頼性向上に繋がる。

第３の実施形態のような特殊な場合を除いて、一般的に、１シーケンス内に外部からセンスアンプＳ／Ａへのデータ書込み動作が含まれるか否かは、該シーケンスの終了を示すプリチャージ信号ＰＲＥＣＨの活性化後でなければ判明しない。したがって、図４に示すように、データ“１”のリストアをプリチャージ信号ＰＲＥＣＨの活性化直後から開始することによって、読出し時に破壊されたデータ“１”のリストア時間を最大限に長くすることができる。

（第２の実施形態）
図５は、本発明に係る第２の実施形態に従ったプレート制御回路ＰＣＣの構成を示す図である。第２の実施形態による強誘電体メモリの基本的な構成は、図１と同様でよい。

第２の実施形態では、実行可能期間内にＷＲＩＴＥまたはＲＥＡＤの一方のみが実行されている。図６に示すように、外部からセンスアンプＳ／Ａへのデータ書込み動作が実行される場合（リード信号ＲＥＡＤが論理ロウの場合）、通常どおり、データ“０”およびデータ“１”のメモリセルＭＣへの書込みを同等に実行する。図７に示すように、センスアンプＳ／Ａから外部へのデータ読出し動作が実行される場合（リード信号ＲＥＡＤが論理ハイの場合）、データ“１”のリストアのみを実行する。

図５に示すように、プレート制御回路ＰＣＣは、プレート駆動信号ＰＤＳおよびリード信号ＲＥＡＤを受け取り、リード信号ＲＥＡＤに基づいてプレート駆動信号ＰＤＳを有効または無効にするように構成されている。プレート制御回路ＰＣＣは、フリップフロップＦＦ３と、ゲート回路Ｇ２とを備えている。

フリップフロップＦＦ３は、アクティブ信号ＡＣＴをリセットとして受け取り、リード信号ＲＥＡＤをセットとして受け取り、アクティブ信号ＡＣＴおよびリード信号ＲＥＡＤに基づいて動作フラグｂＱａの状態を決定し保持する。動作フラグｂＱａは、図６のｔ１に示すように、アクティブ信号ＡＣＴによって論理ハイにリセットされる。リード信号ＲＥＡＤが論理ロウである場合には、フリップフロップＦＦ３は、動作フラグｂＱａを論理ハイに維持する。図７に示すように、リード信号ＲＥＡＤが論理ハイである場合には、フリップフロップＦＦ３は、動作フラグｂＱａを論理ロウにセットする。

ゲート回路Ｇ２は、フリップフロップＦＦ３からノードＣを介して動作フラグｂＱａを受け取り、かつ、プレート駆動信号ＰＤＳを受け取る。ゲート回路Ｇ２は、動作フラグｂＱａに応じて、プレート駆動信号ＰＤＳを有効または無効にする。

例えば、図６に示すように、リード信号ＲＥＡＤが論理ロウである場合、動作フラグｂＱａが活性状態（論理ハイ）であるので、ゲート回路Ｇ２は、プレート駆動信号ＰＤＳを有効に通過させる。図７に示すように、リード信号ＲＥＡＤが論理ハイである場合、動作フラグｂＱａがｔ２以降不活性状態（論理ロウ）になるので、ゲート回路Ｇ２は、ｔ２以降、プレート駆動信号ＰＤＳを無効にする。第２の実施形態のその他の構成は、対応する第１の実施形態の構成と同様でよい。

図６および図７は、第２の実施形態によるデータ書込み動作および／またはデータ読出し動作を示すタイミング図である。

図６のｔ２〜ｔ５に示すように、外部からセンスアンプＳ／Ａへの書込み動作の終了以降、プレート制御回路ＰＣＣは、プレート駆動信号ＰＤＳを有効に維持している。よって、プレート線ＰＬは、プレート駆動信号ＰＤＳに従って駆動される。その結果、図３のｔ３〜ｔ５の動作と同様に、プリチャージ信号ＰＲＥＣＨの活性化後に、メモリセルＭＣへの“０”書込み期間および“１”書込み期間を同等に実行する。

データ読出し動作では、図７のｔ２〜ｔ５に示すように、センスアンプＳ／Ａから外部への読出し動作の終了以降、プレート制御回路ＰＣＣは、プレート駆動信号ＰＤＳを無効にしている。よって、プレート線ＰＬは、ｔ２以降、プレート駆動信号ＰＤＳに関わらず、論理ロウに不活性化される。

これにより、図４のｔ３〜ｔ５の動作と同様に、プリチャージ信号ＰＲＥＣＨの活性化後に、センスアンプＳ／Ａは、データ“１”のみをメモリセルＭＣへリストアする。その結果、破壊されていないデータ（例えば、“０”）のリストア期間を、破壊されているデータ（例えば、“１”）のリストア期間に割り当てることができる。第２の実施形態のその他の動作は、第１の実施形態の動作と同様でよい。

第２の実施形態のように、１つのデータ書込み動作または１つのデータ読出し動作のみが実行可能期間に含まれている場合、プレート制御回路ＰＣＣは、プリチャージ信号ＰＲＥＣＨの活性化を待つことなく、書込み動作または読出し動作の終了時に、プレート駆動信号ＰＤＳの有効または無効を決定することができる。従って、第２の実施形態も、第１の実施形態と同様に、読出し時に破壊されたデータ“１”のリストア時間を最大限に長くすることができる。

（第３の実施形態）
図８は、本発明に係る第３の実施形態に従ったプレート制御回路ＰＣＣの構成を示す図である。第３の実施形態による強誘電体メモリの基本的な構成は、図１と同様でよい。第３の実施形態では、動作開始以前に、その動作がデータ読出し動作であるか否かが予め判明している。従って、図８のリード信号ＲＥＡＤの論理は、動作開始以前に一方に決定されている。

例えば、強誘電体メモリをＲＯＭ（Read Only Memory）として使用する場合、多くのアクセスは、データを外部へ読み出すためになされる。従って、リード信号ＲＥＡＤは、ほとんどの場合、論理ハイに固定されている。一方、データ書込み動作は、強誘電体メモリ内のデータを更新する場合にのみ実行される。従って、更新時のみ、リード信号ＲＥＡＤは、論理ロウに設定される。

図８に示すように、プレート制御信号ＰＣＣは、第１のゲート回路としてのゲート回路Ｇ３および第２のゲート回路としてのゲート回路Ｇ４を含む。

ゲート回路Ｇ３は、センスアンプから外部へのデータ読出し動作であることを示すリード信号ＲＥＡＤと、センスアンプＳ／Ａの増幅動作の開始を示すセンス信号ＳＥＮＳＥとを受ける。ゲート回路Ｇ３は、センス信号ＳＥＮＳＥが活性化された時に、リード信号ＲＥＡＤに基づいて動作フラグＱｃを出力する。図９に示すように、リード信号ＲＥＡＤが論理ロウである場合（データ書込み動作の場合）、ゲート回路Ｇ３は、動作フラグＱｃを論理ハイに維持する。図１０に示すように、リード信号ＲＥＡＤが論理ハイである場合（データ読出し動作の場合）、ゲート回路Ｇ３は、動作フラグＱｃを論理ロウに立ち下げる。

ゲート回路Ｇ４は、プレート駆動信号ＰＤＳと動作フラグＱｃとを受け取る。ゲート回路Ｇ４は、動作フラグＱｃが論理ロウである場合に、プレート駆動信号ＰＤＳを無効にし、動作フラグＱｃが論理ハイである場合に、プレート駆動信号ＰＤＳを有効にする。

これにより、プレート制御回路ＰＣＣは、リード信号ＲＥＡＤおよびセンス信号ＳＥＮＳＥに基づいてプレート駆動信号ＰＤＳを有効または無効にすることができる。

図９は、外部からセンスアンプＳ／Ａへのデータ書込み動作を示すタイミング図である。ｔ１において、実行可能期間が開始される。ｔｓにおいて、初期センス動作が開始される。ｔ２において、センス信号ＳＥＮＳＥが活性化され、センスアンプＳ／Ａの増幅動作が開始する。これにより、センスアンプＳ／Ａがデータ“０”とデータ“１”との信号差を増幅する。

図９では、リード信号ＲＥＡＤが論理ロウに維持されている。よって、プレート制御回路ＰＣＣは、プレート駆動信号ＰＤＳに従って出力ＯＵＴを論理ハイに維持する。即ち、プレート線ＰＬは、プレート駆動信号ＰＤＳに従って駆動される。従って、実行可能期間後、ｔ３〜ｔ５において、図３および図６のｔ３〜ｔ５の動作と同様に、データ“０”の書込みおよびデータ“１”の書込みがメモリセルＭＣに対して同等に実行される。

図１０は、センスアンプＳ／Ａから外部へのデータ読出し動作を示すタイミング図である。ｔ１〜ｔｓの動作は、図９に示すｔ１〜ｔｓの動作と同様である。

ｔ２において、センス信号ＳＥＮＳＥが活性化され、センスアンプＳ／Ａの増幅動作が開始する。これにより、センスアンプＳ／Ａがデータ“０”とデータ“１”との信号差を増幅する。

図１０では、リード信号ＲＥＡＤが論理ハイに維持されている。よって、プレート制御回路ＰＣＣは、プレート駆動信号ＰＤＳの論理に関わらず出力ＯＵＴを論理ロウに不活性化する。即ち、プレート線ＰＬは、プレート駆動信号ＰＤＳの論理に関わらず、論理ロウに不活性化される。尚、ｔ２において、制御信号Φは不活性化されており、トランスファゲートＴＧがビット線ＢＬとセンスアンプＳ／Ａとの間を切断している。このため、プレート線ＰＬを論理ロウにしても、センスアンプＳ／Ａで検出されたデータは影響を受けない。

ｔ３〜ｔ５において、実行可能期間が終了した後、図４および図７のｔ３〜ｔ５の動作と同様に、センスアンプＳ／Ａは、データ“１”のみをメモリセルＭＣへリストアする。よって、第３の実施形態は、第１の実施形態と同様の効果を得ることができる。

上記第１から第３の実施形態において、センスアンプＳ／ＡからメモリセルＭＣへの書込み（あるいはリストア）は、プリチャージ信号ＰＲＥＣＨの活性化をトリガとして開始されている。しかし、センスアンプＳ／ＡからメモリセルＭＣへの書込み（あるいはリストア）は、プリチャージ信号ＰＲＥＣＨに代えて、制御信号Φの活性化をトリガとして開始されてもよい。

上記実施形態は、図１１に示すようなＴＣ並列ユニット直列接続型強誘電体メモリにも適用可能であることは容易に理解できる。ＴＣ並列ユニット直列接続型強誘電体メモリは、セルトランジスタＣＴのソース−ドレイン間に強誘電体キャパシタＦＣの両端をそれぞれ接続し、これをユニットセル（メモリセルＭＣ）とし、このユニットセルを複数直列に接続した強誘電体メモリである。

ＷＬ…ワード線、ＢＬ…ビット線、ＰＬ…プレート線、Ｓ／Ａ…センスアンプ、ＦＣ…強誘電体キャパシタ、ＣＴ…セルトランジスタ、ＷＬＤ…ワード線ドライバ、ＰＬＤ…プレート線ドライバ、ＰＣＣ…プレート制御回路、ＦＦ１〜ＦＦ３…フリップフロップ、Ｇ１〜Ｇ４…ゲート回路

Claims (5)

1. 複数のワード線と、
   前記複数のワード線に交差する複数のビット線と、
   前記複数のワード線と前記複数のビット線との交点に対応して設けられ、データを格納する複数の強誘電体キャパシタと、
   前記強誘電体キャパシタの一方の電極に接続されたプレート線と、
   前記ビット線に接続され、前記強誘電体キャパシタに格納されたデータを検出するセンスアンプと、
   前記プレート線を駆動させるプレート駆動信号と、外部から前記センスアンプへのデータ書込みを示すライト信号と、前記センスアンプから外部へのデータ読出しまたは外部から前記センスアンプへのデータ書込みの実行可能期間の終了を示す動作終了信号とを受け取り、前記ライト信号および前記動作終了信号に基づいて前記プレート駆動信号を有効または無効にするプレート制御回路とを備え、
   前記プレート制御回路は、前記実行可能期間に前記プレート駆動信号を有効にし、
   前記プレート制御回路は、前記実行可能期間内に１度も前記ライト信号が活性化されなかったときには前記実行可能期間終了時に前記プレート駆動信号を無効にし、前記実行可能期間内に少なくとも１度前記ライト信号が活性化されたときには前記プレート駆動信号を有効にしたままにすることを特徴とする半導体記憶装置。
2. 前記プレート制御回路は、
   前記ライト信号を受け取り、該ライト信号に基づいて動作フラグの状態を決定し保持する第１のフリップフロップと、
   前記動作終了信号および前記動作フラグを受け取り、該動作終了信号の活性化時に前記動作フラグを出力し保持する第２のフリップフロップと、
   前記プレート駆動信号と前記第２のフリップフロップからの前記動作フラグとを受け取り、前記第２のフリップフロップからの前記動作フラグに応じて、前記プレート駆動信号を有効または無効にするゲート回路とを含むことを特徴とする請求項１に記載の半導体記憶装置。
3. 前記第１および前記第２のフリップフロップは、前記実行可能期間の開始を示す動作開始信号によってリセットまたはセットされることを特徴とする請求項２に記載の半導体記憶装置。
4. 複数のワード線と、
   前記複数のワード線に交差する複数のビット線と、
   前記複数のワード線と前記複数のビット線との交点に対応して設けられ、データを格納する複数の強誘電体キャパシタと、
   前記強誘電体キャパシタの一方の電極に接続されたプレート線と、
   前記ビット線に接続され、前記強誘電体キャパシタに格納されたデータを検出するセンスアンプと、
   前記プレート線を駆動させるプレート駆動信号と、前記センスアンプから外部へのデータ読出し動作を示すリード信号とを受け取り、前記リード信号に基づいて前記プレート駆動信号を有効または無効にするプレート制御回路とを備え、
   前記プレート制御回路は、前記センスアンプから外部へのデータ読出しまたは外部から前記センスアンプへのデータ書込みの実行可能期間に前記プレート駆動信号を有効にし、
   前記プレート制御回路は、前記リード信号が活性化された時に前記プレート駆動信号を無効にし、前記リード信号が活性化されないときには前記プレート駆動信号を有効にしたままにすることを特徴とする半導体記憶装置。
5. 複数のワード線と、
   前記複数のワード線に交差する複数のビット線と、
   前記複数のワード線と前記複数のビット線との交点に対応して設けられ、データを格納する複数の強誘電体キャパシタと、
   前記強誘電体キャパシタの一方の電極に接続されたプレート線と、
   前記ビット線に接続され、前記強誘電体キャパシタに格納されたデータを検出するセンスアンプと、
   前記プレート線を駆動させるプレート駆動信号と、前記センスアンプから外部へのデータ読出し動作を示すリード信号と、前記センスアンプの増幅動作の開始を示すセンス信号とを受け取り、前記リード信号および前記センス信号に基づいて前記プレート駆動信号を有効または無効にするプレート制御回路とを備え、
   前記リード信号は、前記センスアンプから外部へのデータ読出しまたは外部から前記センスアンプへのデータ書込みの実行可能期間中、データ読出し動作を実行するか否かいずれか一方の状態を保持しており、
   前記プレート制御回路は、前記リード信号が前記データ読出し動作を示しているときには前記センス信号の活性化時に前記プレート駆動信号を無効にし、前記リード信号が前記データ読出し動作を示していないときには前記プレート駆動信号を有効にしたままにすることを特徴とする半導体記憶装置。

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