KR20160131791A - 반도체 메모리 장치 - Google Patents

반도체 메모리 장치 Download PDF

Info

Publication number
KR20160131791A
KR20160131791A KR1020150064847A KR20150064847A KR20160131791A KR 20160131791 A KR20160131791 A KR 20160131791A KR 1020150064847 A KR1020150064847 A KR 1020150064847A KR 20150064847 A KR20150064847 A KR 20150064847A KR 20160131791 A KR20160131791 A KR 20160131791A
Authority
KR
South Korea
Prior art keywords
word line
generate
usage information
cell arrays
signal
Prior art date
Application number
KR1020150064847A
Other languages
English (en)
Other versions
KR102395158B1 (ko
Inventor
유정택
Original Assignee
에스케이하이닉스 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 에스케이하이닉스 주식회사 filed Critical 에스케이하이닉스 주식회사
Priority to KR1020150064847A priority Critical patent/KR102395158B1/ko
Priority to US14/802,178 priority patent/US9672890B2/en
Publication of KR20160131791A publication Critical patent/KR20160131791A/ko
Application granted granted Critical
Publication of KR102395158B1 publication Critical patent/KR102395158B1/ko

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/406—Management or control of the refreshing or charge-regeneration cycles
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/26—Sensing or reading circuits; Data output circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/408—Address circuits
    • G11C11/4085—Word line control circuits, e.g. word line drivers, - boosters, - pull-up, - pull-down, - precharge
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/408—Address circuits
    • G11C11/4087—Address decoders, e.g. bit - or word line decoders; Multiple line decoders
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/08—Address circuits; Decoders; Word-line control circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/34—Determination of programming status, e.g. threshold voltage, overprogramming or underprogramming, retention
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/409—Read-write [R-W] circuits 
    • G11C11/4091—Sense or sense/refresh amplifiers, or associated sense circuitry, e.g. for coupled bit-line precharging, equalising or isolating
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/50—Marginal testing, e.g. race, voltage or current testing
    • G11C29/50016—Marginal testing, e.g. race, voltage or current testing of retention
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/06—Sense amplifiers; Associated circuits, e.g. timing or triggering circuits
    • G11C7/08—Control thereof

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Dram (AREA)
  • Databases & Information Systems (AREA)

Abstract

본 기술은 복수의 셀 어레이; 및 상기 복수의 셀 어레이에 대한 데이터 라이트 동작이 이미 수행되었는지 여부를 판단하여 복수의 제어 신호를 생성하도록 구성된 사용 정보 저장 블록을 포함하고, 상기 복수의 제어 신호에 따라 상기 복수의 셀 어레이에 대한 리프레쉬 동작을 제어하도록 구성될 수 있다.

Description

반도체 메모리 장치{SEMICONDUCTOR MEMORY APPARATUS}
본 발명은 반도체 회로에 관한 것으로서, 특히 반도체 메모리 장치에 관한 것이다.
반도체 장치는 3차원 적층 칩과 같이 그 메모리 용량이 증가하고 있다. 따라서 반도체 장치의 동작 전류가 증가하고 있으며, 이를 줄이는 것이 매우 중요한 기술 중의 하나이다.
본 발명의 실시예는 동작 전류를 줄일 수 있는 반도체 메모리 장치를 제공한다.
본 발명의 실시예는 복수의 셀 어레이; 및 상기 복수의 셀 어레이에 대한 데이터 라이트 동작이 이미 수행되었는지 여부를 판단하여 복수의 제어 신호를 생성하도록 구성된 사용 정보 저장 블록을 포함하며, 상기 복수의 제어 신호에 따라 상기 복수의 셀 어레이에 대한 리프레쉬 동작을 제어하도록 구성될 수 있다.
본 발명의 실시예는 복수의 셀 어레이; 및 상기 복수의 셀 어레이에 대한 데이터 라이트 동작이 이미 수행되었는지 여부를 판단하여 복수의 제어 신호를 생성하도록 구성된 사용 정보 저장 블록을 포함하고, 상기 복수의 제어 신호에 따라 상기 복수의 셀 어레이에 대한 리드 동작을 제어하도록 구성될 수 있다.
본 발명의 실시예는 복수의 셀 어레이; 및 상기 복수의 셀 어레이에 대한 데이터 라이트 동작이 이미 수행되었는지 여부를 판단하여 복수의 제어 신호를 생성하도록 구성된 사용 정보 저장 블록을 포함하고, 상기 복수의 제어 신호에 따라 상기 복수의 셀 어레이에 대한 리프레쉬 동작 및 리드 동작을 제어하도록 구성될 수 있다.
본 발명의 실시예에서 반도체 메모리 장치는 테스트 모드 신호에 따라 상기 복수의 셀 어레이에 대한 데이터 라이트 동작이 이미 수행되었는지 여부를 판단한 결과와 상관없이 리프레쉬 명령에 따라 리프레쉬 동작을 수행하고, 리드 명령에 따라 상기 리드 동작을 수행하도록 구성될 수 있다.
본 발명의 실시예에서 반도체 메모리 장치는 상기 복수의 제어 신호에 따라 상기 복수의 셀 어레이 중에서 데이터 라이트 동작이 수행되지 않은 셀 어레이에 대한 리프레쉬 동작 및 리드 동작을 차단하도록 구성될 수 있다.
본 기술은 반도체 장치의 동작 전류를 줄일 수 있다.
도 1은 본 발명의 실시예에 따른 반도체 메모리 장치(100)의 구성을 나타낸 도면,
도 2는 도 1의 워드 라인 드라이버(WL Driver)(310)와 사용 정보 레지스터(UIREG)(510)의 내부 구성을 나타낸 도면,
도 3은 본 발명의 다른 실시예에 따른 반도체 메모리 장치(101)의 구성을 나타낸 도면,
도 4는 도 3의 워드 라인 드라이버(310)와 사용 정보 레지스터(UIREG)(511)의 내부 구성을 나타낸 도면이고,
도 5는 도 3의 센스 앰프/라이트 드라이버 블록(701)의 내부 구성을 나타낸 도면이다.
이하에서는 첨부된 도면을 참조하여 본 발명의 실시예를 보다 상세히 설명하기로 한다.
도 1에 도시된 바와 같이, 본 발명의 실시예에 따른 반도체 메모리 장치(100)는 메모리 블록(200), 워드 라인 드라이버 블록(300), 로우 어드레스 디코더(400), 사용 정보 저장 블록(500), 컬럼 어드레스 디코더(600) 및 센스 앰프/라이트 드라이버 블록(700)을 포함할 수 있다.
메모리 블록(200)은 복수의 셀 어레이(210)를 포함할 수 있다.
복수의 셀 어레이(210) 각각은 복수의 메모리 셀(미 도시)을 포함할 수 있다.
메모리 블록(200)에는 복수의 메모리 셀과 연결된 복수의 워드 라인(WL)과 복수의 비트 라인(BL)이 배치될 수 있다.
복수의 비트 라인(BL)은 복수의 로컬 입/출력 라인(LIO)과 연결될 수 있다.
복수의 워드 라인(WL)은 복수의 셀 어레이(210) 단위로 구분될 수 있으며, 복수의 셀 어레이(210) 각각에 배치된 워드 라인(WL)들을 워드 라인 어레이라 칭하기로 한다.
메모리 블록(200)에 배치된 워드 라인 어레이들은 복수의 워드 라인 구동 신호(WLEND<0:n>)에 따라 선택적으로 활성화될 수 있다.
워드 라인 드라이버 블록(300)은 복수의 워드 라인 드라이버(WLDRV)(310)를 포함할 수 있다.
복수의 워드 라인 드라이버(310)는 복수의 제어 신호(CTRLW<0:n>)에 응답하여 워드 라인 어레이들을 구동하기 위한 복수의 워드 라인 구동 신호(WLEND<0:n>)를 생성할 수 있다.
로우 어드레스 디코더(400)는 로우 어드레스 신호(RA) 및 액티브/리프레쉬 제어 신호(ACT/REF CTRL)에 응답하여 복수의 워드 라인 인에이블 신호(WLEN<0:n>)를 생성할 수 있다.
센스 앰프/라이트 드라이버 블록(700)은 라이트 동작 시 라이트 인에이블 신호(WTEN)에 따라 복수의 글로벌 입/출력 라인(GIO)을 통해 전송되는 데이터를 드라이빙하여 복수의 로컬 입/출력 라인(LIO)으로 전송할 수 있다.
센스 앰프/라이트 드라이버 블록(700)은 리드 동작 시 리드 인에이블 신호(RDEN)에 따라 복수의 로컬 입/출력 라인(LIO)을 통해 전송되는 데이터를 감지/증폭하여 복수의 글로벌 입/출력 라인(GIO)으로 전송할 수 있다.
컬럼 어드레스 디코더(600)는 복수의 로컬 입/출력 라인(LIO) 중에서 컬럼 어드레스 신호(CA)에 해당하는 로컬 입/출력 라인(LIO)을 센스 앰프/라이트 드라비어 블록(700)과 연결시킬 수 있다.
라이트 인에이블 신호(WTEN)는 라이트 명령에 따라 생성될 수 있다.
반도체 메모리 장치의 라이트 동작에서는 라이트 인에이블 신호(WTEN)의 활성화 구간 내에 워드 라인 인에이블 신호(WLEN<0>)가 활성화될 수 있다.
한편, 반도체 메모리 장치의 리프레쉬 동작에서는 라이트 인에이블 신호(WTEN)와 워드 라인 인에이블 신호(WLEN<0>) 중에서 워드 라인 인에이블 신호(WLEN<0>) 만이 활성화될 수 있다.
라이트 인에이블 신호(WTEN)의 활성화 구간 내에 워드 라인 인에이블 신호(WLEN<0>)가 활성화되는 경우, 해당 워드 라인 어레이가 활성화되고, 워드 라인 어레이의 활성화에 따라 해당 셀 어레이(210)에 대한 데이터 라이트 동작이 수행될 수 있다.
본 발명의 실시예는 라이트 동작에 따른 워드 라인 어레이의 활성화 여부 즉, 라이트 인에이블 신호(WTEN)의 활성화 구간 내에 워드 라인 인에이블 신호(WLEN<0>)가 활성화되었는지 여부를 저장하고, 이를 해당 셀 어레이(210)에 대한 데이터 라이트 동작이 이미 수행되었는지 여부를 판단하기 위한 기준으로 사용할 수 있다.
사용 정보 저장 블록(500)은 복수의 셀 어레이(210)에 대한 데이터 라이트 동작이 이미 수행되었는지 여부를 판단하고, 그 판단 결과에 따라 데이터 라이트 동작이 수행되지 않은 셀 어레이(210)에 대한 리프레쉬 동작을 차단하기 위한 제어 신호(CTRLW<0:n>)를 생성할 수 있다.
리프레쉬 동작 여부는 리프레쉬 명령에 따라 생성되는 리프레쉬 신호(REF)를 이용하여 판단할 수 있다.
사용 정보 저장 블록(501)은 라이트 인에이블 신호(WTEN), 복수의 워드 라인 인에이블 신호(WLEN<0:n>) 및 리프레쉬 신호(REF)에 따라 제어 신호(CTRLW<0:n>)를 생성할 수 있다.
사용 정보 저장 블록(500)은 라이트 인에이블 신호(WTEN) 및 복수의 워드 라인 인에이블 신호(WLEN<0:n>)에 따라 해당 셀 어레이(210)에 대한 데이터 라이트 동작이 이미 수행되었는지 여부를 판단할 수 있다.
사용 정보 저장 블록(500)은 리셋 신호(RST)에 따라 해당 메모리 셀들에 대한 데이터 라이트 동작이 이미 수행되었는지 여부를 판단한 결과 값을 초기화시킬 수 있다.
사용 정보 저장 블록(500)은 테스트 모드 신호(TASET)가 활성화되면, 해당 메모리 셀들에 대한 데이터 라이트 동작이 이미 수행되었는지 여부를 판단한 결과 값에 상관없이 복수의 워드 라인 구동 신호(WLEND<0:n>)를 활성화시킬 수 있다.
사용 정보 저장 블록(500)은 사용 정보 레지스터(UIREG)(510)를 포함할 수 있다.
사용 정보 레지스터(510)는 라이트 인에이블 신호(WTEN)를 공통으로 입력 받을 수 있다.
사용 정보 레지스터(510)는 복수의 워드 라인 인에이블 신호(WLEN<0:n>)의 신호 비트들을 하나씩 입력 받을 수 있다.
사용 정보 레지스터(510)는 리셋 신호(RST), 테스트 모드 신호(TASET) 및 리프레쉬 신호(REF)를 공통 입력 받을 수 있다.
도 2는 사용 정보 레지스터(510) 중에서 워드 라인 인에이블 신호(WLEN<0>)를 입력 받는 사용 정보 레지스터(510)의 내부 구성 예를 도시한 것이다.
도 2에 도시된 바와 같이, 사용 정보 레지스터(510)는 해당 셀 어레이(210)에 대한 데이터 라이트 동작이 이미 수행되었는지 여부를 예비 사용 정보(Preliminary Used Information)(PRE_UI)로서 생성할 수 있다.
사용 정보 레지스터(510)는 라이트 인에이블 신호(WTEN) 및 워드 라인 인에이블 신호(WLEN<0>)에 따라 예비 사용 정보(PRE_UI)를 생성할 수 있다.
사용 정보 레지스터(510)는 예비 사용 정보(PRE_UI) 및 리프레쉬 신호(REF)에 따라 제어 신호(CTRLW<0>)를 생성할 수 있다.
사용 정보 레지스터(510)는 사용 여부 판단부(520) 및 제어 신호 생성부(530)를 포함할 수 있다.
사용 여부 판단부(520)는 리셋 신호(RST)에 따라 예비 사용 정보(PRE_UI)를 초기 값 예를 들어, 하이 레벨로 리셋시킬 수 있다.
사용 여부 판단부(520)는 라이트 인에이블 신호(WTEN) 및 워드 라인 인에이블 신호(WLEN<0>)에 응답하여 예비 사용 정보(PRE_UI)를 생성할 수 있다.
사용 여부 판단부(520)는 라이트 인에이블 신호(WTEN) 및 워드 라인 인에이블 신호(WLEN<0>)가 하이 레벨로 활성화되면 예비 사용 정보(PRE_UI)를 로우 레벨로 천이시킨다.
예비 사용 정보(PRE_UI)가 하이 레벨인 경우, 해당 셀 어레이(210)에 대한 데이터 라이트 동작이 아직 한번도 수행되지 않았음을 의미할 수 있다. 즉, 해당 셀 어레이에 데이터가 기록되지 않았음을 의미한다.
예비 사용 정보(PRE_UI)가 로우 레벨인 경우, 해당 셀 어레이(210)에 대한 데이터 라이트 동작이 이미 1 회 이상 수행되었음을 의미할 수 있다. 즉, 해당 셀 어레이(210)에 데이터가 기록되어 있음을 의미한다.
사용 여부 판단부(520)는 테스트 모드 신호(TASET)에 따라 라이트 인에이블 신호(WTEN) 및 워드 라인 인에이블 신호(WLEN<0>)와 상관 없이 예비 사용 정보(PRE_UI)를 로우 레벨로 천이시킬 수 있다.
사용 여부 판단부(520)는 로직 게이트들(521 ?? 523)를 포함할 수 있다.
제어 신호 생성부(530)는 예비 사용 정보(PRE_UI) 및 리프레쉬 신호(REF)에 따라 제어 신호(CTRLW<0>)를 생성할 수 있다.
제어 신호 생성부(530)는 예비 사용 정보(PRE_UI)가 로우 레벨인 상태에서 리프레쉬 신호(REF)가 하이 레벨로 활성화되면 제어 신호(CTRLW<0>)를 하이 레벨로 출력할 수 있다.
제어 신호 생성부(530)는 로직 게이트들(531, 532)를 포함할 수 있다.
워드 라인 드라이버(310)는 로직 게이트들(311, 312)을 포함할 수 있다.
워드 라인 드라이버(310)는 제어 신호(CTRLW<0>)가 하이 레벨인 경우 워드 라인 인에이블 신호(WLEN<0>)에 따라 워드 라인 구동 신호(WLEND<0>)를 하이 레벨로 활성화시킬 수 있다.
워드 라인 구동 신호(WLEND<0>)가 하이 레벨이므로 이에 대응되는 메모리 블록(200)의 워드 라인 어레이가 구동되고, 워드 라인 어레이가 구동 됨에 따라 메모리 블록(200)의 셀 어레이(210)에 대한 리프레쉬 동작이 수행될 수 있다.
한편, 워드 라인 드라이버(310)는 제어 신호(CTRLW<0>)가 로우 레벨인 경우 워드 라인 인에이블 신호(WLEN<0>)와 상관없이 워드 라인 구동 신호(WLEND<0>)를 로우 레벨로 유지시킬 수 있다.
워드 라인 구동 신호(WLEND<0>)가 로우 레벨이므로 이에 대응되는 메모리 블록(200)의 워드 라인 어레이가 구동되지 않고, 워드 라인 어레이가 구동 되지 않음에 따라 메모리 블록(200)의 셀 어레이(210)에 대한 리프레쉬 동작이 차단될 수 있다.
상술한 바와 같이, 본 발명의 실시예는 리프레쉬 신호(REF)가 활성화되더라도 데이터가 기록되지 않은 셀 어레이(210)에 대해서는 리프레쉬 동작을 수행하지 않아 전류 소모를 줄일 수 있다.
도 3에 도시된 바와 같이, 본 발명의 다른 실시예에 따른 반도체 메모리 장치(101)는 메모리 블록(200), 워드 라인 드라이버 블록(300), 로우 어드레스 디코더(400), 사용 정보 저장 블록(501), 컬럼 어드레스 디코더(600) 및 센스 앰프/라이트 드라이버 블록(701)을 포함할 수 있다.
메모리 블록(200)은 복수의 셀 어레이(210)를 포함할 수 있다.
복수의 셀 어레이(210) 각각은 복수의 메모리 셀(미 도시)을 포함할 수 있다.
메모리 블록(200)에는 복수의 메모리 셀과 연결된 복수의 워드 라인(WL)과 복수의 비트 라인(BL)이 배치될 수 있다.
복수의 비트 라인(BL)은 복수의 로컬 입/출력 라인(LIO)과 연결될 수 있다.
복수의 워드 라인(WL)은 복수의 셀 어레이(210) 단위로 구분될 수 있으며, 복수의 셀 어레이(210) 각각에 배치된 워드 라인(WL)들을 워드 라인 어레이라 칭하기로 한다.
메모리 블록(200)에 배치된 워드 라인 어레이들은 복수의 워드 라인 구동 신호(WLEND<0:n>)에 따라 선택적으로 활성화될 수 있다.
워드 라인 드라이버 블록(300)은 복수의 워드 라인 드라이버(WLDRV)(310)를 포함할 수 있다.
복수의 워드 라인 드라이버(310)는 복수의 제어 신호(CTRLW<0:n>)에 응답하여 워드 라인 어레이들을 구동하기 위한 복수의 워드 라인 구동 신호(WLEND<0:n>)를 생성할 수 있다.
로우 어드레스 디코더(400)는 로우 어드레스 신호(RA) 및 액티브/리프레쉬 제어 신호(ACT/REF CTRL)에 응답하여 복수의 워드 라인 인에이블 신호(WLEN<0:n>)를 생성할 수 있다.
센스 앰프/라이트 드라이버 블록(701)은 라이트 동작 시 라이트 인에이블 신호(WTEN)에 따라 복수의 글로벌 입/출력 라인(GIO)을 통해 전송되는 데이터를 드라이빙하여 복수의 로컬 입/출력 라인(LIO)으로 전송할 수 있다.
센스 앰프/라이트 드라이버 블록(701)은 리드 동작 시 리드 인에이블 신호(RDEN)에 따라 복수의 로컬 입/출력 라인(LIO)을 통해 전송되는 데이터를 감지/증폭하여 복수의 글로벌 입/출력 라인(GIO)으로 전송할 수 있다.
리드 인에이블 신호(RDEN)는 리드 명령에 따라 생성될 수 있다.
센스 앰프/라이트 드라이버 블록(701)은 사용 정보(UI)에 따라 리드 인에이블 신호(RDEN)의 활성화와 상관없이 데이터 감지/증폭 동작을 차단할 수 있다.
컬럼 어드레스 디코더(600)는 복수의 로컬 입/출력 라인(LIO) 중에서 컬럼 어드레스 신호(CA)에 해당하는 로컬 입/출력 라인(LIO)을 센스 앰프/라이트 드라비어 블록(700)과 연결시킬 수 있다.
반도체 메모리 장치의 라이트 동작에서는 라이트 인에이블 신호(WTEN)의 활성화 구간 내에 워드 라인 인에이블 신호(WLEN<0>)가 활성화될 수 있다.
한편, 반도체 메모리 장치의 리프레쉬 동작에서는 라이트 인에이블 신호(WTEN)와 워드 라인 인에이블 신호(WLEN<0>) 중에서 워드 라인 인에이블 신호(WLEN<0>) 만이 활성화될 수 있다.
라이트 인에이블 신호(WTEN)의 활성화 구간 내에 워드 라인 인에이블 신호(WLEN<0>)가 활성화되는 경우, 해당 워드 라인 어레이가 활성화되고, 워드 라인 어레이의 활성화에 따라 해당 셀 어레이(210)에 대한 데이터 라이트 동작이 수행될 수 있다.
본 발명의 다른 실시예는 라이트 인에이블 신호(WTEN)의 활성화 구간 내에 워드 라인 인에이블 신호(WLEN<0>)가 활성화되었는지 여부를 저장하고, 이를 해당 메모리 셀들에 대한 데이터 라이트 동작이 이미 수행되었는지 여부를 판단하기 위한 기준으로 사용할 수 있다.
사용 정보 저장 블록(501)은 해당 셀 어레이(210)에 대한 데이터 라이트 동작이 이미 수행되었는지 여부를 판단하고, 그 판단 결과에 따라 데이터 라이트 동작이 수행되지 않은 셀 어레이(210)에 대한 리프레쉬 동작 및 리드 동작을 차단할 수 있다.
이때 리드 동작 차단은 리드 동작에서의 센스 앰프 동작을 차단함으로써 이루어질 수 있다.
리프레쉬 동작은 리프레쉬 명령에 따라 생성되는 리프레쉬 신호(REF)를 이용하여 판단할 수 있다.
리드 동작은 리드 명령에 따라 생성되는 리드 인에이블 신호(RDEN)를 이용하여 판단할 수 있다.
사용 정보 저장 블록(501)은 라이트 인에이블 신호(WTEN), 복수의 워드 라인 인에이블 신호(WLEN<0:n>) 및 리프레쉬 신호(REF)에 따라 제어 신호(CTRLW<0:n>) 및 사용 정보(UI)를 생성할 수 있다.
사용 정보 저장 블록(501)은 라이트 인에이블 신호(WTEN) 및 복수의 워드 라인 인에이블 신호(WLEN<0:n>)에 따라 해당 메모리 셀들에 대한 데이터 라이트 동작이 이미 수행되었는지 여부를 판단할 수 있다.
사용 정보 저장 블록(501)은 리셋 신호(RST)에 따라 해당 메모리 셀들에 대한 데이터 라이트 동작이 이미 수행되었는지 여부를 판단한 결과 값을 초기화시킬 수 있다.
사용 정보 저장 블록(501)은 테스트 모드 신호(TASET)가 활성화되면, 해당 메모리 셀들에 대한 데이터 라이트 동작이 이미 수행되었는지 여부를 판단한 결과 값에 상관없이 복수의 워드 라인 구동 신호(WLEND<0:n>)를 활성화시킬 수 있다.
사용 정보 저장 블록(501)은 사용 정보 레지스터(UIREG)(511)를 포함할 수 있다.
사용 정보 레지스터(511)는 라이트 인에이블 신호(WTEN)를 공통으로 입력 받을 수 있다.
사용 정보 레지스터(511)는 복수의 워드 라인 인에이블 신호(WLEN<0:n>)를 각각 입력 받을 수 있다.
사용 정보 레지스터(511)는 리셋 신호(RST), 테스트 모드 신호(TASET) 및 리프레쉬 신호(REF)를 공통 입력 받을 수 있다.
사용 정보 레지스터(511) 각각에서 사용 정보(UI)를 출력하기 위한 신호 라인은 공통으로 연결될 수 있다.
도 4는 사용 정보 레지스터(511) 중에서 라이트 인에이블 신호(WTEN) 및 워드 라인 인에이블 신호(WLEN<0>)를 입력 받는 사용 정보 레지스터(511)의 내부 구성 예를 도시한 것이다.
도 4에 도시된 바와 같이, 사용 정보 레지스터(511)는 해당 메모리 셀들에 대한 데이터 라이트 동작이 이미 수행되었는지 여부를 예비 사용 정보(PRE_UI)로서 생성할 수 있다.
사용 정보 레지스터(511)는 예비 사용 정보(PRE_UI)를 워드 라인 인에이블 신호(WLEN<0>)에 따라 사용 정보(UI)로서 출력할 수 있다.
사용 정보 저장 블록(501)은 라이트 인에이블 신호(WTEN), 복수의 워드 라인 인에이블 신호(WLEN<0:n>) 및 리프레쉬 신호(REF)에 따라 제어 신호(CTRLW<0:n>) 및 사용 정보(UI)를 생성할 수 있다.
사용 정보 레지스터(511)는 라이트 인에이블 신호(WTEN) 및 워드 라인 인에이블 신호(WLEN<0>)에 따라 예비 사용 정보(PRE_UI)를 생성하고, 예비 사용 정보(PRE_UI) 및 리프레쉬 신호(REF)에 따라 생성한 제어 신호(CTRLW<0>)를 이용하여 워드 라인 구동 신호(WLEND<0>)의 활성화를 차단함으로써 리프레쉬 동작을 차단할 수 있다.
사용 정보 레지스터(511)는 사용 정보(UI)를 이용하여 리드 동작에 의한 센스 앰프/라이트 드라이버 블록(701)의 센스 앰프 동작을 차단할 수 있다.
사용 정보 레지스터(511)는 사용 여부 판단부(520), 제어 신호 생성부(530) 및 사용 정보 생성부(540)를 포함할 수 있다.
사용 여부 판단부(520)는 리셋 신호(RST)에 따라 예비 사용 정보(PRE_UI)를 초기 값 예를 들어, 하이 레벨로 리셋시킬 수 있다.
사용 여부 판단부(520)는 라이트 인에이블 신호(WTEN) 및 워드 라인 인에이블 신호(WLEN<0>)에 응답하여 예비 사용 정보(PRE_UI)를 생성할 수 있다.
사용 여부 판단부(520)는 라이트 인에이블 신호(WTEN) 및 워드 라인 인에이블 신호(WLEN<0>)가 하이 레벨로 활성화되면 예비 사용 정보(PRE_UI)를 로우 레벨로 천이시킨다.
예비 사용 정보(PRE_UI)가 하이 레벨인 경우, 해당 셀 어레이(210)에 대한 데이터 라이트 동작이 아직 한번도 수행되지 않았음을 의미할 수 있다. 즉, 해당 셀 어레이에 데이터가 기록되지 않았음을 의미한다.
예비 사용 정보(PRE_UI)가 로우 레벨인 경우, 해당 셀 어레이(210)에 대한 데이터 라이트 동작이 이미 1 회 이상 수행되었음을 의미할 수 있다. 즉, 해당 셀 어레이(210)에 데이터가 기록되어 있음을 의미한다.
사용 여부 판단부(520)는 테스트 모드 신호(TASET)에 따라 라이트 인에이블 신호(WTEN) 및 워드 라인 인에이블 신호(WLEN<0>)와 상관 없이 예비 사용 정보(PRE_UI)를 로우 레벨로 천이시킬 수 있다.
사용 여부 판단부(520)는 로직 게이트들(521 ?? 523)를 포함할 수 있다.
제어 신호 생성부(530)는 예비 사용 정보(PRE_UI) 및 리프레쉬 신호(REF)에 따라 제어 신호(CTRLW<0>)를 생성할 수 있다.
제어 신호 생성부(530)는 예비 사용 정보(PRE_UI)가 로우 레벨인 상태에서 리프레쉬 신호(REF)가 하이 레벨로 활성화되면 제어 신호(CTRLW<0>)를 하이 레벨로 출력할 수 있다.
제어 신호 생성부(530)는 로직 게이트들(531, 532)를 포함할 수 있다.
워드 라인 드라이버(310)는 로직 게이트들(311, 312)을 포함할 수 있다.
워드 라인 드라이버(310)는 제어 신호(CTRLW<0>)가 하이 레벨인 경우 워드 라인 인에이블 신호(WLEN<0>)에 따라 워드 라인 구동 신호(WLEND<0>)를 하이 레벨로 활성화시킬 수 있다.
워드 라인 구동 신호(WLEND<0>)가 하이 레벨이므로 이에 대응되는 메모리 블록(200)의 워드 라인 어레이가 구동되고, 워드 라인 어레이가 구동 됨에 따라 메모리 블록(200)의 셀 어레이(210)에 대한 리프레쉬 동작이 수행될 수 있다.
한편, 워드 라인 드라이버(310)는 제어 신호(CTRLW<0>)가 로우 레벨인 경우 워드 라인 인에이블 신호(WLEN<0>)와 상관없이 워드 라인 구동 신호(WLEND<0>)를 로우 레벨로 유지시킬 수 있다.
워드 라인 구동 신호(WLEND<0>)가 로우 레벨이므로 이에 대응되는 메모리 블록(200)의 워드 라인 어레이가 구동되지 않고, 워드 라인 어레이가 구동 되지 않음에 따라 메모리 블록(200)의 셀 어레이(210)에 대한 리프레쉬 동작이 차단될 수 있다.
사용 정보 생성부(540)는 워드 라인 인에이블 신호(WLEN<0>) 및 예비 사용 정보(PRE_UI)에 따라 사용 정보(UI)를 생성할 수 있다.
사용 정보 생성부(540)는 워드 라인 인에이블 신호(WLEN<0>)가 활성화되면 예비 사용 정보(PRE_UI)를 반전시켜 생성한 사용 정보(UI)를 출력할 수 있다.
사용 정보 생성부(540)는 복수의 로직 게이트(541 - 547)를 포함할 수 있다.
로직 게이트(541)가 워드 라인 인에이블 신호(WLEN<0>)를 반전시켜 출력한다.
로직 게이트들(542 - 545)은 워드 라인 인에이블 신호(WLEN<0>)가 활성화되면 예비 사용 정보(PRE_UI)를 반전시켜 사용 정보(UI)로서 출력한다.
로직 게이트들(546, 547)이 사용 정보(UI)를 래치한다.
도 5에 도시된 바와 같이, 센스 앰프/라이트 드라이버 블록(701)은 센스 앰프(711) 및 로직 게이트(712)를 포함할 수 있다.
로직 게이트(712)는 리드 인에이블 신호(RDEN)와 사용 정보(UI)를 논리곱하여 출력할 수 있다.
센스 앰프(711)는 로직 게이트(712)의 출력이 하이 레벨 즉, 리드 인에이블 신호(RDEN)와 사용 정보(UI)가 모두 하이 레벨일 때 자신과 연결된 로컬 입/출력 라인(LIO)을 통해 전송되는 데이터를 감지/증폭하여 자신과 연결된 글로벌 입/출력 라인(GIO)으로 전송할 수 있다.
센스 앰프(711)는 사용 정보(UI)가 하이 레벨인 경우, 즉, 해당 셀 어레이(210)에 데이터가 기록되어 있는 경우 감지/증폭 동작을 수행할 수 있다.
한편, 센스 앰프(711)는 로직 게이트(712)의 출력이 로우 레벨 즉, 리드 인에이블 신호(RDEN)와 상관없이 사용 정보(UI)가 로우 레벨일 때 감지/증폭 동작을 수행하지 않는다.
센스 앰프(711)는 사용 정보(UI)가 로우 레벨인 경우, 즉, 해당 셀 어레이(210)에 데이터가 기록되어 있지 않은 경우 감지/증폭 동작을 수행하지 않는다.
상술한 바와 같이, 본 발명의 다른 실시예는 리프레쉬 신호(REF)가 활성화되거나, 리드 인에이블 신호(RDEN)가 활성화되더라도 데이터가 기록되지 않은 셀 어레이(210)에 대해서는 리프레쉬 동작 및 데이터 감지/증폭 동작을 수행하지 않음으로써 전류 소모를 줄일 수 있다.
이와 같이, 본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.

Claims (23)

  1. 복수의 셀 어레이; 및
    상기 복수의 셀 어레이에 대한 데이터 라이트 동작이 이미 수행되었는지 여부를 판단하여 복수의 제어 신호를 생성하도록 구성된 사용 정보 저장 블록을 포함하며,
    상기 복수의 제어 신호에 따라 상기 복수의 셀 어레이에 대한 리프레쉬 동작을 제어하도록 구성된 반도체 메모리 장치.
  2. 제 1 항에 있어서,
    상기 반도체 메모리 장치는
    복수의 제어 신호에 응답하여 상기 복수의 셀 어레이와 연결된 워드 라인 어레이들을 구동하기 위한 복수의 워드 라인 구동 신호를 생성하도록 구성된 복수의 워드 라인 드라이버를 더 포함하는 반도체 메모리 장치.
  3. 제 2 항에 있어서,
    상기 복수의 워드 라인 드라이버는
    상기 복수의 제어 신호 및 상기 복수의 워드 라인 인에이블 신호에 응답하여 상기 복수의 워드 라인 구동 신호를 생성하도록 구성되는 반도체 메모리 장치.
  4. 제 1 항에 있어서,
    상기 반도체 메모리 장치는 상기 복수의 제어 신호에 따라 상기 복수의 셀 어레이 중에서 데이터 라이트 동작이 수행되지 않은 셀 어레이에 대한 리프레쉬 동작을 차단하도록 구성되는 반도체 메모리 장치.
  5. 제 1 항에 있어서,
    상기 사용 정보 저장 블록은
    라이트 인에이블 신호, 복수의 워드 라인 인에이블 신호 및 리프레쉬 신호에 따라 상기 복수의 제어 신호를 생성하도록 구성되는 반도체 메모리 장치.
  6. 제 1 항에 있어서,
    상기 사용 정보 저장 블록은
    라이트 인에이블 신호 및 복수의 워드 라인 인에이블 신호에 응답하여 복수의 예비 사용 정보를 생성하도록 구성된 사용 여부 판단부, 및
    상기 복수의 예비 사용 정보 및 상기 리프레쉬 신호에 따라 상기 복수의 제어 신호를 생성하도록 구성된 제어 신호 생성부를 포함하는 반도체 메모리 장치.
  7. 제 1 항에 있어서,
    상기 반도체 메모리 장치는
    테스트 모드 신호에 따라 상기 복수의 셀 어레이에 대한 데이터 라이트 동작이 이미 수행되었는지 여부를 판단한 결과와 상관없이, 리프레쉬 명령에 따라 상기 리프레쉬 동작을 수행하도록 구성되는 반도체 메모리 장치.
  8. 제 1 항에 있어서,
    상기 반도체 메모리 장치는
    상기 복수의 셀 어레이와 연결된 복수의 워드 라인 어레이,
    로우 어드레스 신호 및 액티브/리프레쉬 제어 신호에 응답하여 복수의 워드 라인 인에이블 신호를 생성하도록 구성된 로우 어드레스 디코더, 및
    상기 복수의 제어 신호에 응답하여 상기 복수의 워드 라인 어레이를 구동하기 위한 복수의 워드 라인 구동 신호를 생성하도록 구성된 복수의 워드 라인 드라이버를 더 포함하는 반도체 메모리 장치.
  9. 복수의 셀 어레이; 및
    상기 복수의 셀 어레이에 대한 데이터 라이트 동작이 이미 수행되었는지 여부를 판단하여 복수의 제어 신호를 생성하도록 구성된 사용 정보 저장 블록을 포함하고,
    상기 복수의 제어 신호에 따라 상기 복수의 셀 어레이에 대한 리드 동작을 제어하도록 구성된 반도체 메모리 장치.
  10. 제 9 항에 있어서,
    상기 반도체 메모리 장치는
    리드 인에이블 신호와 상관없이 사용 정보에 따라 상기 셀 어레이에서 출력되는 데이터에 대한 감지 동작을 수행하지 않도록 구성된 복수의 센스 앰프를 더 포함하는 반도체 메모리 장치.
  11. 제 9 항에 있어서,
    상기 반도체 메모리 장치는 상기 복수의 제어 신호에 따라 상기 복수의 셀 어레이 중에서 데이터 라이트 동작이 수행되지 않은 셀 어레이에 대한 리프레쉬 동작을 차단하도록 구성되는 반도체 메모리 장치.
  12. 제 9 항에 있어서,
    상기 사용 정보 저장 블록은
    라이트 인에이블 신호 및 복수의 워드 라인 인에이블 신호에 따라 사용 정보를 생성하도록 구성되는 반도체 메모리 장치.
  13. 제 9 항에 있어서,
    상기 사용 정보 저장 블록은
    라이트 인에이블 신호 및 복수의 워드 라인 인에이블 신호에 응답하여 예비 사용 정보를 생성하도록 구성된 사용 여부 판단부, 및
    상기 복수의 워드 라인 인에이블 신호 및 상기 예비 사용 정보에 따라 상기 사용 정보를 생성하도록 구성된 사용 정보 생성부를 포함하는 반도체 메모리 장치.
  14. 제 9 항에 있어서,
    상기 반도체 메모리 장치는
    테스트 모드 신호에 따라 상기 복수의 셀 어레이에 대한 데이터 라이트 동작이 이미 수행되었는지 여부를 판단한 결과와 상관없이 리드 명령에 따라 상기 리드 동작을 수행하도록 구성되는 반도체 메모리 장치.
  15. 제 9 항에 있어서,
    상기 반도체 메모리 장치는
    리드 인에이블 신호와 상관없이 사용 정보에 따라 상기 복수의 셀 어레이에서 복수의 로컬 입/출력 라인을 통해 출력되는 데이터에 대한 감지 동작을 수행하지 않도록 구성된 복수의 센스 앰프, 및
    상기 복수의 로컬 입/출력 라인 중에서 컬럼 어드레스 신호에 해당하는 로컬 입/출력 라인을 상기 복수의 센스 앰프와 연결시키도록 구성된 컬럼 어드레스 디코더를 더 포함하는 반도체 메모리 장치.
  16. 복수의 셀 어레이; 및
    상기 복수의 셀 어레이에 대한 데이터 라이트 동작이 이미 수행되었는지 여부를 판단하여 복수의 제어 신호를 생성하도록 구성된 사용 정보 저장 블록을 포함하고,
    상기 복수의 제어 신호에 따라 상기 복수의 셀 어레이에 대한 리프레쉬 동작 및 리드 동작을 제어하도록 구성된 반도체 메모리 장치.
  17. 제 16 항에 있어서,
    상기 반도체 메모리 장치는
    상기 복수의 제어 신호에 응답하여 상기 복수의 셀 어레이와 연결된 워드 라인 어레이들을 구동하기 위한 복수의 워드 라인 구동 신호를 생성하도록 구성된 복수의 워드 라인 드라이버, 및
    리드 인에이블 신호와 상관없이 사용 정보에 따라 상기 셀 어레이에서 출력되는 데이터에 대한 감지 동작을 수행하지 않도록 구성된 복수의 센스 앰프를 더 포함하는 반도체 메모리 장치.
  18. 제 17 항에 있어서,
    상기 복수의 워드 라인 드라이버는
    상기 복수의 제어 신호 및 상기 복수의 워드 라인 인에이블 신호에 응답하여 상기 복수의 워드 라인 구동 신호를 생성하도록 구성되는 반도체 메모리 장치.
  19. 제 16 항에 있어서,
    상기 반도체 메모리 장치는 상기 복수의 제어 신호에 따라 상기 복수의 셀 어레이 중에서 데이터 라이트 동작이 수행되지 않은 셀 어레이에 대한 리프레쉬 동작 및 리드 동작을 차단하도록 구성되는 반도체 메모리 장치.
  20. 제 16 항에 있어서,
    상기 사용 정보 저장 블록은
    라이트 인에이블 신호 및 복수의 워드 라인 인에이블 신호에 따라 상기 사용 정보를 생성하도록 구성되는 반도체 메모리 장치.
  21. 제 16 항에 있어서,
    상기 사용 정보 저장 블록은
    라이트 인에이블 신호 및 복수의 워드 라인 인에이블 신호에 응답하여 예비 사용 정보를 생성하도록 구성된 사용 여부 판단부,
    상기 예비 사용 정보 및 리프레쉬 신호에 따라 상기 복수의 제어 신호를 생성하도록 구성된 제어 신호 생성부, 및
    상기 복수의 워드 라인 인에이블 신호 및 상기 예비 사용 정보에 따라 상기 사용 정보를 생성하도록 구성된 사용 정보 생성부를 포함하는 반도체 메모리 장치.
  22. 제 16 항에 있어서,
    상기 반도체 메모리 장치는
    테스트 모드 신호에 따라 상기 복수의 셀 어레이에 대한 데이터 라이트 동작이 이미 수행되었는지 여부를 판단한 결과와 상관없이 리프레쉬 명령에 따라 리프레쉬 동작을 수행하고, 리드 명령에 따라 상기 리드 동작을 수행하도록 구성되는 반도체 메모리 장치.
  23. 제 16 항에 있어서,
    상기 반도체 메모리 장치는
    상기 복수의 셀 어레이와 연결된 복수의 워드 라인 어레이,
    로우 어드레스 신호 및 액티브/리프레쉬 제어 신호에 응답하여 복수의 워드 라인 인에이블 신호를 생성하도록 구성된 로우 어드레스 디코더,
    상기 복수의 제어 신호에 응답하여 상기 복수의 워드 라인 어레이를 구동하기 위한 복수의 워드 라인 구동 신호를 생성하도록 구성된 복수의 워드 라인 드라이버
    리드 인에이블 신호와 상관없이 사용 정보에 따라 상기 복수의 셀 어레이에서 복수의 로컬 입/출력 라인을 통해 출력되는 데이터에 대한 감지 동작을 수행하지 않도록 구성된 복수의 센스 앰프, 및
    상기 복수의 로컬 입/출력 라인 중에서 컬럼 어드레스 신호에 해당하는 로컬 입/출력 라인을 상기 복수의 센스 앰프와 연결시키도록 구성된 컬럼 어드레스 디코더를 더 포함하는 반도체 메모리 장치.
KR1020150064847A 2015-05-08 2015-05-08 반도체 메모리 장치 KR102395158B1 (ko)

Priority Applications (2)

Application Number Priority Date Filing Date Title
KR1020150064847A KR102395158B1 (ko) 2015-05-08 2015-05-08 반도체 메모리 장치
US14/802,178 US9672890B2 (en) 2015-05-08 2015-07-17 Semiconductor memory apparatus

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020150064847A KR102395158B1 (ko) 2015-05-08 2015-05-08 반도체 메모리 장치

Publications (2)

Publication Number Publication Date
KR20160131791A true KR20160131791A (ko) 2016-11-16
KR102395158B1 KR102395158B1 (ko) 2022-05-10

Family

ID=57222774

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020150064847A KR102395158B1 (ko) 2015-05-08 2015-05-08 반도체 메모리 장치

Country Status (2)

Country Link
US (1) US9672890B2 (ko)
KR (1) KR102395158B1 (ko)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20230051672A1 (en) * 2021-08-11 2023-02-16 Stmicroelectronics International N.V. Modular memory architecture with gated sub-array operation dependent on stored data content

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6094705A (en) * 1999-03-10 2000-07-25 Picoturbo, Inc. Method and system for selective DRAM refresh to reduce power consumption
US6898141B2 (en) * 2001-12-13 2005-05-24 Elpida Memory Inc. Dynamic semiconductor memory device and method of controlling refresh thereof
KR20130142421A (ko) * 2012-06-19 2013-12-30 삼성전자주식회사 비휘발성 메모리 장치 및 그 동작 방법
KR20140124545A (ko) * 2013-04-17 2014-10-27 에스케이하이닉스 주식회사 비휘발성 메모리 및 이의 부트업 동작 방법
KR20150000738A (ko) * 2013-06-25 2015-01-05 포항공과대학교 산학협력단 선택적 리프레시를 이용한 메모리 장치, 제어 방법 및 시스템
KR20150006467A (ko) * 2012-06-07 2015-01-16 후지쯔 가부시끼가이샤 선택적으로 메모리의 리프레시를 행하는 제어 장치

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4249412B2 (ja) * 2001-12-27 2009-04-02 Ｎｅｃエレクトロニクス株式会社 半導体記憶装置
JP2011108306A (ja) * 2009-11-16 2011-06-02 Sony Corp 不揮発性メモリおよびメモリシステム
KR20130111074A (ko) 2012-03-30 2013-10-10 삼성전자주식회사 연약 셀의 리프레쉬 특성을 개선한 반도체 메모리 장치

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6094705A (en) * 1999-03-10 2000-07-25 Picoturbo, Inc. Method and system for selective DRAM refresh to reduce power consumption
US6898141B2 (en) * 2001-12-13 2005-05-24 Elpida Memory Inc. Dynamic semiconductor memory device and method of controlling refresh thereof
KR20150006467A (ko) * 2012-06-07 2015-01-16 후지쯔 가부시끼가이샤 선택적으로 메모리의 리프레시를 행하는 제어 장치
KR20130142421A (ko) * 2012-06-19 2013-12-30 삼성전자주식회사 비휘발성 메모리 장치 및 그 동작 방법
KR20140124545A (ko) * 2013-04-17 2014-10-27 에스케이하이닉스 주식회사 비휘발성 메모리 및 이의 부트업 동작 방법
KR20150000738A (ko) * 2013-06-25 2015-01-05 포항공과대학교 산학협력단 선택적 리프레시를 이용한 메모리 장치, 제어 방법 및 시스템

Also Published As

Publication number Publication date
US20160329088A1 (en) 2016-11-10
KR102395158B1 (ko) 2022-05-10
US9672890B2 (en) 2017-06-06

Similar Documents

Publication Publication Date Title
US9990251B2 (en) Semiconductor system with a column control circuit
US5490114A (en) High performance extended data out
US9646676B1 (en) Semiconductor devices and semiconductor systems including the same
JP2007179639A (ja) 半導体記憶装置
JP5651292B2 (ja) 半導体記憶装置及びそのテスト方法
US8081534B2 (en) Automatic scrambling of input/output data according to row addresses in a semiconductor memory device
KR100295048B1 (ko) 기입시간을최소화하는메모리장치및데이터기입방법
US9455049B2 (en) Semiconductor memory device and method of testing the same
US7492653B2 (en) Semiconductor memory device capable of effectively testing failure of data
US20090021995A1 (en) Early Write Method and Apparatus
US9390770B2 (en) Apparatuses and methods for accessing memory including sense amplifier sections and coupled sources
KR20130139145A (ko) 반도체 메모리 장치 및 그 동작 방법
KR20160131791A (ko) 반도체 메모리 장치
US8462567B2 (en) Asynchronous semiconductor memory capable of preventing coupling noise
US10475486B2 (en) Electronic devices
KR101171254B1 (ko) 비트라인 센스앰프 제어 회로 및 이를 구비하는 반도체 메모리 장치
KR100734326B1 (ko) 이븐 또는 오드 비트라인들을 선택적으로 플로팅시키는비트라인 브릿지 검출 방법
TWI469145B (zh) 半導體記憶體元件及其測試方法
US9570151B1 (en) Semiconductor device and semiconductor system
KR20080065734A (ko) 라이트 드라이빙 회로 및 이를 이용한 반도체 메모리 장치
KR20120120759A (ko) 반도체 집적회로 및 그의 구동방법
KR20150046245A (ko) 멀티워드 상태를 방지하는 반도체 장치
KR20150048391A (ko) 반도체 메모리 장치 및 그것을 포함하는 데이터 저장 장치
US20170329540A1 (en) Semiconductor device and semiconductor system
US11342036B2 (en) Memory device for write operation including verification and operating method thereof

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant